KR20110124142A - 매우 얇은 반도체-온-절연체를 위한 임베디드 디램 - Google Patents

매우 얇은 반도체-온-절연체를 위한 임베디드 디램 Download PDF

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Abstract

딥 트렌치를 채우는 도전성 트렌치 필 영역 및 노드 유전체는 반도체-온-절연체(SOI) 층의 탑 표면과 실질적으로 동일 평면이 되는 깊이까지 리세스된다. 쉘로우 트렌치 분리 부분은 상기 딥 트렌치의 상부의 일측 상에 형성되는 한편, 상기 딥 트렌치의 상부의 다른 측은 상기 도전성 필 영역의 반도체 재료의 노출된 표면을 제공한다. 융기된 소스 영역(raised source region) 및 융기된 스트랩 영역을 증착하기 위해 선택적 에피택시 공정이 수행된다. 상기 융기된 소스 영역은 상기 SOI 층 내에서 평면 소스 영역 바로 위에 형성되고, 상기 융기된 스트랩 영역은 상기 도전성 필 영역 바로 위에 형성된다. 상기 평면 소스 영역과 상기 도전성 필 영역 사이에서 전기적 도전성 경로를 제공하기 위해 상기 융기된 스트랩 영역은 상기 융기된 소스 영역에 접촉된다.

Description

매우 얇은 반도체-온-절연체를 위한 임베디드 디램{EMBEDDED DRAM FOR EXTREMELY THIN SEMICONDUCTOR-ON-INSULATOR}
본 발명은 매우 얇은(extremely thin) 반도체-온-절연체(semiconductor-on-insulator, SOI) 기판들을 위한 임베디드 디램(embedded dynamic random access memory, eDRAM) 구조 및 이 구조를 제조하는 방법들과 관련된다.
임베디드 DRAM은 고밀도 캐시 메모리로서 기능하도록 논리 회로 내에 임베디드된 디램이다. eDRAM은 셀 당 더 작은 디바이스 면적으로도 SRAM과 비교할 수 있을 정도의 접근 시간을 제공한다. 전형적으로, eDRAM 어레이들은 프로세서에서 레벨-2(L2) 캐시 또는 레벨-3(L3) 캐시로서 채용되어, 프로세서 코어 내에 고밀도 메모리를 제공한다. 고성능 그리고 컴팩트한 크기로 인해, eDRAM은 프로세서들 및 시스템-온-칩(system-on-chip, SoC) 디바이스들을 포함하는 임베디드 메모리를 필요로 하는 반도체 로직 회로들의 계속되는 퍼포먼스를 위한 가장 효율적인 수단 중 하나가 되어 왔다.
반도체-온-절연체(SOI)는 반도체 디바이스들과 매립되는 절연체층에 의해 제공되는 기판의 벌크 부분 사이의 용량성 결합(capacitive coupling)을 감소시키므로, 이 SOI는 반도체 산업에 있어서 성능 이득을 위해 채용되고 있다. 고성능 로직 칩들은 흔히 SOI 기판 상에 제조되어, 벌크 기판 상에 제조되고 비교할만한 크기를 갖는 디바이스들에 대해 향상된 성능을 제공한다. 매우 얇은 반도체-온-절연체(extremely thin SOI, ETSOI) 기판은 매우 얇은 반도체-온-절연체 층을 포함하는 기판을 일컫는데, 이는 전형적으로 100nm보다 얇은 두께, 또는 더 전형적으로는 50nm보다 얇은 두께를 갖는다.
딥 트렌치 커패시터를 채용하는 통상의 eDRAM 셀은 도전성 매립 스트랩(conductive buried strap)을 통해 접근 트랜지스터(access transistor)의 소스와 딥 트렌치 커패시터 사이의 전기적 연결을 제공하는데, 상기 도전성 매립 스트랩은 쉘로우 트렌치 분리 구조(shallow trench isolation structure)의 부분 아래에 "매립(buried)"된다. ETSOI 기판의 경우, 상기 ETSOI 층의 한정된 두께는 고유의 도전 과제를 제공한다. 상기 ETSOI 층은 너무 얇아서 쉘로우 분리 트렌치 구조 부분 아래의 매립 스트랩(buried strap)을 신뢰할 정도의 수준으로 제조하기에는 적합하지 않다. 상기 ETSOI 층의 두께는 상기 접근 트랜지스터의 소스와 상기 매립 스트랩 사이의 컨택의 수직 범위를 제한한다. 나아가, 상기 매립 스트랩의 상부 표면에 대응하는 리세스 깊이 또는 매립 스트랩의 바텀 표면(bottom surface)에 대응하는 리세스 깊이에 있어서 심지어 적절한 정도의 변화폭들(moderate variations)임에도 불구하고, 상기 소스와 상기 딥 트렌치의 내부 노드 사이의 전기적 경로의 저항에 있어서 상당한 변화폭들을 초래할 수 있다. 이러한 상황임에도 불구하고, eDRAM 셀로부터 고성능을 제공하기 위해서는 상기 접근 트랜지스터의 소스와 상기 딥 트렌치의 내부 노드 사이의 제어되고 제한된 저항은 필요하다.
본 발명은 위와 같은 문제들을 해결하기 위한 솔루션을 제공한다. 먼저, 딥 트렌치를 채우는 도전성 트렌치 필(conductive trench fill) 및 노드 유전체(node dielectric)는 SOI의 탑 표면(top surface)과 실질적으로 동일 평면(coplanar)인 깊이로 리세스된다. 상기 딥 트렌치의 상부(upper portion)의 일 측 상에 쉘로우 트렌치 분리 부분이 형성되는 한편, 상기 딥 트렌치의 상부의 다른 측은 상기 도전성 필 영역의 반도체 재료의 노출된 표면을 제공한다. 상기 노드 유전체의 외부 측벽(outer sidewall)에 측면으로 접촉하는 액티브 영역에는 접근 트랜지스터(access transistor)가 형성된다. 융기된(raised) 소스 영역 및 융기된 스트랩 영역을 증착하기 위해 선택적 에피택시 공정(selective epitaxy process)이 수행된다. 상기 융기된 소스 영역은 상기 SOI 층 내에서 평면 소스 영역(planar source region) 바로 위에(directly on) 형성되고, 상기 융기된 스트랩 영역은 상기 도전성 필 영역 바로 위에 형성된다. 상기 융기된 스트랩 영역은 상기 평면 소스 영역과 상기 도전성 필 영역 사이에서 전기적 도전성 경로를 제공하기 위해 상기 융기된 소스 영역과 접촉한다.
본 발명의 일 측면에 따른 반도체 구조가 제공된다. 상기 반도체 구조는, SOI 기판에 위치한 딥 트렌치 - 상기 SOI 기판은 접근 트랜지스터의 평면 소스 영역을 포함하는 탑(top) 반도체 층을 포함함 -; 상기 딥 트렌치에 위치하고 상기 노드 유전체의 내부 측벽에 접촉하는, 도전성 트렌치 필 영역; 상기 탑 반도체 층 위에 위치하고 상기 평면 소스 영역의 상부 표면에 접촉하는 융기된 소스 영역; 및 상기 융기된 소스 영역과, 상기 도전성 트렌치 필 영역의 상부 표면에 접촉하는 융기된 스트랩 영역을 포함한다.
본 발명의 다른 측면에 따라, 반도체 구조를 형성하는 방법이 제공되는데, 상기 방법은 SOI 기판에 딥 트렌치를 형성하는 단계; 상기 딥 트렌치에 도전성 트렌치 필 영역을 형성하는 단계 - 상기 SOI 기판의 탑 반도체 층에서의 액티브 영역은 상기 도전성 트렌치 필 영역에 접촉하지 않음 -; 및 상기 액티브 영역의 노출된 표면과 상기 도전성 트렌치 필 영역의 노출된 표면 상에, 선택적 에피택시에 의해 반도체 재료를 증착하는 단계 - 융기된 소스 영역은 상기 액티브 영역의 노출된 표면 바로 위에 형성되고, 융기된 스트랩 영역은 상기 도전성 트렌치 필 영역의 노출된 표면 바로 위에 형성되며, 상기 융기된 소스 영역은 상기 융기된 스트랩 영역과 접촉함 - 를 포함한다.
도 1은 본 발명의 제1 실시예에 따라, SOI 기판 상의 패드 층, 제1 포토레지스트의 도포, 및 제1 포토레지스트의 리소그래피 패터닝의 형성 후의 제1 반도체 구조의 수직 단면도이다.
도 2는 본 발명의 제1 실시예에 따라, 딥 트렌치, 매립 플레이트(buried plate), 노드 유전체, 도전성 트렌치 필 영역, 및 상기 도전성 트렌치 필 영역의 형성 및 상기 노드 유전체의 리세스 후의 제1 반도체 구조의 수직 단면도이다.
도 3은 본 발명의 제1 실시예에 따라, 제2 마스킹 층의 도포 및 상기 제2 마스킹 층의 리소그래피 패터닝 후의 제1 반도체 구조의 수직 단면도이다.
도 4는 본 발명의 제1 실시예에 따라, 포로토타입 쉘로우 트렌치 분리 구조들의 형성 후의 제1 반도체 구조의 수직 단면도이다.
도 5는 본 발명의 제1 실시예에 따라, 게이트 스택들 및 여러 가지 평면 소스 및 드레인 영역들의 형성 후의 제1 반도체 구조의 수직 단면도이다.
도 6은 본 발명의 제1 실시예에 따라, 융기된 소스 영역들, 융기된 스트랩 영역들, 및 융기된 드레인 영역들의 형성 후의 제1 반도체 구조의 수직 단면도이다.
도 7은 본 발명의 제1 실시예에 따라, 여러 가지 금속 반도체 합금 부분들의 형성 후의 제1 반도체 구조의 수직 단면도이다.
도 8은 본 발명의 제1 실시예에 따라, 그 내부에 임베디드된 구조들을 통해 유전체 층 및 컨택을 형성한 후의 제1 반도체 구조의 수직 단면도이다.
도 9는 도 8의 제1 반도체 구조의 일부의 확대도이다.
도 10은 본 발명의 제2 실시예에 따라, 융기된 소스 영역들, 융기된 스트랩 영역들, 및 융기된 영역들의 선택적 에피택시 후의 제2 반도체 구조의 수직 단면도이다.
도 11은 본 발명의 제3 실시예에 따른 제3 반도체 구조의 수직 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 제4 반도체 구조의 수직 단면도이다.
위에서 언급한 바와 같이, 본 발명은 매우 얇은 SOI 기판들을 위한 eDRAM 구조 및 이 구조를 제조하는 방법들과 관련되는데, 이제 이것들은 첨부되는 도면들을 참조하여 상세히 기술된다. 여기서는 유사하고 대응하는 구성요소들은 유사한 참조 부호들로 도시되고 참조된다는 점에 유의하여야 할 것이다.
본 명세서 내의 "딥 트렌치(deep trench)"는 SOI 기판에서 탑 반도체층의 탑 표면(top surface)으로부터 매립 절연체 층의 하부 기판 아래의 깊이까지 연장(extend)되는 트렌치를 일컫는다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 제1 반도체 구조는 SOI 기판(8), 패드 층(40), 제1 마스킹 층(17)을 포함한다. 상기 제1 반도체 구조는 eDRAM 영역(E) - 여기에 eDRAM 셀들이 계속해서 형성될 것임 -, 로직 영역(L) - 여기에 적어도 하나의 다른 반도체 디바이스가 계속해서 형성될 것임 - 을 포함한다.
SOI 기판(8)은 핸들 기판(10), 매립 절연체 층(20), 및 탑 반도체 층(30)을 포함한다. 핸들 기판(10)은 실리콘과 같은 반도체 재료를 포함한다. 전형적으로는, 핸들 기판(10)은 단결정(single crystalline) 반도체 재료를 포함한다. 핸들 기판(10)은 도우프되지 않을 수 있고(undoped) 또는 p-형 도핑 또는 n-형 도핑될 수도 있다. 만약 상기 핸들 기판이 도우프된 반도체 재료를 포함한다면, 핸들 기판(10)은 1.0x1013/cm3 내지 3.0x1017/cm3의 도펀트 농도로 도우프될 수 있다.
매립 절연체 층(20)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 유전체 재료를 포함한다. 예를 들어, 일 실시예에서, 매립 절연체 층(20)은 열 실리콘 산화물(thermal silicon oxide)을 포함할 수 있다. 매립 절연체 층(20)의 두께는 5nm 내지 1000nm이고, 전형적으로는 100nm 내지 200nm이다. 매립 절연체 층은 다수의 유전체 층, 예를 들어 실리콘 산화물과 실리콘 질화물을 포함할 수 있다.
탑 반도체 층(30)은 반도체 재료를 포함한다. 탑 반도체 층(30)의 두께는 2nm 내지 100nm이며, 전형적으로는 5nm 내지 20nm이다. 그러나, 얇거나 더 두꺼운 두께도 또한 채용될 수 있다. 만약 탑 반도체 층(30)이 100nm보다 얇은 두께를 갖는다면, 상기 SOI 기판은 매우 얇은 SOI 층으로 일컬어진다. 일 실시예에서, 탑 반도체 층(30)은 단결정 반도체 재료를 포함한다. 탑 반도체 층(30)의 반도체 재료는, 실리콘, 게르마늄, 실리콘-게르마늄 합금, 실리콘 탄소 합금, 실리콘-게르마늄-탄소 합금, 갈륨 아세나이드(gallium arsenide), 인듐 아세나이드(indium arsenide), 인듐 포스파이드(indium phosphide), III-V 화합물 반도체 재료들, II-IV 화합물 반도체 재료들, 유기 반도체 재료들, 및 기타 화합물 반도체 재료들로부터 선택될 수 있으나, 이러한 예들로 한정되는 것은 아니다. 탑 반도체 층(30)은 수평면에서 빌트인 쌍축 스트레스(built-in biaxial stress)를 가질 수 있다. 상기 수평면은 매립 절연체 층(20)과 탑 반도체 층(30) 사이의 인터페이스에 평행한 평면이다.
eDRAM 영역(E) 내의 탑 반도체 층(30) 부분의 도전형은 제1 도전형으로 일컬어지고, 이 제1 도전형은 p-형 또는 n-형일 수 있다. 로직 영역 L 내의 탑 반도체 층(30) 부분은 제1 도전형의 도핑을 갖는 서브-부분들 및 제2 도전형을 갖는 서브-부분들을 포함할 수 있다. 상기 제2 도전형은 제1 도전형의 반대이다. 예를 들어, 만약 상기 제1 도전형이 p-형이라면, 상기 제2 도전형은 n-형이고, 그와는 반대로 만약 상기 제1 도전형이 n-형이라면, 상기 제2 도전형은 p-형이다.
패드 층(40)은 예를 들어 화학 기상 증착(chemical vapor deposition, CVD)을 채용하는 블랭킷 증착(blanket deposition)에 의해 탑 반도체 층(30) 바로 위에 형성된다. 일 실시예에서, 패드 층(40)은 유전체 질화물 또는 유전체 산화물과 같은 유전체 재료를 포함한다. 패드 층(40)은 다수의 유전체 층들 또는 적어도 하나의 유전체 층과 적어도 하나의 반도체 층(이는 실리콘 또는 실리콘 함유 합금을 포함함)의 조합의 스택을 포함한다. 예를 들어, 일 실시예에서, 패드 층(40)은 실리콘 질화물 층이다. 또 다른 예에서, 패드 층(40)은 탑 반도체 층(30) 바로 위에 형성된 얇은 실리콘 산화물 층, 상기 얇은 실리콘 산화물 층 상의 더 두꺼운 실리콘 질화물 층, 및 상기 실리콘 질화물 층 상의 더 두꺼운 실리콘 산화물 층의 스택을 포함한다. 패드 층(40)의 두께는 40nm 내지 1,000nm이고, 전형적으로는 50nm 내지 150nm이다. 일 실시예에서, 패드 층(40)은 화학 기상 증착(CVD)에 의해 탑 반도체 층(30) 바로 위에 형성될 수 있다.
제1 마스킹 층(17)은 패드 층(40) 위에 도포(apply)되고 제1 마스킹 층(17)에서의 오프닝들을 형성하기 위해 리소그래피적으로 패턴되는데, 제1 마스킹 층(17)에서의 오프닝들은 여기서는 eDRAM 영역 E에서의 딥 트렌치 오프닝들(DTO)로 일컬어진다.
도 2를 참조하면, 제1 마스킹 층(17)에서의 패턴은 패드 층(40), 탑 반도체 층(30), 매립 절연체 층(20), 및 핸들 기판(10)으로 전사(transter)되어 딥 트렌치들을 형성한다. 설명을 위해 도면들에서 한 쌍의 딥 트렌치들이 도시되고 있지만, 본 발명은 eDRAM 영역(E)에서의 딥 트렌치들의 여러 가지 다른 개수들을 포함하는 다른 구성들로 실시될 수도 있다. 일 실시예에서, 마스킹 층(17)은 포토레지스트 층(소프트 마스킹 층)이다. 다른 실시예에서, 마스킹 층(17)은 하드마스크(예, 실리콘 산화물)를 포함한다.
구체적으로는, 제1 마스킹 층(17)에 딥 트렌치 오프닝(DTO)을 포함하는 패턴은 패드 층(40), 탑 반도체 층(30), 매립 절연체 층(20), 및 핸들 기판(10)의 상부로 전사되어 반응성 이온 식각(reactive ion etch, RIE)과 같이 당해 기술 분야에서 알려진 방법들에 의해 딥 트렌치들을 형성한다. SOI 기판(8)의 탑 표면으로부터 딥 트렌치들의 바텀 표면들까지 측정할 때, 상기 딥 트렌치들의 깊이는, 0.8mm 내지 20㎛이고, 전형적으로는 2㎛ 내지 8㎛이다. 패드 층(40)의 부분은 상기 딥 트렌치들의 형성 동안 소모되거나, 상기 딥 트렌치들의 형성 후 제거될 수 있다.
적어도 하나의 매립 플레이트(6)는 상기 딥 트렌치들의 측벽들 바깥에 형성된다. 만약 제1 핸들 기판(10)이 도우프된 반도체 재료를 포함한다면 상기 도펀트들의 도전형은 핸들 기판(10)의 나머지 부분들의 도핑과 동일형할 수도 있고 반대형일 수도 있다. 매립 플레이트(6)는 상기 딥 트렌치들 내에서부터 핸들 기판(10) 내로 도펀트들을 확산시킴에 의해 형성될 수 있다. 예를 들어, 적어도 하나의 매립 플레이트(6)는 아세노실리케이트 글래스(arsenosilicate glass, ASG)와 같은 도펀트 함유 재료층(미도시)을 증착함에 의해 그리고 매립 절연체 층(20)의 바텀 표면 아래에서 상기 딥 트렌치들의 측벽들에 직접적으로 인접하는 핸들 기판(10)의 부분 내에 도펀트들을 아웃디퓨젼(outdiffusion)함에 의해 핸들 기판(10)에 형성될 수 있다. 계속해서, 상기 도펀트 함유 재료층은 제거된다. 적어도 하나의 매립 플레이트(6)는 기타 다른 방법에 의해 형성될 수 있는데, 이 기타 다른 방법의 예들에는, 이온 주입(ion implantation), 기체 상 도핑(gas phase doping), 플라즈마 도핑, 플라즈마 이머젼 이온 주입(plasma immersion ion implantation), 인퓨젼 도핑(infusion doping), 및 액체 상 도우핑(liquid phase doping)과 같은 것들이 있다. 그러나, 이러한 예들로 한정되는 것은 아니다. 적어도 하나의 매립 플레이트(6)는 복수의 매립 플레이트들일 수 있다. 각각의 매립 플레이트(6)는 하나의 딥 트렌치 주위에 형성될 수 있고, 또는 한 쌍의 딥 트렌치들 주위에 형성될 수 있다. 이와는 다르게, 핸들 기판(10)의 적어도 일부분은 상기 SOI 기판의 제조동안 도우프될 수 있다. 예를 들어, 도우프된 층은 그것이 매립 절연체 층(20)을 통해 탑 반도체 층(30)에 결합되기 전에 핸들 기판(10)에 형성될 수 있다(예를 들어, 도우프된 에피택셜 성장에 의해).
노드 유전체(50)는 각각의 딥 트렌치의 측벽들 바로 위에 형성된다. 노드 유전체(50)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이(hi-k) 재료, 또는 이들 재료들의 조합을 포함할 수 있다. 하이-케이 재료의 예들에는, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 실리콘 산질화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론늄 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate), 및 이들 재료들의 조합이 포함될 수 있다. 그러나, 이러한 예들로 한정되는 것은 아니다. 노드 유전체(50)를 형성하는 것은 상기 노드 유전체 재료에 의존하는데, 이러한 노드 유전체(50)를 형성하는 것은 열 산화, 화학 산화, 열 질화, 원자층 증착(ALD), 화학 기상 증착(CVD), 저압 화학 기상 증착(low-pressure chemical vapor deposition, LPCVD)을 수행하는 것, 및/또는 기타의 적절한 방법들을 포함할 수 있다. 일 실시예에서, 노드 유전체(50)는 열 질화 그리고 그에 뒤따라서 LPCVD 및 열 산화에 의해 형성되는 산질화(oxynitride)를 포함할 수 있다.
계속해서, 도전성 트렌치 필 재료는, 예를 들어, 저압 화학 기상 증착(LPCVD)에 의해 증착된다. 상기 도전성 트렌치 필 재료는, 예를 들어, 도우프된 폴리실리콘일 수 있다. 다른 도전성 트렌치 필 재료들은, 게르마늄, 실리콘 게르마늄 합금, 금속(예, 텅스텐), 도전성 금속 화합물 재료(예, 티타늄 질화물), 및 도전성 탄소를 포함할 수 있으나, 이러한 예들로 한정되는 것은 아니다. 이들 도전성 재료들의 어떤 적절한 조합을 사용하는 것도 또한 여기서는 분명히 고려된다. 각각의 딥 트렌치는 도우프된 반도체 재료 또는 금속성 재료와 도우프된 반도체 재료의 조합으로 채워진다. 그리하여 매립 절연체 층(20)의 탑 표면 위에서 상기 딥 트렌치의 상부가 도우프된 반도체 재료로 구성되도록 한다. 따라서, 매립 절연체 층(20)의 탑 표면 위의 도전성 트렌치 필 재료의 적어도 상부는 도우프된 폴리실리콘, 도우프된 게르마늄, 도우프된 실리콘 게르마늄 합금, 도우프된 실리콘 탄소 합금, 도우프된 실리콘 게르마늄 탄소 합금, 도우프된 III-V 화합물 반도체, 도우프된 II-VI 화합물 반도체, 또는 이것들의 조합과 같은 도우프된 반도체 재료로 구성된다. 일 실시예에서, 상기 도전성 트렌치 필 재료 전체는 도우프된 반도체 재료이다.
패드 층(40) 위의 도전성 트렌치 필 재료의 일부분은 평탄화에 의해 제거되는데, 이 평탄화는 화학적 기계적 폴리싱(chemical mechanical polishing, CMP), 건식 식각, 및/또는 습식 식각을 채용하여 수행될 수 있다. 예를 들어, 상기 트렌치 필 재료는 패드 층(40)을 정지 층(stopping layer)으로서 채용하는 화학적 기계적 폴리싱(CMP)에 의해 평탄화될 수 있다. 각각의 트렌치 내의 도전성 트렌치 필의 부분은 도전성 트렌치 필 영역(60)을 구성한다. 각각의 도전성 트렌치 필 영역(60)은 계속해서 예를 들어, 리세스 식각에 의해 패드 층(40)의 탑 표면으로부터 리세스 깊이(r)까지 리세스된다. 상기 리세스 식각은 반응성 이온 식각(RIE)에 의해 수행될 수 있는데, 이 RIE는 패드 층(40)에 대해 선택적으로 상기 도전성 트렌치 필 재료를 제거한다. 리세스 깊이(r)는 상기 리세스 공정 단계의 제어성(controllability) 내에서, 탑 반도체 층(30)과 패드 층(40) 사이의 인터페이스와 실질적으로 일치, 또는 일치한다. 도전성 트렌치 필 영역(60)의 리세스 깊이(r) 위의 노드 유전체(50)의 부분은, 예를 들어, 습식 식각에 의해 이 포인트에서 제거된다.
도전성 트렌치 필 영역(60)의 도우프된 반도체 재료의 도전형은 제2 도전형이다. 상기 eDRAM 영역(E) 내에서 탑 반도체 층(30)의 부분은 제1 도전형의 도핑을 갖는데, 이 제1 도전형은 이 포인트에서 제2 도전형의 반대형이다. 일 실시예에서, 상기 제2 도전형은 매립 플레이트(6)의 도핑의 도전형과 동일형이다. 다른 실시예에서, 상기 제2 도전형은 매립 플레이트(6)의 도핑의 도전형과 반대형이다.
도전성 트렌치 필 영역들(60)을 리세스한 후, 각각의 노드 유전체(50)는 대응하는 딥 트렌치의 바텀 표면으로부터 매립 절연체 층(20)의 맨 위 표면(topmost surface) 위, 즉, 매립 절연체 층(20)과 탑 반도체 층(30) 사이의 인터페이스 위의 수직 높이까지 연장된다. 따라서, 상기 리세스 후, 각각의 딥 트렌치 내에서, 노드 유전체(50)의 맨 위 표면과 도전성 트렌치 필 영역(60)의 맨 위 표면은 매립 절연체 층(20)의 맨 위 표면 위에 위치한다.
도 3을 참조하면, 제2 마스킹 층(27)은 패드 층(40) 위에 그리고 도전성 트렌치 필 영역들(60) 위에 도포된다. 제2 마스킹 층(27)은 소프트 마스킹 층(예를 들어, 포토레지스트) 또는 하드마스크 층(예를 들어, 실리콘 산화물)일 수 있다. 리소그래피 방법들에 의해 제2 마스킹 층(90)에 적어도 하나의 제1 오프닝(O1) 및 적어도 하나의 제2 오프닝(O2)이 형성된다. 구체적으로는, 제2 마스킹 층(27)은 딥 트렌치들의 쌍 각각 위에, 또는 이와는 다르게 만약 eDRAM 영역(E)에서 인접한 쌍들을 형성함이 없이 딥 트렌치들이 측면으로 분리된다면 각각의 딥 트렌치 위에, 제1 오프닝(O1)을 형성하기 위해, 리소그래피적으로 패턴된다. 제1 오프닝(O1) 주위에서 패턴된 제2 마스킹 층(27)의 에지는 각각의 도전성 트렌치 필 영역(60)의 중간 부분 위에 놓인다. 나아가, 제2 마스킹 층(27) 내의 패턴은 적어도 하나의 제2 오프닝(O2)을 포함하는데, 이러한 적어도 하나의 제2 오프닝(O2)은 상기 딥 트렌치들의 영역 바깥에 위치한다. 각각의 제2 오프닝(O2)은 상기 eDRAM 영역(E)과 로직 영역(L) 사이의 경계에 또는 상기 로직 영역(L) 내에 위치할 수 있다.
도 4를 참조하면, 적어도 하나의 제1 오프닝(O1) 및 적어도 하나의 제2 오프닝(O2)의 패턴은 탑 반도체 층(30)과 도전성 트렌치 필 영역(60) 내에 전사되는데, 예를 들어, 적어도 하나의 이방성 식각에 의해 전사된다. 상기 적어도 하나의 이방성 식각은 패드 층(40)의 노출된 부분들을 제거하는 제1 이방성 식각을 포함할 수 있다. 일 실시예에서, 상기 제1 식각은 도전성 트렌치 필 영역(60)의 재료에 대해 선택적일 수 있다. 상기 적어도 하나의 이방성 식각은 제2 이방성 식각을 포함할 수 있는데, 상기 제2 이방성 식각은, 적어도 하나의 제1 오프닝(O1) 및 적어도 하나의 제2 오프닝(O2) 내에서 탑 반도체 층(30)의 노출된 부분들 및 도전성 트렌치 필 영역(60)의 노출된 부분들을 식각하기 위한 상기 제1 이방성 식각 후에 채용될 수 있다. 탑 반도체 층(30)의 제거된 부분들과 도전성 트렌치 필 영역들(60)의 제거된 부분들 사이의 노드 유전체(50)의 부분은 상기 제2 이방성 식각 동안 또는 계속되는 건식 식각 또는 계속되는 습식 식각 동안 제거될 수 있다. 상기 제2 식각은 빌트인 과도 식각(built-in overetch)이 있는 상태로, 또는 빌트인 과도 식각이 없이, 매립 절연체 층(20)의 탑 표면의 검출시 종료(end-point)될 수 있다. SOI 기판(8)의 상부들(upper portions) 내에는 캐비티들(cavities)이 형성되는데, 이 캐비티들은 여기서는 쉘로우 트렌치들로 일컬어진다. 즉, 이 쉘로우 트렌치들은 매립 절연체 층(20)의 바텀 표면 아래로 연장되지 않는다. 상기 쉘로우 트렌치들은 매립 절연체 층(20)의 탑 표면의 노출된 부분들보다 더 깊게까지 연장되는 부분들을 포함할 수 있다. 제2 마스킹 층(27)은 계속해서 패드 층(40)에 대해 선택적으로 제거될 수 있다.
실리콘 산화물과 같은 유전체 재료는 각각의 쉘로우 트렌치 내에 증착되며, 계속해서 평탄화되어 여러 가지 프로토타입 쉘로우 트렌치 분리 구조들을 형성하는데, 이러한 프로토타입 쉘로우 트렌치 분리 구조들은 도 3에서의 적어도 하나의 제1 오프닝(O1)의 영역 및 도 3에서의 적어도 하나의 제2 오프닝(O2)의 영역에 각각 대응하는 적어도 하나의 제1 프로토타입 쉘로우 트렌치 분리 구조(100A') 및 적어도 하나의 제2 프로토타입 쉘로우 트렌치 분리 구조(100B')을 포함한다. 평탄화 후, 적어도 하나의 제1 프로토타입 쉘로우 트렌치 분리 구조(100A') 및 적어도 하나의 제2 프로토타입 쉘로우 트렌치 분리 구조(100B')의 탑 표면들은 패드 층(40)의 탑 표면과 동일 평면에 있다.
도 5를 참조하면, 프로토타입 쉘로우 트렌치 분리 구조들(100A', 100B')은 도전성 트렌치 필 영역들(60)의 탑 표면들이 상기 리세스 식각 후 노출되도록 하는 깊이까지 리세스된다. 패드 층(40)은 탑 반도체 층(30), 도전성 트렌치 필 영역들(60), 및 프로토타입 쉘로우 트렌치 분리 구조들(100A', 100B')의 나머지 부분들에 대해 선택적으로 제거된다. 예를 들어, 패드 층(40)은 습식 식각에 의해 제거될 수 있다. 만약 패드 층(40)이 실리콘 질화물을 포함한다면, 상기 습식 식각은 고온 인산(hot phosphoric acid)을 채용할 수 있다. 제1 프로토타입 쉘로우 트렌치 분리 구조(100A')의 각각의 나머지 부분은 여기서는 제1 쉘로우 트렌치 분리 구조(100A)로 일컬어진다. 제2 프로토타입 쉘로우 트렌치 분리 구조(100B')의 각각의 나머지 부분은 여기서는 제2 쉘로우 트렌치 분리 구조(100B)로 일컬어진다. 도전성 트렌치 필 영역들(60)의 탑 표면들, 제1 쉘로우 트렌치 분리 구조(들)(100A), 및 제2 쉘로우 트렌치 분리 구조(들)(100B)은 계속해서 서로 간에 실질적으로 동일 평면, 즉, 상기 여러 가지 표면들을 형성하기 위해 채용되는 공정들의 제한들 내에서 동일 평면에 있을 수 있다.
도전성 트렌치 필 영역들(60)의 맨 위 표면들은 상기 리세스 식각 후 노출되므로, 각각의 제1 쉘로우 트렌치 분리 구조(100A)의 측면 연장은 딥 트렌치 영역의 전체를 다 아우르는 것은 아니다. 그 결과, 각각의 도전성 트렌치 필 영역(60)의 맨 위 표면은 그 위에 위치한 제1 쉘로우 트렌치 분리 구조(100A) 아래에 있지 않다. 각각의 도전성 필 영역(60)의 맨 위 표면은 이 단계에서 노출된다.
탑 반도체 층(30)의 나머지 부분들은 액티브 영역들, 즉, 반도체 디바이스들이 형성되는 반도체 영역들을 구성한다. 계속해서 상기 액티브 영역들 상에 트랜지스터들이 형성된다. 예를 들어, 상기 트랜지스터들은 상기 eDRAM 영역(E)에 위치하는 적어도 하나의 제1 트랜지스터(T1) 및 로직 영역(L)에 위치하는 적어도 하나의 제2 트랜지스터(T2)를 포함할 수 있다. 적어도 하나의 제1 트랜지스터(T1) 각각은 커패시터(C)를 위한 접근 트랜지스터(access transistor)인데, 이 커패시터(C)는 외부 전극으로서 매립 플레이트(6), 노드 유전체(50), 및 내부 전극으로서 도전성 트렌치 필 영역들(60)을 포함한다. 상기 액티브 영역들은 어떤 도전성 트렌치 필 영역(60)과도 접촉하지 않는다. 상기 eDRAM 영역(E) 내의 각각의 액티브 영역은, 노드 전극(50)에 의해 인접한 도전성 트렌치 필 영역(60)으로부터 측면으로 이격된다.
당해 기술 분야에서 알려진 방법들을 채용하여 상기 액티브 영역들 상에 게이트 스택들(gate stacks)이 형성된다. 예를 들어, 적어도 하나의 제1 게이트 스택이 상기 eDRASM 영역(E) 내에서 상기 액티브 영역들 상에 형성되고, 적어도 하나의 제2 게이트 스택이 상기 로직 영역(L) 내에서 상기 액티브 영역들 상에 형성된다. 각각의 제1 게이트 스택은 제1 게이트 유전체(32), 제1 게이트 도전체(34), 및 선택적으로는 제1 유전체 게이트 캡(38)을 포함한다. 제1 유전체 게이트 스페이서(36)는 전형적으로는 각각의 제1 게이트 스택의 측벽들 상에 형성된다. 각각의 제2 게이트 스택은 제2 게이트 유전체(42), 제2 게이트 도전체(44), 및 선택적으로는 제2 유전체 게이트 캡(48)을 포함한다. 제2 유전체 게이트 스페이서(46)는 전형적으로 각각의 제2 게이트 스택의 측벽들 상에 형성된다. 제1 쉘로우 트렌치 분리 구조(100A) 위의 제1 게이트 스택의 부분(32, 34) 각각은 패싱 게이트 스택(passing gate stack)으로 일컬어지고, 액티브 영역 위의 제1 게이트 스택의 부분(32, 34) 각각은 액티브 게이트 스택으로 일컬어진다. 게이트 스택 구조는 전형적으로는 다수의 액티브 게이트 스택들과 다수의 패시브 게이트 스택들을 포함하는데, 이것들은 액티브 영역들과 제1 쉘로우 트렌치 분리 구조들(100A) 위에서 번갈아 가며 배치된다(alternate). 이 단계에서, 상기 eDRAM 영역들(E) 내에서 액티브 영역들은 상기 제1 도전형의 도핑을 갖는다.
계속해서, 예를 들어 전통적인 이온 주입 또는 플라즈마 도핑에 의해, 상기 eDRAM 영역(E) 내에서 탑 반도체 층(30)의 노출된 부분들 내에 상기 제2 도전형의 도펀트들이 주입되어, 제1 평면 소스 영역들(33) 및 제1 평면 드레인 영역들(37)을 형성한다. 제1 게이트 스택들(32, 34)은 상기 전통적인 이온 주입 또는 상기 플라즈마 도핑 동안 마스크로서 채용된다. 상기 로직 영역(L) 내의 액티브 영역들의 부분들을 이온들의 주입으로부터 보호하기 위해 추가 주입 마스크들이 주입될 수 있다. 상기 전통적인 이온 주입 및 상기 플라즈마 도핑은 여기서는 총괄하여 이온 주입으로 일컬어진다. 이와는 다르게, 소스 영역들(33) 및 드레인 영역들(37)의 형성은 이 단계에서는 생략될 수 있다. 왜냐하면, 소스 영역들(33) 및 드레인 영역들(37)은, 상기 소스/드레인 영역들을 형성하기 위해, 도우프된 RSD를 형성하고 그런 다음 반도체 층(30) 내에 RSD 내의 도펀트들을 아웃디퓨젼(outdiffusion)에 의해 이후에 융기 소스/드레인 공정(raised source/drain process)에서 형성될 수 있기 때문이다.
상기 eDRAM 영역(E) 내의 제1 게이트 스택들(32, 34) 아래에 있는 탑 반도체 층(30)의 부분들은 적어도 하나의 제1 트랜지스터(T1) 중 하나의 제1 바디 영역(35)을 구성한다. 제1 바디 영역들(35)은 제1 도전형의 도핑을 가지며, 제1 평면 소스 영역들(33) 및 제1 평면 드레인 영역들(37)은 제2 도전형의 도핑을 갖는다. 제1 평면 소스 영역들(33) 및 제1 평면 드레인 영역들(37)은 매립 절연체 층(20)의 맨 위 표면과 SOI 기판(8)의 맨 위 표면 사이에서 상기 eDRAM 영역(E)의 액티브 영역들 내에 위치한다. 각각의 제1 트랜지스터(T1)는 제1 게이트 유전체(32), 제1 게이트 전극(34), 제1 바디 영역(35), 제1 평면 소스 영역(33), 및 제1 평면 드레인 영역(37)을 포함한다. 각각의 노드 유전체(50)는 딥 트렌치에 위치하고 평면 소스 영역(33)의 측벽과 접촉한다. 각각의 도전성 필 영역(60)은 어떤 제1 평면 소스 영역(33)과도 접촉하지 않고, 노드 유전체(50)에 의해 가장 인접한 제1 평면 소스 영역(33)으로부터 측면으로 이격된다. 각각의 제1 쉘로우 트렌치 분리 구조(100A)의 외부 측벽은 노드 유전체(50)의 부분 및 도전성 트렌치 필 영역(60)의 상부에 의해 가장 인접한 제1 평면 소스 영역(33)으로부터 측면으로 이격된다.
제2 평면 소스 영역들(43) 및 제2 평면 드레인 영역들(47)을 형성하기 위해 상기 로직 영역(L) 내에 탑 반도체 층(30)의 노출된 부분들 내로의 이온 주입에 의해 추가 도펀트들이 주입될 수 있다. 제2 게이트 스택들(42, 44)은 상기 이온 주입 동안 마스크로서 채용된다. 추가 주입 마스크들은 이온들의 주입으로부터 상기 로직 영역(L) 내에서 상기 eDRAM 영역(E) 및/또는 기타 액티브 영역들을 보호하기 위해 주입될 수 있다.
상기 로직 영역(L) 내에서 제2 게이트 스택들(42, 44) 아래에 있는 탑 반도체 층(30)의 부분들은 적어도 하나의 제2 트랜지스터(T2) 중 하나의 제2 바디 영역(45)을 구성한다. 각각의 제2 트랜지스터(T2) 내에서, 제2 바디 영역(45)은 제2 평면 소스 영역(43) 및 제2 평면 드레인 영역과는 반대되는 도전형의 도핑을 갖는다. 상기 로직 영역(L)은 상보형 금속 산화물 반도체(CMOS) 디바이스들을 제공하기 위해 p-형 트랜지스터들 및 n-형 트랜지스터들을 포함할 수 있다.
도 6을 참조하면, 여러 가지 융기된 소스 영역들, 여러 가지 융기된 스트랩 영역들, 및 여러 가지 융기된 드레인 영역들이 반도체 재료의 선택적 에피택시에 의해 형성된다. 구체적으로는, 반도체 재료는 상기 액티브 영역들의 노출된 표면들 및 상기 도전성 트렌치 필 영역들의 노출된 표면들 상에서 선택적 에피택시에 의해 증착된다. 상기 선택적 에피택시 동안, 상기 반도체 재료는 단지 반도체 표면들 상에는 증착되지만, 상기 제1 및 제2 유전체 게이트 캡들(38, 48)과 같은 유전체 표면들, 제1 및 제2 유전체 게이트 스페이서들(36, 46) 및 제1 및 제2 쉘로우 트렌치 분리 구조들(100A, 100B) 상에는 증착되지 않는다. 제1 융기된 소스 영역(53)은 제1 평면 소스 영역들(33)의 각각의 노출된 표면 바로 위에 형성된다. 제1 융기된 드레인 영역(57)은 제1 평면 드레인 영역들(37)의 각각의 노출된 표면 바로 위에 형성된다. 융기된 스트랩 영역(51)은 도전성 트렌치 필 영역들(60)의 각각의 노출된 표면 바로 위에 형성된다. 증착된 반도체 재료의 측면 성장에 기인하여, 제1 융기된 드레인 영역(57) 각각은 인접한 융기된 스트랩 영역(51)에 측면으로 인접하고, 이에 따라 평면 소스 영역(33)으로부터 도전성 트렌치 필 영역(60)으로 전기적 도전성 경로를 제공한다. 제2 융기된 소스 영역(63)은 제2 평면 소스 영역들(43)의 각각의 노출된 표면 바로 위에 형성된다. 제2 융기된 드레인 영역(67)은 제2 평면 드레인 영역들(47)의 각각의 노출된 표면 바로 위에 형성된다. 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 융기된 스트랩 영역들(51), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)은 SOI 기판(8) 위에 형성된다.
제1 평면 소스 영역들(33), 제1 평면 드레인 영역들(37), 제2 평면 소스 영역들(43), 및 제2 평면 드레인 영역들(47)은 단결정이고 상기 선택적 에피택시는 상기 하부의 반도체 재료 부분들 및 상기 증착된 반도체 재료 부분들 사이의 에피택셜 얼라인먼트를 유지하므로, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)은 단결정이다. 도전성 트렌치 필 영역들(60)은 다결정이므로, 융기된 스트랩 영역들(51)도 또한 다결정이다.
나아가, 동일 증착 조건(즉, 온도, 압력, 및 반응물질 공급(reactant supply))에서 단결정 반도체 재료의 성장률은 다결정 반도체 재료의 성장률보다 크므로, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)의 두께는 전형적으로 융기된 스트랩 영역들(51)의 두께보다 두껍다. 일 실시예에서, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67) 각각은 실질적으로 동일한 두께를 가지며, 융기된 스트랩 영역들(51)의 두께보다 더 두껍다.
일 실시예에서, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)은 상기 선택적 에피택시 동안 단결정의 도우프된 반도체 영역들로 증착되고, 융기된 스트랩 영역들(51)은 상기 선택적 에피택시 동안 다결정의 도우프된 반도체 영역들로 증착된다.
또 다른 실시예에서, 얇은 유전체 층(미도시)이 마스킹 층으로서 채용될 수 있고, 선택적 에피택시가 채용되어 상기 eDRAM 영역(E) 내에서만 도우프된 반도체 재료의 증착이 되도록 할 수 있다. 이와는 다르게, 상기 마스킹 층은 상기 eDRAM 영역(E) 내에서 도우프된 반도체 재료의 증착, 그리고 제2 평면 소스 및 드레인 영역들(43, 47)을 가지며, 제1 평면 소스 및 드레인 영역들(33, 37)과 동일한 도전형을 갖는 적어도 하나의 제2 트랜지스터(T2)의 증착 결과가 되도록 할 수 있다.
또 다른 실시예에서, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)은 상기 선택적 에피택시 동안 단결정의 언도우프된 반도체 영역들로 증착되고, 융기된 스트랩 영역들(51)은 상기 선택적 에피택시 동안 다결정 언도우프된 반도체 영역들로서 증착된다. 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 및 융기된 스트랩 영역들(51)은 실질적으로 제2 도전형의 도펀트들로 주입된다. 제2 융기된 소스 영역들(63) 및 제2 융기된 드레인 영역들(67)은 실질적으로 하부의 제2 평면 소스 또는 드레인 영역들(43, 47)과 매치되는 도전형의 도펀트들로 주입된다.
일 실시예에서, 평면 소스 영역들(33, 43) 및 평면 드레인 영역들(37, 47)은 매립 절연체 층(20)의 탑 표면으로부터 SOI 기판(8)의 맨 위 표면까지 연장된다. 이 경우, 적어도 하나의 제1 트랜지스터(T1) 및 적어도 하나의 제2 트랜지스터(T2)는 전체적으로 공핍 트랜지스터들(depleted transistors)이다.
각각의 제1 트랜지스터(T1) 내에서, 제1 평면 소스 영역(33) 및 제1 융기된 소스 영역(53)은 함께 제1 트랜지스터(T1)의 소스 영역을 구성하고, 제1 평면 드레인 영역(37) 및 제1 융기된 드레인 영역(57)은 함께 제1 트랜지스터(T1)의 드레인 영역을 구성한다. 각각의 제2 트랜지스터(T2) 내에서, 제2 평면 소스 영역(43) 및 제2 융기된 소스 영역(63)은 함께 제2 트랜지스터(T2)의 소스 영역을 구성하고, 제2 평면 드레인 영역(47) 및 제2 융기된 드레인 영역(67)은 함께 제2 트랜지스터(T2)의 드레인 영역을 구성한다.
도 7을 참조하면, 여러 가지 금속 반도체 합금 부분들이 반도체 표면들 상에 형성된다. 제1 및 제2 유전체 게이트 캡들(38, 48)은 여러 가지 금속 반도체 합금 부분의 형성 이전에 제거될 수 있다. 그리하여 금속 반도체 합금 부분들이 제1 및 제2 게이트 도전체들(34, 44) 상에 형성되도록 할 수 있다. 상기 여러 가지 금속 반도체 합금 부분들은 금속 층(미도시)을 증착함으로써 그리고 상기 금속층과 그 아래의 반도체 재료 부분들 사이의 리액션을 유도함으로써 형성될 수 있다.
상기 반도체 기판이 실리콘을 포함하는 경우, 상기 금속 반도체 합금들은 실리사이드들이다. 상기 금속 층은 금속 실리사이드를 형성하기 위해 실리콘과 리액션할 수 있는 금속을 포함한다. 예를 들어, 금속은 Ti, Co, Ni, Ta, W, Pt, Pd 또는 이것들의 합금일 수 있다. 상기 금속 층의 전형적인 두께는 10nm 내지 50nm이고, 더 전형적으로는 5nm 내지 20nm이다. 이러한 금속 층은 적절한 증착 기술에 의해 쉽게 증착될 수 있는데, 이 증착 기술의 예들에는, 원자층 증착(ALD), 화학 기상 증착(CVD), 및 물리 기상 증착(PVD)이 있으나, 이러한 예들로 한정되는 것은 아니다. 상기 금속 층은 단독으로 증착될 수도 있고, TiN 또는 TaN을 함유하는 금속 질화물 캡핑 층(미도시)과 함께 증착될 수도 있다. 그리고 그 두께는 5nm 내지 50nm의 범위를 가지며, 전형적으로는 10nm 내지 20nm의 범위를 갖는다.
상기 금속 층 및/또는 상기 금속 질화물 캡핑 층의 증착 후, 그 전체 구조는 미리 정해진 상승된 온도로 어닐되는데, 이 미리 정해진 상승된 온도에서 상기 증착된 금속 층은 비교적 낮은 컨택 저항의 금속 실리사이드들을 형성하기 위해 노출된 실로콘과 리액션한다. 상기 어닐링은 전형적으로는 예를 들어, He, Ar, N2 또는 형성 기체(forming gas)와 같은 불활성 기체 분위기에서 그리고 100℃ 내지 600℃ 범위의 비교적 낮은 온도에서, 전형적으로는 300℃ 내지 500℃, 더 전형적으로는 300℃ 내지 450℃의 온도에서, 연속적인 열 체계(regime) 또는 여러 가지 램프(ramp) 및 소우크(soak) 가열 사이클들을 사용함에 의해 수행된다. 리액션되지 않는 금속 및/또는 금속 질화물은 상기 금속 실리사이드들의 형성 후 제거된다. Co, Ti, 또는 Ni와 같은 특정 금속들에 있어서, CoSi2, TiSi2, 또는 NiSi2와 같은 낮은 저항의 금속 실리사이드들을 형성하기 위해 제2 어닐링 단계가 채용될 수 있다.
제1 소스-측 금속 반도체 합금 부분(73)은 제1 융기된 소스 영역(53) 및 융기된 스트랩 영역(51)의 인접한 쌍 각각의 상부 표면 상에 형성된다. 제1 드레인-측 금속 반도체 합금 부분(77)은 각각의 제1 융기된 드레인 영역(57)의 상부 표면 상에 형성된다. 제2 소스-측 금속 반도체 합금 부분(83)은 각각의 제2 융기된 소스 영역(63)의 상부 표면 상에 형성된다. 제2 드레인-측 금속 반도체 합금 부분(87)은 각각의 제2 융기된 드레인 영역(67)의 상부 표면 상에 형성된다. 제1 게이트-측 금속 반도체 합금 부분(74)은 각각의 제1 게이트 도전체(34) 상에 형성될 수 있고, 제2 게이트-측 금속 반도체 합금 부분(84)은 각각의 제2 게이트 도전체(44) 상에 형성될 수 있다.
도 8 및 9를 참조하면, 라인의 중앙(middle-of-line, MOL) 유전체 층(90)이 상기 여러 가지 금속 반도체 합금 부분들(73, 77, 74, 83, 87, 84)에 증착된다. 상기 MOL 유전체 층(90)은, 예를 들어, CVD 산화물을 포함할 수 있다. 상기 CVD 산화물은 언도우프된 실리케이트 글래스(undopede silicate glass, USG), 보로실리케이트 글래스(borosilicate glass, BSG), 포스포실리케이트 글래스(phosphosilicate glass, PSG), 플루오로실리케이트 글래스(fluorosilicate glass, FSG), 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), 또는 이것들의 조합을 포함할 수 있다. MOL 유전체 층(82)의 두께는 200nm 내지 500nm일 수 있다. MOL 유전체 층(90)은 전형적으로는, 예를 들어, 화학적 기계적 연마(CMP)에 의해 평탄화된다.
MOL 유전체 층(90)에는 여러 가지 컨택 비아 홀들(contact via holes)이 형성되고 여러 가지 컨택 비아 구조들을 형성하기 위해 금속으로 채워진다. 구체적으로는, 비트라인 컨택 비아 구조들(97)이 제1 드레인-측 금속 반도체 합금 부분들(77) 각각을 접촉시키기 위해 형성될 수 있다. 제1 게이트-측 금속 반도체 합금 부분들(74) 각각을 접촉시키기 위해 워드라인 컨택 비아 구조들(94)이 형성될 수 있다. 제1 소스-측 금속 반도체 합금 부분(73)은 도전성 비아에 의해 접촉될 필요가 없다. 왜냐하면 DRAM 셀은 접근 트랜지스터와 커패시터 사이의 외부 연결을 필요로 하지 않기 때문이다. 제2 소스-측 금속 반도체 합금 부분들(83) 각각을 컨택시키기 위해 소스-측 컨택 비아 구조(93)가 형성될 수 있다. 제2 드레인-측 금속 반도체 합금 부분들(87) 각각을 접촉시키기 위해 드레인-측 컨택 비아 구조(96)가 형성될 수 있다. 제2 게이트-측 금속 반도체 합금 부분들(84) 각각을 접촉시키기 위해 게이트-측 컨택 비아 구조(94)가 형성될 수 있다.
여러 가지 금속 반도체 합금 부분들(73, 77, 74, 83, 87, 84)의 형성 후, 상기 평면 부분들의 두께, 즉, 제1 융기된 소스 영역들(53), 제1 융기된 드레인 영역들(57), 제2 융기된 소스 영역들(63), 및 제2 융기된 드레인 영역들(67)의 일정한 두께를 갖는 부분들은 여기서는 제1 두께(t1)로 일컬어진다. 융기된 스트랩 영역들(51)의 평면 부분들의 두께는 여기서는 제2 두께(t2)로 일컬어진다. 제1 두께(t1)는 제2 두께(t2)보다 더 두껍다. 예를 들어, 제1 두께(t1)는 3nm 내지 60nm일 수 있고, 제2 두께(t2)는 1.5nm 내지 30nm일 수 있다. 전형적으로는, 제2 두께(t2)는 제1 두께(t1)의 25% 내지 75%이다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 제2의 예시적인 반도체 구조가 도 4의 제1의 예시적인 반도체 구조로부터 유도된다. 구체적으로는, 상기 제1 실시예에서와 동일한 방법들을 채용하여, 제1 및 제2 쉘로우 트렌치 분리 구조들(100A, 100B)을 형성하기 위해 상기 제1 및 제2 프로토타입 쉘로우 트렌치 분리 구조들(100A', 100B')은 리세스된다. 계속해서, 패드 층(40)이 제거된다. 제1 및 제2 게이트 스택들(32, 34, 38, 42, 44, 48) 및 제1 및 제2 유전체 게이트 스페이서들(36, 46)은 상기 제1 실시예에서와 동일한 방법으로 형성된다.
계속해서 언도우프된 반도체 재료의 선택적 에피택시가 수행된다. 상기 선택적 에피택시 동안, 상기 언도우프된 반도체 재료는 단지 반도체 표면들 상에는 증착되나, 제1 및 제2 유전체 게이트 캡들(38, 48), 제1 및 제2 유전체 게이트 스페이서들(36, 46)과 같은 유전체 표면들 및 제1 및 제2 쉘로우 트렌치 분리 구조들(100A, 100B) 상에는 증착되지 않는다. 제1 언도우프되고 융기된 소스 영역(53')은 제1 평면 소스 영역들(33)의 각각의 노출된 표면 바로 위에 형성된다. 제1 언도우프되고 융기된 드레인 영역(57')은 제1 평면 드레인 영역들(37)의 각각의 노출된 표면 바로 위에 형성된다. 언도우프되고 융기된 스트랩 영역(51')은 도전성 트렌치 필 영역들(60)의 각각의 노출된 표면 바로 위에 형성된다. 상기 증착된 반도체 재료의 측면 성장에 기인하여, 각각의 제1 융기된 드레인 영역(57)은 인접한 융기된 스트랩 영역(51)과 측면으로 접촉되고, 이에 따라 평면 소스 영역(33) 및 도전성 트렌치 필 영역(60) 위에서 물리적으로 접촉하여 붙어 있는 반도체 재료 부분들을 제공한다. 제2 언도우프되고 융기된 소스 영역(63')은 제2 평면 소스 영역(43)의 각각의 노출된 표면 바로 위에 형성된다. 제2 언도우프되고 융기된 드레인 영역(67')은 제2 평면 드레인 영역들(47)의 각각의 노출된 표면 바로 위에 형성된다. 제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프되고 융기된 드레인 영역들(57'), 언도우프되고 융기된 스트랩 영역들(51'), 제2 언도우프되고 융기된 소스 드레인들(63'), 및 제2 언도우프되고 융기된 드레인 영역들(67')은 SOI 기판(8) 위에 형성된다.
제1 평면 소스 영역들(33), 제1 평면 드레인 영역들(37), 제2 평면 소스 영역들(43), 및 제2 평면 드레인 영역들(47)이 단결정이고 상기 선택적 에피택시가 그 아래의 반도체 재료 부분들과 상기 증착된 반도체 재료 부분들 사이에서 에피택셜 얼라인먼트를 유지하므로, 제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프된 드레인 영역들(57'), 제2 언도우프되고 융기된 소스 영역들(63'), 및 제2 언도우프되고 융기된 드레인 영역들(67')은 단결정이다. 도전성 트렌치 필 영역들(60)은 다결정이므로, 언도우프되고 융기된 스트랩 영역들(51')도 또한 다결정이다.
나아가, 동일한 증착 조건(즉, 온도, 압력, 및 반응물질 공급)에서 단결정 반도체 재료의 성장률이 다결정 반도체 재료의 성장률보다 더 높으므로, 제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프되고 융기된 드레인 영역들(57'), 제2 언도우프되고 융기된 소스 영역들(63'), 및 제2 언도우프되고 융기된 드레인 영역들(67')의 두께는 전형적으로, 언도우프되고 융기된 스트랩 영역들(51')의 두께보다 더 두껍다. 일 실시예에서, 제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프되고 융기된 드레인 영역들(57'), 제2 언도우프되고 융기된 소스 영역들(63'), 및 제2 언도우프되고 융기된 드레인 영역들(67') 각각은 대체로 동일한 두께를 갖는데, 이 두께는 언도우프되고 융기된 스트랩 영역들(51')의 두께보다 더 두껍다.
도펀트들은 주입 마스크로서 적어도 제1 및 제2 게이트 스택들(32, 34, 38, 42, 44, 48)을 채용하는 이온 주입에 의해, 제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프되고 융기된 드레인 영역들(57'), 제2 언도우프되고 융기된 소스 영역들(63'), 제2 언도우프되고 융기된 드레인 영역들(67'), 및 언도우프되고 융기된 스트랩 영역들(51') 내에 주입된다. 추가 마스킹 층(들)은 이온 주입의 각각의 단계(round)를 위해 이온 주입의 영역을 한정하도록 선택적으로 채용될 수 있다. 예를 들어, n-형 도펀트들의 주입 동안 p-형 트랜지스터들을 위한 영역들을 차단하면서, n-형 트랜지스터들의 영역들을 노출시키기 위해 제1 마스킹 층이 채용될 수 있다. 계속해서, p-형 도펀트들의 주입 동안 n-형 트랜지스터들을 위한 영역들을 차단하면서, p-형 트랜지스터들의 영역들을 노출시키기 위해 제2 마스킹 층이 채용될 수 있다.
제1 언도우프되고 융기된 소스 영역들(53'), 제1 언도우프되고 융기된 드레인 영역들(57'), 언도우프되고 융기된 스트랩 영역들(51'), 제1 언도우프되고 융기된 소스 영역들(53') 아래의 탑 반도체 층(30)의 하부들, 및 제1 언도우프되고 융기된 드레인 영역들(57') 아래의 탑 반도체 층(30)의 하부들은, 제2 도전형의 도펀트들로 주입된다. 제2 언도우프되고 융기된 소스 영역들(63'), 제2 언도우프되고 융기된 드레인 영역들(67'), 제2 언도우프되고 융기된 소스 영역들(63') 아래의 탑 반도체 층(30)의 하부들, 및 제2 언도우프되고 융기된 드레인 영역들(67') 아래의 탑 반도체 층(30)의 하부들은, 적절한 도전형(들)의 도펀트들로 주입된다. 그 결과의 구조는, 도 6에 도시된 제1 실시예에 따른 구조와 일치한다.
도 11을 참조하면, 도 2에서의 리세스 깊이(r)를 패드 층(40)의 두께보다 더 얇아지도록 세팅함에 의해 제1의 예시적인 반도체 구조로부터, 본 발명의 제3의 실시예에 따른 제2의 예시적인 반도체 구조가 유도될 수 있다. 이 경우, 융기된 스트랩 영역(51)과 그 아래의 도전성 트렌치 필 영역(60) 사이의 인터페이스는 수직으로 오프셋(offset)되어, 상기 인터페이스가 제1 융기된 소스 영역(53)과 그 아래의 제1 평면 소스 영역(33) 사이의 인터페이스보다 더 높은 레벨에 위치하도록 한다. 이 경우, 노드 유전체(50)는 딥 트렌치의 바텀 표면으로부터 융기된 스트랩 영역(51)과 도전성 트렌치 필 영역(60) 사이의 인터페이스까지 연장될 수 있다.
도 12를 참조하면, 본 발명의 제4의 실시예에 따른 제4의 예시적인 반도체 구조는 도 2에서의 리세스 깊이(r)를 패드 층(40)의 두께보다 더 두껍게 세팅함에 의해 제1의 예시적인 반도체 구조로부터, 본 발명의 제4의 실시예에 따른 제4의 예시적인 반도체 구조가 유도될 수 있다. 이 경우, 융기된 스트랩 영역(51)과 그 아래의 도전성 트렌치 필 영역(60) 사이의 인터페이스는 수직으로 오프셋되어, 상기 인터페이스가 제1 융기된 소스 영역(53)과 그 아래의 제1 평면 소스 영역(33) 사이의 인터페이스보다 더 낮은 레벨에 위치하도록 한다. 이 경우, 노드 유전체(50)는 상기 딥 트렌치의 바텀 표면으로부터 융기된 스트랩 영역(51)과 도전성 트렌치 필 영역(60) 사이의 인터페이스까지 연장될 수 있다. 각각의 소스-측 금속 반도체 합금 부분(51)의 일부분, 즉, 점선 아래의 부분은 상기 탑 반도체 층의 맨 위 표면 아래에 위치하는데, 이는 제1 평면 소스 영역들(333), 제1 바디 영역들(35), 및 제1 평면 드레인 영역들(37)을 포함한다.
본 발명은 비록 구체적인 실시예들에 의해 기술되었지만, 앞에서의 설명을 참조하면 많은 대체, 변경, 및 변형 예들이 있을 수 있다는 것은 당해 기술 분야에서 숙련된 자들에게는 자명하다 할 것이다. 따라서, 본 발명은 본 발명 및 다음의 청구항들의 범위 및 사상 내에 들어오는 그러한 모든 대체, 변형, 및 변경 예들을 다 포함하는 것으로 의도된다.

Claims (20)

  1. 반도체 구조에 있어서,
    반도체-온-절연체(semiconductor-on-insulator, SOI) 기판에 위치한 딥 트렌치(deep trench) - 상기 SOI 기판은 접근 트랜지스터(access transistor)의 평면 소스 영역을 포함하는 탑(top) 반도체 층을 포함함 -;
    상기 딥 트렌치에 위치하는 도전성 트렌치 필 영역(conductive trench fill region);
    상기 탑 반도체 층 위에 위치하고 상기 평면 소스 영역의 상부 표면에 접촉하는, 융기된 소스 영역(raised source region); 및
    상기 융기된 소스 영역과 상기 도전성 트렌치 필 영역의 상부 표면에 접촉하는, 융기된 스트랩 영역(raised strap region)을 포함하는,
    반도체 구조.
  2. 청구항 1에 있어서, 상기 반도체 구조는,
    상기 딥 트렌치에 위치하고, 상기 평면 소스 영역의 측벽 및 상기 도전성 트렌치 필 영역의 측벽에 접촉하는, 노드 유전체(node dielectric)를 더 포함하는,
    반도체 구조.
  3. 청구항 2에 있어서, 상기 도전성 필 영역은 상기 평면 소스 영역에 접촉하지 않고, 상기 노드 유전체에 의해 상기 평면 소스 영역으로부터 측면으로 이격되는,
    반도체 구조.
  4. 청구항 2에 있어서, 상기 노드 유전체는 상기 딥 트렌치의 바텀 표면(bottom surface)으로부터 매립 절연체 층의 맨 위 표면(topmost surface) 위의 수직 높이까지 연장(extend)되는,
    반도체 구조.
  5. 청구항 1에 있어서, 상기 융기된 소스 영역 및 융기된 스트랩 영역은 도우프된 반도체 재료를 포함하는,
    반도체 구조.
  6. 청구항 5에 있어서, 상기 융기된 소스 영역은 상기 도우프된 반도체 재료의 단결정 영역이고, 상기 융기된 스트랩 영역은 상기 도우프된 반도체 재료의 다결정 영역인,
    반도체 구조.
  7. 청구항 5에 있어서, 상기 융기된 소스 영역의 평면 부분은 제1 두께를 가지며, 상기 융기된 스트랩 영역의 평면 부분은 제2 두께를 갖되, 상기 제1 두께는 상기 제2 두께보다 더 두꺼운,
    반도체 구조.
  8. 청구항 7에 있어서, 상기 반도체 구조는 상기 접근 트랜지스터의 평면 드레인 영역 상에 위치하는 융기된 드레인 영역을 더 포함하되,
    상기 융기된 드레인 영역의 평면 부분은 상기 제1 두께를 갖는,
    반도체 구조.
  9. 청구항 5에 있어서, 상기 융기된 소스 영역의 상부 표면 및 상기 융기된 스트랩 영역의 상부 표면 상에 위치한 소스-측 금속 반도체 합금 부분을 더 포함하는,
    반도체 구조.
  10. 청구항 9에 있어서, 상기 소스-측 금속 반도체 합금 부분의 일부분은 상기 탑 반도체 층의 맨 위 표면 아래에 위치하는,
    반도체 구조.
  11. 청구항 1에 있어서, 상기 도전성 트렌치 필 영역의 상부는 상기 융기된 스트랩 영역에 접촉하는 도우프된 반도체 재료를 포함하는,
    반도체 구조.
  12. 청구항 1에 있어서, 상기 접근 트랜지스터의 바디 영역은 제1 도전형의 도핑을 갖는 반도체 재료를 포함하고, 상기 평면 소스 영역, 상기 융기된 소스 영역, 상기 융기된 스트랩 영역 각각은 제2 도전형의 도핑을 갖는 반도체 재료를 포함하되, 상기 제2 도전형은 상기 제1 도전형과 반대되는,
    반도체 구조.
  13. 청구항 1에 있어서, 상기 반도체 구조는 유전체 재료를 포함하는 쉘로우 트렌치 분리 구조를 더 포함하되, 상기 쉘로우 트렌치 분리 구조의 외부 측벽은 상기 노드 유전체의 일부분과 상기 도전형 트렌치 필 영역의 상부에 의해 상기 평면 소스 영역으로부터 측면으로 이격되는,
    반도체 구조.
  14. 반도체 구조를 형성하는 방법에 있어서,
    반도체-온-절연체(semiconductor-on-insulator, SOI) 기판에 딥 트렌치(deep trench)를 형성하는 단계;
    상기 딥 트렌치에 도전성 트렌치 필 영역(conductive trench fill region)을 형성하는 단계 - 상기 SOI 기판의 탑(top) 반도체 층에서의 액티브 영역은 상기 도전성 트렌치 필 영역에 접촉하지 않음 -; 및
    상기 액티브 영역의 노출된 표면 및 상기 도전성 트렌치 필 영역의 노출된 표면 상에 선택적 에피택시에 의해 반도체 재료를 증착하는 단계 - 상기 액티브 영역의 상기 노출된 표면 바로 위에 융기된 소스 영역(raissed source region)이 형성되고, 상기 도전성 트렌치 필 영역의 상기 노출된 표면 바로 위에 융기된 스트랩 영역(raised strap region)이 형성되고, 상기 융기된 소스 영역은 상기 융기된 스트랩 영역에 접촉함 - 를 포함하는,
    반도체 구조 형성 방법.
  15. 청구항 14에 있어서, 상기 반도체 구조 형성 방법은,
    상기 딥 트렌치의 측벽들 바로 위에 노드 유전체(node dielectric)를 형성하는 단계 - 상기 도전성 트렌치 필 영역은 상기 노드 유전체 내에 형성되고, 상기 액티브 영역은 상기 노드 유전체에 의해 상기 도전성 트렌치 필 영역으로부터 측면으로 이격됨 - 를 더 포함하는,
    반도체 구조 형성 방법.
  16. 청구항 15에 있어서, 상기 반도체 구조 형성 방법은,
    상기 도전성 트렌치 필 영역, 및 상기 딥 트렌치 내의 상기 노드 유전체를 시세스하는 단계 - 상기 리세스하는 단계 후, 상기 노드 유전체의 맨 위 표면 및 상기 도전성 트렌치 필 영역의 맨 위 표면은 매립 절연체 층의 맨 위 표면 위에 위치함 - 를 더 포함하는,
    반도체 구조 형성 방법.
  17. 청구항 14에 있어서, 상기 반도체 구조 형성 방법은 쉘로우 트렌치 분리 구조를 형성하는 단계를 더 포함하되, 상기 도전성 트렌치 필 영역의 맨 위 표면(topmost surface)은 상기 쉘로우 트렌치 분리 구조 아래에는 배치되지 않고, 상기 도전성 트렌치 필 영역의 상기 노출된 표면을 구성하는,
    반도체 구조 형성 방법.
  18. 청구항 14에 있어서, 상기 반도체 구조 형성 방법은,
    상기 액티브 영역 상에 게이트 유전체 및 게이트 도전체를 포함하는 게이트 스택을 형성하는 단계; 및
    상기 게이트 스택을 마스크로서 채용하여 상기 액티브 영역 내에 도펀트들을 주입함으로써, 상기 액티브 영역에 평면 소스 영역을 형성하는 단계를 더 포함하는,
    반도체 구조 형성 방법.
  19. 청구항 18에 있어서, 상기 융기된 소스 영역은 상기 선택적 에피택시 동안 단결정 도우프된 반도체 영역으로 증착되고, 상기 융기된 스트랩 영역은 상기 선택적 에피택시 동안 다결정 도우프된 반도체 영역으로 증착되는,
    반도체 구조 형성 방법.
  20. 상기 융기된 소스 영역은 상기 선택적 에피택시 동안 단결정의 언도우프된(undoped) 반도체 영역으로 증착되고, 상기 융기된 스트랩 영역은 상기 선택적 에피택시 동안 다결정의 언도우프된 반도체 영역으로 증착되며, 상기 평면 소스 영역은 상기 선택적 에피택시 후에 형성되는,
    반도체 구조 형성 방법.
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