JPH06125055A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06125055A JPH06125055A JP4271748A JP27174892A JPH06125055A JP H06125055 A JPH06125055 A JP H06125055A JP 4271748 A JP4271748 A JP 4271748A JP 27174892 A JP27174892 A JP 27174892A JP H06125055 A JPH06125055 A JP H06125055A
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- semiconductor substrate
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Abstract
(57)【要約】
【目的】この発明は、メモリセル面積を縮小し高密度に
集積化が可能な半導体記憶装置の製造方法を提供するこ
とを目的とする。 【構成】この発明の半導体記憶装置の製造方法は、第１
および第２の半導体基板の少なくとも一方上に第１の半
導体基板と実質的にエッチング特性の異なる第１の膜と
第１の半導体基板と実質的にエッチング特性の等しい第
２の膜とを交互に積層する工程と、第１の半導体基板上
にこの両半導体基板間の第１の膜と第２の膜とが合計し
て３層以上になるように第２の半導体基板を接着する工
程と、第２の半導体基板を必要な厚さになるまで薄くす
る工程と、第２の半導体基板上の所定の位置に異方性エ
ッチングにより第１の半導体基板に達するトレンチを開
孔する工程と、異方性エッチングで第１の膜を選択的に
エッチングして第２の膜よりも後退させる工程とを具備
し、上記の目的を達成することが出来る。
集積化が可能な半導体記憶装置の製造方法を提供するこ
とを目的とする。 【構成】この発明の半導体記憶装置の製造方法は、第１
および第２の半導体基板の少なくとも一方上に第１の半
導体基板と実質的にエッチング特性の異なる第１の膜と
第１の半導体基板と実質的にエッチング特性の等しい第
２の膜とを交互に積層する工程と、第１の半導体基板上
にこの両半導体基板間の第１の膜と第２の膜とが合計し
て３層以上になるように第２の半導体基板を接着する工
程と、第２の半導体基板を必要な厚さになるまで薄くす
る工程と、第２の半導体基板上の所定の位置に異方性エ
ッチングにより第１の半導体基板に達するトレンチを開
孔する工程と、異方性エッチングで第１の膜を選択的に
エッチングして第２の膜よりも後退させる工程とを具備
し、上記の目的を達成することが出来る。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の製造
方法に係り、特に１トランジスタ・１キャパシタ型のダ
イナミック・ランダム・アクセスメモリ（以下、ＤＲＡ
Ｍと略す）に関する。
方法に係り、特に１トランジスタ・１キャパシタ型のダ
イナミック・ランダム・アクセスメモリ（以下、ＤＲＡ
Ｍと略す）に関する。
【０００２】
【従来の技術】一般に、１トランジスタ・１キャパシタ
型のメモリセルで構成されるＤＲＡＭは、半導体技術の
進歩、特に微細加工技術の進歩により高集積化，大容量
化が急速に進められている。キャパシタの容量を増す方
法として、キャパシタ部に溝を掘るトレンチ・キャパシ
タ・セルが挙げられる。
型のメモリセルで構成されるＤＲＡＭは、半導体技術の
進歩、特に微細加工技術の進歩により高集積化，大容量
化が急速に進められている。キャパシタの容量を増す方
法として、キャパシタ部に溝を掘るトレンチ・キャパシ
タ・セルが挙げられる。
【０００３】このトレンチ・キャパシタ・セルについ
て、従来の製造方法により得られた半導体記憶装置を図
37を参照して説明する。Ｐ型Ｓｉ基板４１の表面のセル
のキャパシタ部４２にトレンチ４３が掘られている。こ
のキャパシタ部４２の平面部およびトレンチ４３の内壁
には、キャパシタのストレ−ジ・ノ−ドとなるＮ型拡散
層４４が形成されている。このＮ型拡散層４４の表面に
ゲ−ト誘電体膜４５が形成され、このゲ−ト誘電体膜４
５を介してプレ−ト電極となるＮ型の多結晶Ｓｉ膜４６
が形成されている。この場合、ゲ−ト誘電体膜４５とし
ては、通常、Ｓｉ酸化膜，Ｓｉ酸化膜／Ｓｉ窒化膜の２
層膜，あるいはＳｉ酸化膜／Ｓｉ窒化膜／Ｓｉ酸化膜の
３層膜などが用いられる。
て、従来の製造方法により得られた半導体記憶装置を図
37を参照して説明する。Ｐ型Ｓｉ基板４１の表面のセル
のキャパシタ部４２にトレンチ４３が掘られている。こ
のキャパシタ部４２の平面部およびトレンチ４３の内壁
には、キャパシタのストレ−ジ・ノ−ドとなるＮ型拡散
層４４が形成されている。このＮ型拡散層４４の表面に
ゲ−ト誘電体膜４５が形成され、このゲ−ト誘電体膜４
５を介してプレ−ト電極となるＮ型の多結晶Ｓｉ膜４６
が形成されている。この場合、ゲ−ト誘電体膜４５とし
ては、通常、Ｓｉ酸化膜，Ｓｉ酸化膜／Ｓｉ窒化膜の２
層膜，あるいはＳｉ酸化膜／Ｓｉ窒化膜／Ｓｉ酸化膜の
３層膜などが用いられる。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
なトレンチ・キャパシタ・セルはセル面積を増大させず
に、セル容量を増大させる有効なセル構造であるが、セ
ル面積を縮小した際にも同じセル容量を確保するために
は、更に深いトレンチを掘る必要がある。そして、トレ
ンチを深くせずにセル容量を確保する方法としては、特
公昭６２−１２８１６８号公報に記載のスタックト・キ
ャパシタ・セルで提案されているようなフィン型構造
（図38）を逆にした逆フィン型構造が有効なことは明ら
かであるが、これまで現実的な製造方法は提案されてい
なかった。
なトレンチ・キャパシタ・セルはセル面積を増大させず
に、セル容量を増大させる有効なセル構造であるが、セ
ル面積を縮小した際にも同じセル容量を確保するために
は、更に深いトレンチを掘る必要がある。そして、トレ
ンチを深くせずにセル容量を確保する方法としては、特
公昭６２−１２８１６８号公報に記載のスタックト・キ
ャパシタ・セルで提案されているようなフィン型構造
（図38）を逆にした逆フィン型構造が有効なことは明ら
かであるが、これまで現実的な製造方法は提案されてい
なかった。
【０００５】尚、図38の符号５１はＰ型Ｓｉ基板、５２
は素子分離領域、５３はＮ型拡散層、５４はＮ型拡散
層、５５はトランスファ−ゲ−ト、５６は多結晶Ｓｉ、
５７はゲ−ト誘電体膜、５８は多結晶Ｓｉある。この発
明は、上記事情に鑑みなされたもので、メモリセル面積
を縮小し高密度に集積化が可能な半導体記憶装置の製造
方法を提供することを目的とする。
は素子分離領域、５３はＮ型拡散層、５４はＮ型拡散
層、５５はトランスファ−ゲ−ト、５６は多結晶Ｓｉ、
５７はゲ−ト誘電体膜、５８は多結晶Ｓｉある。この発
明は、上記事情に鑑みなされたもので、メモリセル面積
を縮小し高密度に集積化が可能な半導体記憶装置の製造
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、第１の半導
体基板および第２の半導体基板の少なくとも一方上に第
１の半導体基板と実質的にエッチング特性の異なる第１
の膜と第１の半導体基板と実質的にエッチング特性の等
しい第２の膜とを交互に積層する工程と、
体基板および第２の半導体基板の少なくとも一方上に第
１の半導体基板と実質的にエッチング特性の異なる第１
の膜と第１の半導体基板と実質的にエッチング特性の等
しい第２の膜とを交互に積層する工程と、
【０００７】第１の半導体基板上にこの第１の半導体基
板と第２の半導体基板間の第１の膜と第２の膜とが合計
して３層以上になるように第２の半導体基板を接着する
工程と、第２の半導体基板を必要な厚さになるまで薄く
する工程と、
板と第２の半導体基板間の第１の膜と第２の膜とが合計
して３層以上になるように第２の半導体基板を接着する
工程と、第２の半導体基板を必要な厚さになるまで薄く
する工程と、
【０００８】第２の半導体基板上の所定の位置に異方性
エッチングにより第２の半導体基板，第１の膜，第２の
膜を貫通して第１の半導体基板に達するトレンチを開孔
する工程と、異方性エッチングで第１の膜を選択的にエ
ッチングして第２の膜よりも後退させる工程と、を具備
する半導体記憶装置の製造方法である。
エッチングにより第２の半導体基板，第１の膜，第２の
膜を貫通して第１の半導体基板に達するトレンチを開孔
する工程と、異方性エッチングで第１の膜を選択的にエ
ッチングして第２の膜よりも後退させる工程と、を具備
する半導体記憶装置の製造方法である。
【０００９】
【作用】この発明によれば、逆フィン型のトレンチキャ
パシタの形成が可能であり、高集積化が可能なメモリセ
ルを有する半導体記憶装置を提供することが出来る。
パシタの形成が可能であり、高集積化が可能なメモリセ
ルを有する半導体記憶装置を提供することが出来る。
【００１０】
【実施例】以下、図面を参照して、この発明の５つの実
施例について詳細に説明する。尚、同一箇所には同一符
号を付すことにする。 （第１の実施例）この発明の第１の実施例による半導体
記憶装置の製造方法は図１〜図７に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
施例について詳細に説明する。尚、同一箇所には同一符
号を付すことにする。 （第１の実施例）この発明の第１の実施例による半導体
記憶装置の製造方法は図１〜図７に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
【００１１】先ず、図１に示すように、Ｐ型Ｓｉ基板１
上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オン
グストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓｉ
膜８を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ酸化膜９を例えば４０００オングス
トロ−ム堆積する。
上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オン
グストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓｉ
膜８を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ酸化膜９を例えば４０００オングス
トロ−ム堆積する。
【００１２】次に、図２に示すように、Ｓｉ酸化膜９上
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用い
る。
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用い
る。
【００１３】ここで、直接接着の一般的な方法は、次の
通りである。先ず、ウェハ−を洗浄し、表面を活性化す
る。洗浄には、硫酸，塩酸，硝酸，過酸化水素水などの
無機酸やその混合物、コリンなどのアルカリ系の薬品が
使用出来る。これらを組み合わせて使っても良い。洗浄
後、スピンドライヤ−などでウェハ−を乾燥させてか
ら、接着する面同士を密着させる。密着工程は室温空気
中で行なえる。ウェハ−間に異物が入らないように、清
浄な雰囲気は必要だが、機械的な加圧はしなくても良
い。表面が活性化されているので、ウェハ−は自らの力
で密着する。密着後、熱処理をすれば、接着強度が上が
り、２枚のウェハ−は完全に一体化する。強度の増加は
２００℃以上で観察されるが、機械的強度を飽和させる
ためには９００℃以上、望ましくは１０００℃〜１１０
０℃が良い。熱処理の雰囲気は酸素，水素，窒素，水蒸
気，これらの混合気体の他、問わないが、酸素を含んだ
窒素が一般的である。
通りである。先ず、ウェハ−を洗浄し、表面を活性化す
る。洗浄には、硫酸，塩酸，硝酸，過酸化水素水などの
無機酸やその混合物、コリンなどのアルカリ系の薬品が
使用出来る。これらを組み合わせて使っても良い。洗浄
後、スピンドライヤ−などでウェハ−を乾燥させてか
ら、接着する面同士を密着させる。密着工程は室温空気
中で行なえる。ウェハ−間に異物が入らないように、清
浄な雰囲気は必要だが、機械的な加圧はしなくても良
い。表面が活性化されているので、ウェハ−は自らの力
で密着する。密着後、熱処理をすれば、接着強度が上が
り、２枚のウェハ−は完全に一体化する。強度の増加は
２００℃以上で観察されるが、機械的強度を飽和させる
ためには９００℃以上、望ましくは１０００℃〜１１０
０℃が良い。熱処理の雰囲気は酸素，水素，窒素，水蒸
気，これらの混合気体の他、問わないが、酸素を含んだ
窒素が一般的である。
【００１４】この第１の実施例では、硫酸と過酸化水素
水の混合液で洗浄活性化を行ない、２５％の酸素を含ん
だ窒素中で１１００℃、１時間の熱処理をした。又、直
接接着には接着面が平滑度の高い鏡面であることが必要
である。この第１の実施例では、Ｓｉ酸化膜９の表面を
軽く磨いてから接着した。
水の混合液で洗浄活性化を行ない、２５％の酸素を含ん
だ窒素中で１１００℃、１時間の熱処理をした。又、直
接接着には接着面が平滑度の高い鏡面であることが必要
である。この第１の実施例では、Ｓｉ酸化膜９の表面を
軽く磨いてから接着した。
【００１５】又、Ｐ型単結晶Ｓｉ基板１０の厚さをエッ
チングで薄くすることも出来る。この場合、選択エッチ
ング、例えば予めＰ型単結晶Ｓｉ基板１０の表面から所
定の深さに高濃度のＰタイプ層を埋め込んでおき、張り
合わせの後、その部分まで選択的にエッチングする方
法、などで薄くした半導体基板の厚さを高精度に制御出
来る。
チングで薄くすることも出来る。この場合、選択エッチ
ング、例えば予めＰ型単結晶Ｓｉ基板１０の表面から所
定の深さに高濃度のＰタイプ層を埋め込んでおき、張り
合わせの後、その部分まで選択的にエッチングする方
法、などで薄くした半導体基板の厚さを高精度に制御出
来る。
【００１６】次に、図３に示すように、ＬＯＣＯＳ法に
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＰ型Ｓｉ基板１に
達するトレンチ３を形成する。次に、図４に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＰ型Ｓｉ基板１に
達するトレンチ３を形成する。次に、図４に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
【００１７】次に、図５に示すように、ＣＶＤ法により
キャパシタのストレ−ジノ−ドとなるＡｓをド−プした
多結晶Ｓｉ膜１３を例えば１０００オングストロ−ム堆
積し、続いてレジスト１４によりトレンチ内部を保護し
てドライ・エッチングを行ない平面部の多結晶Ｓｉ膜１
３を除去する。
キャパシタのストレ−ジノ−ドとなるＡｓをド−プした
多結晶Ｓｉ膜１３を例えば１０００オングストロ−ム堆
積し、続いてレジスト１４によりトレンチ内部を保護し
てドライ・エッチングを行ない平面部の多結晶Ｓｉ膜１
３を除去する。
【００１８】次に、図６に示すように、Ｓｉ窒化膜１２
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりキャパシタの誘電体膜となるＳｉ窒化膜１５を例
えば厚さ８０オングストロ−ム堆積し、続いて熱酸化に
よりＳｉ窒化膜１５表面に例えば厚さ２０オングストロ
−ムのＳｉ酸化膜１６を形成し、続いてＣＶＤ法により
キャパシタのプレ−ト電極となるＰをド−プした多結晶
Ｓｉ膜１７を例えば厚さ２０００オングストロ−ム堆積
する。
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりキャパシタの誘電体膜となるＳｉ窒化膜１５を例
えば厚さ８０オングストロ−ム堆積し、続いて熱酸化に
よりＳｉ窒化膜１５表面に例えば厚さ２０オングストロ
−ムのＳｉ酸化膜１６を形成し、続いてＣＶＤ法により
キャパシタのプレ−ト電極となるＰをド−プした多結晶
Ｓｉ膜１７を例えば厚さ２０００オングストロ−ム堆積
する。
【００１９】次に、図７に示すように、写真蝕刻法とＲ
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。 （第２の実施例）この発明の第２の実施例による半導体
記憶装置の製造方法は図８〜図14に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。 （第２の実施例）この発明の第２の実施例による半導体
記憶装置の製造方法は図８〜図14に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
【００２０】先ず、図８に示すように、Ｐ型Ｓｉ基板１
上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オン
グストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓｉ
膜８を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ酸化膜９を例えば４０００オングス
トロ−ム堆積する。
上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オン
グストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓｉ
膜８を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ酸化膜９を例えば４０００オングス
トロ−ム堆積する。
【００２１】次に、図９に示すように、Ｓｉ酸化膜９上
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
【００２２】次に、図10に示すように、ＬＯＣＯＳ法に
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＰ型Ｓｉ基板１に
達するトレンチ３を形成する。次に、図11に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＰ型Ｓｉ基板１に
達するトレンチ３を形成する。次に、図11に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
【００２３】次に、図12に示すように、ＣＶＤ法により
Ｓｉ酸化膜２４を例えば５００オングストロ−ム堆積
し、続いて写真蝕刻法と例えば弗化アンモニウム溶液に
より所定の位置のＳｉ酸化膜２４をエッチングしてスト
レ−ジノ−ドコンタクト２５を形成し、続いてＣＶＤ法
によりキャパシタのストレ−ジノ−ドとなるＡｓをド−
プした多結晶Ｓｉ膜２６を例えば５００オングストロ−
ム堆積し、続いてレジスト１４によりトレンチ３内部を
保護してドライ・エッチングを行ない平面部の多結晶Ｓ
ｉ膜２６を除去する。
Ｓｉ酸化膜２４を例えば５００オングストロ−ム堆積
し、続いて写真蝕刻法と例えば弗化アンモニウム溶液に
より所定の位置のＳｉ酸化膜２４をエッチングしてスト
レ−ジノ−ドコンタクト２５を形成し、続いてＣＶＤ法
によりキャパシタのストレ−ジノ−ドとなるＡｓをド−
プした多結晶Ｓｉ膜２６を例えば５００オングストロ−
ム堆積し、続いてレジスト１４によりトレンチ３内部を
保護してドライ・エッチングを行ない平面部の多結晶Ｓ
ｉ膜２６を除去する。
【００２４】次に、図13に示すように、平面部のＳｉ酸
化膜２４をウエット・エッチングにより除去し、続いて
Ｓｉ窒化膜１２をウエット・エッチングにより除去し、
続いてＣＶＤ法によりキャパシタの誘電体膜となるＳｉ
窒化膜１５を例えば厚さ８０オングストロ−ム堆積し、
続いて熱酸化によりＳｉ窒化膜１５表面に例えば厚さ２
０オングストロ−ムのＳｉ酸化膜１６を形成し、続いて
ＣＶＤ法によりキャパシタのプレ−ト電極となるＰをド
−プした多結晶Ｓｉ膜１７を例えば厚さ２０００オング
ストロ−ム堆積する。
化膜２４をウエット・エッチングにより除去し、続いて
Ｓｉ窒化膜１２をウエット・エッチングにより除去し、
続いてＣＶＤ法によりキャパシタの誘電体膜となるＳｉ
窒化膜１５を例えば厚さ８０オングストロ−ム堆積し、
続いて熱酸化によりＳｉ窒化膜１５表面に例えば厚さ２
０オングストロ−ムのＳｉ酸化膜１６を形成し、続いて
ＣＶＤ法によりキャパシタのプレ−ト電極となるＰをド
−プした多結晶Ｓｉ膜１７を例えば厚さ２０００オング
ストロ−ム堆積する。
【００２５】次に、図14に示すように、写真蝕刻法とＲ
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。 （第３の実施例）この発明の第３の実施例による半導体
記憶装置の製造方法は図15〜図21に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。 （第３の実施例）この発明の第３の実施例による半導体
記憶装置の製造方法は図15〜図21に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
【００２６】先ず、図15に示すように、Ｎ型Ｓｉ基板２
７上にＣＶＤ法によりＳｉ酸化膜７を例えば１０００オ
ングストロ−ム堆積し、続いてＣＶＤ法によりＰをド−
プした多結晶Ｓｉ膜２８を例えば１０００オングストロ
−ム堆積し、続いてＣＶＤ法によりＳｉ酸化膜９を例え
ば１０００オングストロ−ム堆積する。
７上にＣＶＤ法によりＳｉ酸化膜７を例えば１０００オ
ングストロ−ム堆積し、続いてＣＶＤ法によりＰをド−
プした多結晶Ｓｉ膜２８を例えば１０００オングストロ
−ム堆積し、続いてＣＶＤ法によりＳｉ酸化膜９を例え
ば１０００オングストロ−ム堆積する。
【００２７】次に、図16に示すように、Ｓｉ酸化膜９上
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
【００２８】次に、図17に示すように、ＬＯＣＯＳ法に
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＮ型Ｓｉ基板２７
に達するトレンチ３を形成する。次に、図18に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＮ型Ｓｉ基板２７
に達するトレンチ３を形成する。次に、図18に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
【００２９】次に、図19に示すように、ＣＶＤ法により
キャパシタの誘電体膜となるＳｉ窒化膜１５を例えば８
０オングストロ−ム堆積し、続いて熱酸化によりＳｉ窒
化膜１５表面に例えば厚さ２０オングストロ−ムのＳｉ
酸化膜１６を形成し、続いてＣＶＤ法によりキャパシタ
のストレ−ジノ−ドとなるＰをド−プした多結晶Ｓｉ膜
１７を例えば２０００オングストロ−ム堆積し、続いて
ドライ・エッチングによりエッチバックして平面部の多
結晶Ｓｉ膜１７を除去する。
キャパシタの誘電体膜となるＳｉ窒化膜１５を例えば８
０オングストロ−ム堆積し、続いて熱酸化によりＳｉ窒
化膜１５表面に例えば厚さ２０オングストロ−ムのＳｉ
酸化膜１６を形成し、続いてＣＶＤ法によりキャパシタ
のストレ−ジノ−ドとなるＰをド−プした多結晶Ｓｉ膜
１７を例えば２０００オングストロ−ム堆積し、続いて
ドライ・エッチングによりエッチバックして平面部の多
結晶Ｓｉ膜１７を除去する。
【００３０】次に、図20に示すように、Ｓｉ窒化膜１２
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりＳｉ酸化膜２４を例えば１０００オングストロ−
ム堆積し、続いて写真蝕刻法とＲＩＥを用いてＳｉ酸化
膜２４の所定の位置に開孔２９を開け、続いて選択Ｅｐ
ｉ成長法でＰをド−プしたＥｐｉ層３０を例えば１００
０オングストロ−ム成長させ、同時にＥｐｉ層３０に接
するＰ型単結晶Ｓｉ基板１０表面にＮ型拡散層３１を形
成する。
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりＳｉ酸化膜２４を例えば１０００オングストロ−
ム堆積し、続いて写真蝕刻法とＲＩＥを用いてＳｉ酸化
膜２４の所定の位置に開孔２９を開け、続いて選択Ｅｐ
ｉ成長法でＰをド−プしたＥｐｉ層３０を例えば１００
０オングストロ−ム成長させ、同時にＥｐｉ層３０に接
するＰ型単結晶Ｓｉ基板１０表面にＮ型拡散層３１を形
成する。
【００３１】次に、図21に示すように、通常のＮＭＯＳ
プロセスを用いて層間絶縁膜１８，Ｎ型拡散層２０，２
１，トランスファゲ−ト２２，ビット線２３を形成して
基板プレ−ト型メモリセルを形成する。
プロセスを用いて層間絶縁膜１８，Ｎ型拡散層２０，２
１，トランスファゲ−ト２２，ビット線２３を形成して
基板プレ−ト型メモリセルを形成する。
【００３２】この時、キャパシタのプレ−ト電極となる
Ｎ型Ｓｉ基板２７，多結晶Ｓｉ膜２８に電位を与えるた
めに、メモリセルアレ−トの周辺部において、例えばト
レンチ開孔後にゲ−ト誘電体膜を付けずに、Ｐをド−プ
した多結晶Ｓｉ膜１７を直接堆積してＮ型Ｓｉ基板２
７，多結晶Ｓｉ膜２８にコンタクトをとることが必要で
ある。 （第４の実施例）この発明の第４の実施例による半導体
記憶装置の製造方法は図22〜図29に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
Ｎ型Ｓｉ基板２７，多結晶Ｓｉ膜２８に電位を与えるた
めに、メモリセルアレ−トの周辺部において、例えばト
レンチ開孔後にゲ−ト誘電体膜を付けずに、Ｐをド−プ
した多結晶Ｓｉ膜１７を直接堆積してＮ型Ｓｉ基板２
７，多結晶Ｓｉ膜２８にコンタクトをとることが必要で
ある。 （第４の実施例）この発明の第４の実施例による半導体
記憶装置の製造方法は図22〜図29に示すように構成さ
れ、それぞれ製造工程順に示した断面図である。
【００３３】先ず、図22に示すように、Ｎ型Ｓｉ基板２
７上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オ
ングストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓ
ｉ膜８を例えば１０００オングストロ−ム堆積し、続い
てＣＶＤ法によりＳｉ酸化膜９を例えば４０００オング
ストロ−ム堆積する。
７上にＣＶＤ法によりＳｉ酸化膜７を例えば４０００オ
ングストロ−ム堆積し、続いてＣＶＤ法により多結晶Ｓ
ｉ膜８を例えば１０００オングストロ−ム堆積し、続い
てＣＶＤ法によりＳｉ酸化膜９を例えば４０００オング
ストロ−ム堆積する。
【００３４】次に、図23に示すように、Ｓｉ酸化膜９上
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型単
結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表面
より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付けに
は、直接接着もしくは直接接合と呼ばれる方法を用いる
が、これについては上記の第１の実施例と同様である。
【００３５】次に、図24に示すように、ＬＯＣＯＳ法に
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＮ型Ｓｉ基板２７
に達するトレンチ３を形成する。次に、図25に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ窒化膜１２を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ窒
化膜１２，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ酸化膜９，多
結晶Ｓｉ膜８，Ｓｉ酸化膜７を貫いてＮ型Ｓｉ基板２７
に達するトレンチ３を形成する。次に、図25に示すよう
に、弗化アンモニウム溶液により、Ｓｉ酸化膜７，９を
選択的にエッチングすることにより、この部分を後退さ
せる。
【００３６】次に、図26に示すように、ＣＶＤ法により
Ｓｉ酸化膜３２を例えば５００オングストロ−ム堆積
し、続いてＲＩＥを用いてＳｉ酸化膜３２をエッチバッ
クして平面部とトレンチの底のＳｉ酸化膜３２を除去す
る。続いてキャパシタのプレ−ト電極となるＰをド−プ
した多結晶Ｓｉ膜１７を例えば５００オングストロ−ム
堆積し、続いてトレンチ３の内部をレジスト１４で保護
してドライ・エッチングによりエッチバックして平面部
およびトレンチ側壁上部の多結晶Ｓｉ膜１７を除去す
る。
Ｓｉ酸化膜３２を例えば５００オングストロ−ム堆積
し、続いてＲＩＥを用いてＳｉ酸化膜３２をエッチバッ
クして平面部とトレンチの底のＳｉ酸化膜３２を除去す
る。続いてキャパシタのプレ−ト電極となるＰをド−プ
した多結晶Ｓｉ膜１７を例えば５００オングストロ−ム
堆積し、続いてトレンチ３の内部をレジスト１４で保護
してドライ・エッチングによりエッチバックして平面部
およびトレンチ側壁上部の多結晶Ｓｉ膜１７を除去す
る。
【００３７】次に、図27に示すように、キャパシタの誘
電体膜となるＳｉ窒化膜１５を例えば厚さ８０オングス
トロ−ム堆積し、続いて熱酸化によりＳｉ窒化膜１５表
面に例えば厚さ２０オングストロ−ムのＳｉ酸化膜１６
を形成し、続いてＣＶＤ法によりキャパシタのストレ−
ジノ−ドとなるＰをド−プした多結晶Ｓｉ膜２６を例え
ば２０００オングストロ−ム堆積し、続いてドライ・エ
ッチングによりエッチバックして平面部の多結晶Ｓｉ膜
２６を除去する。
電体膜となるＳｉ窒化膜１５を例えば厚さ８０オングス
トロ−ム堆積し、続いて熱酸化によりＳｉ窒化膜１５表
面に例えば厚さ２０オングストロ−ムのＳｉ酸化膜１６
を形成し、続いてＣＶＤ法によりキャパシタのストレ−
ジノ−ドとなるＰをド−プした多結晶Ｓｉ膜２６を例え
ば２０００オングストロ−ム堆積し、続いてドライ・エ
ッチングによりエッチバックして平面部の多結晶Ｓｉ膜
２６を除去する。
【００３８】次に、図28に示すように、Ｓｉ窒化膜１２
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりＳｉ酸化膜２４を例えば１０００オングストロ−
ム堆積し、続いて写真蝕刻法とＲＩＥを用いて、Ｓｉ酸
化膜２４の所定の位置に開孔２９を開け、続いて選択Ｅ
ｐｉ成長法でＰをド−プしたＥｐｉ層３０を例えば１０
００オングストロ−ム成長させ、同時にＥｐｉ層３０に
接するＰ型単結晶Ｓｉ基板１０表面にＮ型拡散層３１を
形成する。
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりＳｉ酸化膜２４を例えば１０００オングストロ−
ム堆積し、続いて写真蝕刻法とＲＩＥを用いて、Ｓｉ酸
化膜２４の所定の位置に開孔２９を開け、続いて選択Ｅ
ｐｉ成長法でＰをド−プしたＥｐｉ層３０を例えば１０
００オングストロ−ム成長させ、同時にＥｐｉ層３０に
接するＰ型単結晶Ｓｉ基板１０表面にＮ型拡散層３１を
形成する。
【００３９】次に、図29に示すように、通常のＮＭＯＳ
プロセスを用いて層間絶縁膜１８，Ｎ型拡散層２０，２
１，トランスファゲ−ト２２，ビット線２３を形成して
基板プレ−ト型メモリセルを形成する。
プロセスを用いて層間絶縁膜１８，Ｎ型拡散層２０，２
１，トランスファゲ−ト２２，ビット線２３を形成して
基板プレ−ト型メモリセルを形成する。
【００４０】この時、キャパシタのプレ−ト電位はＮ型
Ｓｉ基板２７のみに与えれば良いので、第３の実施例の
ようにしなくても、単にＮ型Ｓｉ基板２７に裏面からコ
ンタクトをとるだけでもかまわない。 （第５の実施例）
Ｓｉ基板２７のみに与えれば良いので、第３の実施例の
ようにしなくても、単にＮ型Ｓｉ基板２７に裏面からコ
ンタクトをとるだけでもかまわない。 （第５の実施例）
【００４１】これまでの実施例は積層する第１，第２の
膜をそれぞれＳｉ酸化膜，多結晶Ｓｉ膜としているが、
次にＳｉ窒化膜，Ｓｉ酸化膜とした場合について説明す
る。即ち、この発明の第５の実施例による半導体記憶装
置の製造方法は図30〜図36に示すように構成され、それ
ぞれ製造工程順に示した断面図である。
膜をそれぞれＳｉ酸化膜，多結晶Ｓｉ膜としているが、
次にＳｉ窒化膜，Ｓｉ酸化膜とした場合について説明す
る。即ち、この発明の第５の実施例による半導体記憶装
置の製造方法は図30〜図36に示すように構成され、それ
ぞれ製造工程順に示した断面図である。
【００４２】先ず、図30に示すように、Ｐ型Ｓｉ基板１
上にＣＶＤ法によりＳｉ窒化膜３３を例えば４０００オ
ングストロ−ム堆積し、続いてＣＶＤ法によりＳｉ酸化
膜７を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ窒化膜３４を例えば４０００オング
ストロ−ム堆積する。
上にＣＶＤ法によりＳｉ窒化膜３３を例えば４０００オ
ングストロ−ム堆積し、続いてＣＶＤ法によりＳｉ酸化
膜７を例えば１０００オングストロ−ム堆積し、続いて
ＣＶＤ法によりＳｉ窒化膜３４を例えば４０００オング
ストロ−ム堆積する。
【００４３】次に、図31に示すように、Ｓｉ窒化膜３４
上にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型
単結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表
面より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付け
には、直接接着もしくは直接接合と呼ばれる方法を用い
るが、これについては上記の第１の実施例と同様であ
る。
上にＰ型単結晶Ｓｉ基板１０を貼付け、続いてこのＰ型
単結晶Ｓｉ基板１０を厚さが例えば１μｍになるまで表
面より研磨する。尚、Ｐ型単結晶Ｓｉ基板１０の貼付け
には、直接接着もしくは直接接合と呼ばれる方法を用い
るが、これについては上記の第１の実施例と同様であ
る。
【００４４】次に、図32に示すように、ＬＯＣＯＳ法に
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ酸化膜３５を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ酸
化膜３５，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ窒化膜３４，
Ｓｉ酸化膜７，Ｓｉ窒化膜３３を貫いてＰ型Ｓｉ基板１
に達するトレンチ３を形成する。次に、図33に示すよう
に、等方性エッチングにより、Ｓｉ窒化膜３３，３４を
選択的にエッチングすることにより、この部分を後退さ
せる。
より素子分離領域１１を例えば４０００オングストロ−
ム形成し、続いてＣＶＤ法によりＳｉ酸化膜３５を例え
ば１０００オングストロ−ム形成し、素子領域内の所定
の位置に、写真蝕刻法とＲＩＥを用いて、上記のＳｉ酸
化膜３５，Ｐ型単結晶Ｓｉ基板１０，Ｓｉ窒化膜３４，
Ｓｉ酸化膜７，Ｓｉ窒化膜３３を貫いてＰ型Ｓｉ基板１
に達するトレンチ３を形成する。次に、図33に示すよう
に、等方性エッチングにより、Ｓｉ窒化膜３３，３４を
選択的にエッチングすることにより、この部分を後退さ
せる。
【００４５】次に、図34に示すように、キャパシタのス
トレ−ジノ−ドとなるＡｓをド−プした多結晶Ｓｉ膜１
３を例えば１０００オングストロ−ム堆積し、続いてレ
ジスト１４によりトレンチ内部を保護してドライ・エッ
チングを行ない平面部の多結晶Ｓｉ膜１３を除去する。
トレ−ジノ−ドとなるＡｓをド−プした多結晶Ｓｉ膜１
３を例えば１０００オングストロ−ム堆積し、続いてレ
ジスト１４によりトレンチ内部を保護してドライ・エッ
チングを行ない平面部の多結晶Ｓｉ膜１３を除去する。
【００４６】次に、図35に示すように、Ｓｉ酸化膜３５
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりキャパシタの誘電体膜となるＳｉ窒化膜１５を例
えば８０オングストロ−ム堆積し、続いて熱酸化により
Ｓｉ窒化膜１５表面に例えば厚さ２０オングストロ−ム
のＳｉ酸化膜１６を形成し、続いてＣＶＤ法によりキャ
パシタのプレ−ト電極となるＰをド−プした多結晶Ｓｉ
膜１７を例えば２０００オングストロ−ム堆積する。
をウエット・エッチングにより除去し、続いてＣＶＤ法
によりキャパシタの誘電体膜となるＳｉ窒化膜１５を例
えば８０オングストロ−ム堆積し、続いて熱酸化により
Ｓｉ窒化膜１５表面に例えば厚さ２０オングストロ−ム
のＳｉ酸化膜１６を形成し、続いてＣＶＤ法によりキャ
パシタのプレ−ト電極となるＰをド−プした多結晶Ｓｉ
膜１７を例えば２０００オングストロ−ム堆積する。
【００４７】次に、図36に示すように、写真蝕刻法とＲ
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。
ＩＥを用いて多結晶Ｓｉ膜１７を加工し、続いて通常の
ＮＭＯＳプロセスを用いて層間絶縁膜１８，Ｎ型拡散層
２０，２１，トランスファゲ−ト２２，ビット線２３を
形成してメモリセルを形成する。
【００４８】尚、以上の各実施例はウェハ−貼合わせに
直接接着を用いたが、この他２枚のウェハ−間に電圧を
加圧して接合するいわゆる静電接合法、ガラス物質，低
融点金属，接着剤などで２枚のウェハ−を貼合わせる方
法なども同様に実施出来る。又、以上の各実施例では、
第１の半導体基板上のみに第１の膜および第２の膜を形
成したが、第２の半導体基板の方に第１の膜および第２
の膜を形成する方法、あるいは第１の半導体基板と第２
の半導体基板の両方に膜を形成する方法なども同様に実
施出来る。
直接接着を用いたが、この他２枚のウェハ−間に電圧を
加圧して接合するいわゆる静電接合法、ガラス物質，低
融点金属，接着剤などで２枚のウェハ−を貼合わせる方
法なども同様に実施出来る。又、以上の各実施例では、
第１の半導体基板上のみに第１の膜および第２の膜を形
成したが、第２の半導体基板の方に第１の膜および第２
の膜を形成する方法、あるいは第１の半導体基板と第２
の半導体基板の両方に膜を形成する方法なども同様に実
施出来る。
【００４９】又、以上の各実施例では、第１の膜および
第２の膜として用いるＳｉ酸化膜，Ｓｉ窒化膜，多結晶
Ｓｉ膜にいずれもＣＶＤ法によって形成した膜を用いた
が、これらはその形成方法に制約を受けるものではな
く、例えばＳｉ酸化膜であればＳｉを直接、熱酸化した
ものや熱酸化法とＣＶＤ法の組み合わせにより形成した
膜でも良いことは言うまでもない。
第２の膜として用いるＳｉ酸化膜，Ｓｉ窒化膜，多結晶
Ｓｉ膜にいずれもＣＶＤ法によって形成した膜を用いた
が、これらはその形成方法に制約を受けるものではな
く、例えばＳｉ酸化膜であればＳｉを直接、熱酸化した
ものや熱酸化法とＣＶＤ法の組み合わせにより形成した
膜でも良いことは言うまでもない。
【００５０】一般的に熱酸化によりＳｉを酸化して形成
したＳｉ／Ｓｉ酸化膜の界面は非常に安定なので、第１
の半導体基板あるいは第２の半導体基板に直接、接する
膜には熱酸化膜の使用が望ましい。
したＳｉ／Ｓｉ酸化膜の界面は非常に安定なので、第１
の半導体基板あるいは第２の半導体基板に直接、接する
膜には熱酸化膜の使用が望ましい。
【００５１】
【発明の効果】この発明によれば、逆フィン型のトレン
チキャパシタの形成が可能であり、高集積化が可能なメ
モリセルを有する半導体記憶装置を提供することが出来
る。
チキャパシタの形成が可能であり、高集積化が可能なメ
モリセルを有する半導体記憶装置を提供することが出来
る。
【図１】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図２】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図３】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図４】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図５】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図６】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図７】この発明の第１の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図８】この発明の第２の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図９】この発明の第２の実施例に係る半導体記憶装置
の製造方法を示す工程断面図。
の製造方法を示す工程断面図。
【図１０】この発明の第２の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１１】この発明の第２の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１２】この発明の第２の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１３】この発明の第２の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１４】この発明の第２の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１５】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１６】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１７】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１８】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図１９】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２０】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２１】この発明の第３の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２２】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２３】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２４】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２５】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２６】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２７】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２８】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図２９】この発明の第４の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３０】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３１】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３２】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３３】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３４】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３５】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３６】この発明の第５の実施例に係る半導体記憶装
置の製造方法を示す工程断面図。
置の製造方法を示す工程断面図。
【図３７】従来の製造方法により得られた半導体記憶装
置を示す断面図。
置を示す断面図。
【図３８】従来のフィン型のスタックト・キャパシタ・
セルの構造を示す断面図。
セルの構造を示す断面図。
１…Ｐ型Ｓｉ基板、３…トレンチ、７…Ｓｉ酸化膜、８
…多結晶Ｓｉ膜、９…Ｓｉ酸化膜、１０…Ｐ型単結晶Ｓ
ｉ基板、１１…素子分離領域、１２…Ｓｉ窒化膜、１３
…多結晶Ｓｉ膜、１４…レジスト、１５…Ｓｉ窒化膜、
１６…Ｓｉ酸化膜、１７…多結晶Ｓｉ膜、１８…層間絶
縁膜、２１，２０…Ｎ型拡散層、２２…トランスファゲ
−ト、２３…ビット線。
…多結晶Ｓｉ膜、９…Ｓｉ酸化膜、１０…Ｐ型単結晶Ｓ
ｉ基板、１１…素子分離領域、１２…Ｓｉ窒化膜、１３
…多結晶Ｓｉ膜、１４…レジスト、１５…Ｓｉ窒化膜、
１６…Ｓｉ酸化膜、１７…多結晶Ｓｉ膜、１８…層間絶
縁膜、２１，２０…Ｎ型拡散層、２２…トランスファゲ
−ト、２３…ビット線。
Claims (9)
- 【請求項１】 第１の半導体基板および第２の半導体基
板の少なくとも一方上に上記第１の半導体基板と実質的
にエッチング特性の異なる第１の膜と上記第１の半導体
基板と実質的にエッチング特性の等しい第２の膜とを交
互に積層する工程と、 上記第１の半導体基板上に該第１の半導体基板と上記第
２の半導体基板間の第１の膜と第２の膜とが合計して３
層以上になるように上記第２の半導体基板を接着する工
程と、 上記第２の半導体基板を必要な厚さになるまで薄くする
工程と、 上記第２の半導体基板上の所定の位置に異方性エッチン
グにより上記第２の半導体基板，上記第１の膜，上記第
２の膜を貫通して上記第１の半導体基板に達するトレン
チを開孔する工程と、 上記異方性エッチングで上記第１の膜を選択的にエッチ
ングして上記第２の膜よりも後退させる工程と、 を具備することを特徴とする半導体記憶装置の製造方
法。 - 【請求項２】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第１導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ酸化膜であ
り、上記第２の膜は多結晶Ｓｉ膜であることを特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項３】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第１導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ酸化膜であ
り、上記第２の膜はＳｉ窒化膜であることを特徴とする
請求項１記載の半導体記憶装置の製造方法。 - 【請求項４】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第１導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ窒化膜であ
り、上記第２の膜は多結晶Ｓｉ膜であることを特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項５】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第２導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ酸化膜であ
り、上記第２の膜は多結晶Ｓｉ膜であることを特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項６】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第２導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ酸化膜であ
り、上記第２の膜はＳｉ窒化膜であることを特徴とする
請求項１記載の半導体記憶装置の製造方法。 - 【請求項７】 上記第１の半導体基板は第１導電型単結
晶Ｓｉ基板であり、上記第２の半導体基板は第２導電型
単結晶Ｓｉ基板であり、上記第１の膜はＳｉ窒化膜であ
り、上記第２の膜は多結晶Ｓｉ膜であることを特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項８】 上記上記第２の膜は第１導電型多結晶Ｓ
ｉ膜であることを特徴とする請求項５記載の半導体記憶
装置の製造方法。 - 【請求項９】 上記上記第２の膜は第１導電型多結晶Ｓ
ｉ膜であることを特徴とする請求項７記載の半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271748A JPH06125055A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271748A JPH06125055A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125055A true JPH06125055A (ja) | 1994-05-06 |
Family
ID=17504289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271748A Pending JPH06125055A (ja) | 1992-10-09 | 1992-10-09 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125055A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599797B1 (en) * | 1999-06-25 | 2003-07-29 | Infineon Technologies Ag | SOI DRAM without floating body effect |
| JP2005286334A (ja) * | 2004-03-26 | 2005-10-13 | Samsung Electronics Co Ltd | ＳｉＧｅを利用したトレンチキャパシタ及びその形成方法 |
| JP2011238905A (ja) * | 2010-05-10 | 2011-11-24 | International Business Maschines Corporation | 半導体構造体及びその製造方法 |
| JP2012212756A (ja) * | 2011-03-31 | 2012-11-01 | Takehide Shirato | 半導体記憶装置 |
| JP2014515192A (ja) * | 2011-04-14 | 2014-06-26 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 水平部材を含むスペーサを有するウェハ |
-
1992
- 1992-10-09 JP JP4271748A patent/JPH06125055A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599797B1 (en) * | 1999-06-25 | 2003-07-29 | Infineon Technologies Ag | SOI DRAM without floating body effect |
| JP2005286334A (ja) * | 2004-03-26 | 2005-10-13 | Samsung Electronics Co Ltd | ＳｉＧｅを利用したトレンチキャパシタ及びその形成方法 |
| JP2011238905A (ja) * | 2010-05-10 | 2011-11-24 | International Business Maschines Corporation | 半導体構造体及びその製造方法 |
| US9059213B2 (en) | 2010-05-10 | 2015-06-16 | International Business Machines Corporation | Embedded DRAM for extremely thin semiconductor-on-insulator |
| JP2012212756A (ja) * | 2011-03-31 | 2012-11-01 | Takehide Shirato | 半導体記憶装置 |
| JP2014515192A (ja) * | 2011-04-14 | 2014-06-26 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 水平部材を含むスペーサを有するウェハ |
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