JPH01278061A - 集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ダイナミック・ランダム・アクセス・メモリのメモリ・
キャパシタとして用いるのに好適なキャパシタを有する
集積回路装置を製造する方法に関し、 平面的に小さい占有面積に複数のキャパシタを積層し大
容量化したスタックド・キャパシタを有する集積回路装
置が容易且つ簡単に得られるようにすることを目的とし
、 第一の多結晶シリコン膜と誘電体膜と炭化珪素膜と誘電
体膜と第二の多結晶シリコン膜とを順に成長させる工程
と、次いで、該第一の多結晶シリコン膜を貫通して前記
炭化珪素膜にコンタクトする一方の電極及び該一方の電
極と対をなし該第一の多結晶シリコン膜とコンタクトす
る電極を形成する工程と、次いで、該第一の多結晶シリ
コン膜にコンタクトしている電極と前記第二の多結晶シ
リコン膜とを共通接続する工程とが含まれてなるよう構
成する。

〔産業上の利用分野〕

本発明は、ダイナミック・ランダム・アクセス−メモリ
　（ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓｓ
　　ｍｅｍｏｒｙ：ＤＲＡＭ）のメモリ・キャパシタと
して用いるのに好適なキャパシタを有する集積回路装置
を製造する方法に関する。

〔従来の技術〕

近年、ＤＲＡＭはますます微細化される傾向にある為、
そこで使用されているメモリ・キャパシタも平面的な面
積は著しく制限されなければならない状況にある。

然しなから、メモリ・キャパシタの容量が小さくなった
のでは、α線など放射線に起因するソフト・エラーが発
生し易くなり、取り扱い情報に誤りを生ずることになる
ので、平面的な面積は小さく、且つ、容量は大きく、が
強く要求されるところとなっている。

従来、そのような問題に対処するには、次のような手段
が採られている。

（１１キャパシタ電極間に在る誘電体膜の膜厚を薄くす
る。

（２）　　スタックド・キャパシタを採用する。

（３）トレンチ・キャパシタを採用する。

〔発明が解決しようとする課題〕

前記メモリ・キャパシタに関する問題点のうち、（１）
については、誘電体膜の耐圧を維持する必要から、現在
、限界の状態にあり、これ以上に薄くすることは不可能
である。また、（２）については、４ＭＤＲＡＭで、多
結晶シリコンからなる電極上に膜厚が１９０〔人〕程度
の誘電体膜を必要とし、１６Ｍ以上のＤＲＡＭでの適用
は無理と考えられている。更にまた、（３）については
、トレンチを形成する為の複雑な工程を必要とし、結晶
欠陥が発生し易く、製造歩留りが低い。

このように、それぞれ欠点がある従来のメモリ・キャパ
シタの中で、それが比較的少ないのはスタックド・キャ
パシタであるが、これは容量を余り大きく採れない点も
問題になっていて、それさえ解決できれば１６Ｍ以上の
ＤＲＡＭへの適用について期待がもてる。

そのスタックド・キャパシタの容量を増大させるについ
て、最も単純に発想できるのは、複数のキャパシタを積
層することであるが、その場合、例えばｎ個のキャパシ
タを直列的に積み重ねただけでは容量が１　／　ｎにな
ってしまうから、それ等が並列的に接続された構成にす
ることが必要であり、その為には、それらキャパシタに
於ける電極の構成及び導出に留意しなければならず、そ
の製造には複雑な工程を要する。

本発明は、平面的に小さい占有面積に複数のキャパシタ
を積層し大容量化したスタックド・キャパシタを有する
集積回路装置が容易且つ簡単に得られるようにする。

〔課題を解決するための手段〕

前記したように、複数のキャパシタを積層する場合、電
極の構成及びその導出を考慮すると、キャパシタを二層
、従って、キャパシタの電極を三層にしたものが最も簡
単且つ容易な工程で製造することができ、そして、他の
素子、即ち、トランジスタなどと組み合わせて集積回路
装置とするのに大変有利である。

そこで、本発明に依る集積回路装置の製造方法に於いて
は、第一の多結晶シリコン膜（例えば、多結晶シリコン
膜２或いは多結晶シリコン膜２３など）と誘電体膜（例
えば、二酸化シリコン膜３或いは誘電体膜２４）と炭化
珪素膜（例えば、炭化珪素膜４或いは２５）と誘電体膜
（例えば、二酸化シリコン膜５或いは誘電体膜２６）と
第二の多結晶シリコン膜（例えば、多結晶シリコン膜６
或いは多結晶シリコン基板２８）とを順に成長させる工
程と、次いで、該第一の多結晶シリコン膜を貫通して前
記炭化珪素膜にコンタクトする一方の電極（例えば、多
結晶シリコン膜９及びアルミニウムの電極１０、或いは
、多結晶シリコンからなるドレイン電極３４）及び該一
方の電極と対をなし該第一の多結晶シリコン膜とコンタ
クトする電極（例えば、多結晶シリコン膜９及びアルミ
ニウムの電極１１、或いは、多結晶シリコンからなる接
地側キャパシタ導出電極３５）を形成する工程と、次い
で、該第一の多結晶シリコン膜にコンタクトしている電
極と前記第二の多結晶シリコン膜とを共通接続（例えば
、接地すること）する工程とが含まれている。

〔作用〕

前記手段を採ることに依り、平面的に小さい占有面積に
大容量化されたスタックド・キャパシタを容易且つ簡単
に形成することができるので、微細なりＲＡＭなどの集
積回路装置を製造する場合に好適である。

〔実施例〕

第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ説明する。尚、本発明ではキ
ャパシタが対象であるから、その近傍のみを示しである
。

第１図参照 （１）化学気相成長（ｃｈｅｍｉｃａｌ　　ｖａｐ。

ｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、シリコン半導体基板１上に膜厚が例えば３０
００　（人〕程度である多結晶シリコン膜２を成長させ
る。

この多結晶シリコン膜２は、キャパシタの電極となるも
のであるから、成長時に不純物を含有させるか、成長後
に不純物を導入するかして導電性化しておかなければな
らない。

（２）熱酸化法を通用することに依り、多結晶シリコン
膜２上に膜厚が例えば２００〔人〕程度である二酸化シ
リコン（Ｓｉ０２）膜３を成長させる。

この二酸化シリコン膜３はキャパシタの誘電体膜として
作用するものである。

第２図参照 （３）減圧ＣＶＤ法を適用することに依り、二酸化シリ
コン膜３上に膜厚が例えば３０００　（人〕程度である
炭化珪素（Ｓ　ｉ　Ｃ）膜４を成長させる。

この炭化珪素膜４は多結晶シリコン膜２で構成される電
極とは反対極性の電極として作用するものであるから多
結晶シリコン膜２と同様に導電性化しておく必要がある
。

第３図参照 （４）　　塩酸酸化法を適用することに依り、炭化珪素
膜４上に膜厚が例えば２００〔人〕程度である二酸化シ
リコン膜３と同様な二酸化シリコン膜５を成長させる。

この二酸化シリコン膜５もキャパシタの誘電体膜として
作用するものである。

＋５）ＣＶＤ法を適用することに依り、二酸化シリコン
膜５上に膜厚が例えば３０００　（人〕程度である多結
晶シリコン膜６を成長させる。

この多結晶シリコン膜６は、炭化珪素膜４で構成される
電極とは反対極性、従って、多結晶シリコン膜２とは同
極性の電極として作用するものであるから多結晶シリコ
ン膜２や炭化珪素膜４と同様に導電性化しておく必要が
ある。

Ｔ６１ＣＶＤ法を適用することに依り、多結晶シリコン
膜６上に膜厚が例えば２０００　（人〕程度である二酸
化シリコン膜７を成長させる。

この二酸化シリコン膜７は眉間絶縁膜として作用するも
のである。

第４図参照 （７）　　通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセス及びエツチング・ガスを５ＳｃＩ１．
＋ｃｚ　２とする反応性イオン・エツチング（ｒｅａｃ
ｔｉｖｅ　　ｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依り、二酸化シリコン膜７、多結晶シリ
コン膜６、二酸化シリコン膜５の異方性選択的エツチン
グを行い、表面から炭化珪素膜４に達する関口５Ａを形
成する。

ここで実施したエツチングによる場合、炭化珪素膜４は
殆どエツチングされないことから、エツチング・ストッ
パの役目を果たすことになる。尚、この関口５Ａはキャ
パシタの電極コンタクト窓として作用する。

第５図参照 （８）湿性雰囲気中で熱酸化法を適用することに依り、
開口５Ａ内に表出された多結晶シリコン膜６の側面に膜
厚が例えば１０００　（人〕程度である二酸化シリコン
膜８を成長させる。

この場合、炭化珪素膜４の表面は極僅かに酸化されるが
、フン酸を用いて簡単に除去することができる。尚、こ
の際に於ける、二酸化シリコン膜８の損傷は無視できる
ほど少ない。

第６図参照 （９）　　フッ酸をエッチャントとするウェット・エツ
チング法を適用することに依り、二酸化シリコン膜７の
選択的エツチングを行い、表面から多結晶シリコン膜６
に達する開ロアＡを形成する。

この間ロアＡは、開口５Ａと同様、キャパシタの電極コ
ンタクト窓として作用する。

第７図参照 ＱＯＩＣＶＤ法を適用することに依り、開口５Ａ及び開
ロアＡを埋める厚さ例えば３０００　（人〕程度の不純
物含有多結晶シリコン膜９を形成する。

αυ　通常のフォト・リソグラフィ技術を適用すること
に依り、不純物含有多結晶シリコン膜９のバターニング
を行う。

（２）真空蒸着法及び通常のフォト・リソグラフィ技術
を適用することに依り、例えばアルミニウム（Ａ６）か
らなる電極１０及び１１を形成する。尚、このようなア
ルミニウムの電極１０及び１１を形成することなく、多
結晶シリコン膜９のみで電極・配線を形成することが可
能であることは云うまでもない。

前記のようにして製造したキャパシタは、シリコン半導
体基板１及び電極１１を接地側電源レベルに、また、電
極１０を正側電源レベルにして動作させる。

第８図は第１図乃至第７図について説明した工程を採っ
て製造したキャパシタの構成に関する要部説明図を表し
、第１図乃至第７図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。

図に於いて、キャパシタの電極である多結晶シリコン膜
２と炭化珪素膜４との間にあるＣＩ及び炭化珪素膜４と
同じくキャパシタの電極である多結晶シリコンｌＩ＃６
との間にあるＣ２は容量を示している。

図から明らかなように、容量ＣＩ及びＣ２は並列的に接
続された状態となって大容量化、即ち、同じ平面的な面
積であれば略２倍になっていることが理解されよう。

第９図は前記説明したキャパシタとＭＩＳ電界効果トラ
ンジスタとを組み合わせてＤＲＡＭを構成した場合を説
明する為の要部切断側面図を表している。

図に於いて、２１は炭化珪素膜、２２は二酸化シリコン
からなる層間絶縁膜、２３は多結晶シリコン膜、２３Ａ
は多結晶シリコン膜２３の側面に形成した二酸化シリコ
ンからなる絶縁膜、２４は二酸化シリコンからなる誘電
体膜、２５は炭化珪素膜、２６は二酸化シリコンからな
る誘電体膜、２７は二酸化シリコンからなる素子間分離
領域、２８は多結晶シリコン基板、２９は二酸化シリコ
ンからなるゲート絶縁膜、３０は多結晶シリコンからな
るゲート電極、３１はソース領域、３２はドレイン領域
、３３は二酸化シリコンからなる眉間絶縁膜、３４は多
結晶シリコンからなるドレイン電極（ワード線）、３５
は多結晶シリコンからなる接地側キャパシタ導出電橋、
３６は燐珪酸ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
　　ｇｌａｓｓ：ＰｓＧ）からなる層間絶縁膜、３７は
アルミニウムからなるソース電極・配ｖＡ（ビット線）
をそれぞれ示している。

本実施例では、ドレイン電極３４がドレイン領域３２及
び正側レベルが加わるキャパシタの電極である炭化珪素
膜２５にコンタクトしていることが理解されよう。そし
て、同じくキャパシタの電極である多結晶シリコン膜２
３と多結晶シリコン基板２８には接地側電源レベルが加
わるようになっている。従って、多結晶シリコン膜２３
、誘電体膜２４、炭化珪素膜２５、誘電体膜２６、多結
晶シリコン基板２８で構成された大容量のキャパシタは
、多結晶シリコン・ゲート電極３０、ソース領域３１、
ドレイン領域３２などから構成されるトランスファ・ゲ
ート・トランジスタであるＭＩｓ電界効果トランジスタ
のメモリ・キャパシタとして作用することが明らかであ
る。

ここで、第９図に見られる半導体装置を製造する場合に
ついて説明する。

（１１単結晶シリコン半導体基板（図示せず）上に炭化
珪素膜２１をエピタキシャル成長させる。

（２）炭化珪素膜２１の上に層間絶縁膜２２、多結晶シ
リコン膜２３、誘電体膜２４、炭化珪素膜２５、誘電体
膜２６を順に成長させる。尚、この場合の炭化珪素膜２
５は多結晶であることは云うまでもない。

（３）誘電体膜２６の表面から眉間絶縁膜２２の表面に
達する開口を形成し、それを二酸化シリコンで埋めて素
子間分離領域２７を形成する。

（４）全面に厚く多結晶シリコンを成長させて基板２８
とする。

（５）単結晶の炭化珪素膜２１の下地になっている単結
晶のシリコン半導体基板（図示せず）を除去してから表
裏反転して、多結晶シリコン基板２８を裏面側とすると
、炭化珪素膜２１は表面側になり、図示の状態となる。

（６）炭化珪素膜２１をメサ状にパターニングして素子
間分離を行う。

（７）二酸化シリコンからなるゲート絶縁膜２９及び多
結晶シリコンからなるゲート電極３０を形成する。

（８）多結晶シリコン・ゲート電極３０をマスクとして
ソース領域３１及びドレイン領域３２をセルフ・アライ
メント方式で形成する。

（９）二酸化シリコンからなる層間絶縁膜３３を形成す
る。

αψ　層間絶縁膜３３、炭化珪素膜２１、層間絶縁膜２
２、多結晶シリコンＩＩ！２３、誘電体膜２４の選択的
エツチングを行ってドレイン電極形成予定部分に電極コ
ンタクト窓を形成する。尚、この電極コンタクト窓はド
レイン領域３２の中に形成されることは図示されている
通りである。

αυ　電極コンタクト窓内に表出された多結晶シリコン
膜２３の側面を酸化して二酸化シリコンからなる絶縁膜
２３Ａを形成する。

α乃　炭化珪素膜２５及びドレイン領域３２の露出部分
が酸化されることで生成された薄い絶縁膜を除去する。

尚、この薄い絶縁膜は絶縁膜２３Ａの約１／１０程度で
ある。

α）層間絶縁膜３３及び層間絶縁膜２２の選択的エツチ
ングを行って接地側キャパシタ電極形成予定部分に電極
コンタクト窓を形成する。

ａ船　　前記工程ＯＩ及び０υで形成した二つの電極コ
ンタクト窓に多結晶シリコンからなるドレイン電極３４
　（ワード線）及び多結晶シリコンからなる接地側キャ
パシタ電極３５を形成する。

ａω　全面にＰＳＧからなる層間絶縁膜３６を形成する
。

０６１　１間絶縁膜３６及び層間絶縁膜３３の選択的エ
ツチングを行ってソース電極形成予定部分に電極コンタ
クト窓を形成する。

αη　アルミニウムからなるビット線であるソース電極
・配線３７を形成する。

このようにして製造したＤＲＡＭセルが、従来技術で製
造したそれに比較して全トランジスタ面積をキャパシタ
としたときの更に２倍の容量をもつメモリ・キャパシタ
を備えていて、α線など放射線に対する耐性が高いこと
は云うまでもない。

〔発明の効果〕

本発明に依る集積回路装置の製造方法に於いては、第一
の多結晶シリコン膜と誘電体膜と炭化珪素膜と誘電体膜
と第二の多結晶シリコン膜とを順に成長させ、該炭化珪
素膜で一方の極性のキャパシタ電極を形成し、前記第一
の多結晶シリコン膜と第二の多結晶シリコン膜とで他方
の極性のキャパシタ電極を形成している。

前記構成を採ることに依り、平面的に小さい占有面積に
大容量化されたスタックド・キャパシタを容易に形成す
ることができ、特に、その電極導出が簡単である点は特
筆すべきであり、微細なりＲＡＭなどの集積回路装置を
歩留り良く製造することが可能である。

【図面の簡単な説明】

第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図、第８図は第
１図乃至第７図について説明した工程を採って製造した
キャパシタの構成に関する要部説明図、第９図は第１図
乃至第８図について説明したキャパシタとＭＩＳ電界効
果トランジスタとを組み合わせてＤＲＡＭを構成した場
合を説明する為の要部切断側面図をそれぞれ表している
。 図に於いて、■はシリコン半導体基板、２は多結晶シリ
コン膜、３は二酸化シリコン膜、４は炭化珪素膜、５は
二酸化シリコン膜、５Ａは開口１．６は多結晶シリコン
膜、７は二酸化シリコン膜、７Ａは開口、８は二酸化シ
リコン膜、９は多結晶シリコン膜１０及び１１は電極を
それぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第１図 第２図 第３図 第４図 銅５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 第一の多結晶シリコン膜と誘電体膜と炭化珪素膜と誘電
   体膜と第二の多結晶シリコン膜とを順に成長させる工程
   と、 次いで、該第一の多結晶シリコン膜を貫通して前記炭化
   珪素膜にコンタクトする一方の電極及び該一方の電極と
   対をなし該第一の多結晶シリコン膜とコンタクトする電
   極を形成する工程と、次いで、該第一の多結晶シリコン
   膜にコンタクトしている電極と前記第二の多結晶シリコ
   ン膜とを共通接続する工程と が含まれてなることを特徴とする集積回路装置の製造方
   法。