JP2009152621A - 多層膜キャパシタ構造及び方法 - Google Patents

Abstract

【課題】多くの電極あるいは電極の組合せの内のいずれにも簡単に接近できる、改良された膜キャパシタ構造を提供する。
【解決手段】多層膜キャパシタ構造が、モノリシック基板１２上の下部電極層１６、下部電極１６上に敷かれている膜電極１８ａ，２０ａ，２２ａ及び誘電体材料１８ｂ，２０ｂ，２２ｂの対からなる中間層、及び中間層対の上に敷かれている膜電極２４ａ及び膜誘電体２４ｂの対からなる上部層を有する。この構造は、デバイスの全周縁にわたって、それぞれの電極層がその上の層の周縁の外側まで側方に広がる、メサ形状を有することが望ましい。従って、電極をいかなる組合せでも接続でき、いかなる所望の回路接続もできるように、各電極層はその突き出している縁にビアを通して接続できる上部表面を有する。
【選択図】図１

Description

本発明は多層膜キャパシタ構造、及びその作成方法にかかわる。

電気回路の作成においては、通常集積回路の一部として、集積された形態になし得る小形で信頼できるキャパシタ構造が必要とされる。

代表的な従来技術の多層キャパシタが、１９９４年１１月２２日公告の特許文献１に示されている。この特許は、バインダーにセラミック粉末を含む複数のグリーンテープの層の間に複数の電気導体の印刷層を置くことにより作成される多層キャパシタを開示している。次いで、前記複数の導体層の端に外部と接続するために接続部が作られる。この特許に示されるキャパシタ構造の問題は、集積化が容易ではなく、さらに前記端部層の接続が機械的に困難であり時間がかかることである。

別の多層キャパシタの形態が１９９３年４月２７日に公告された特許文献２に示されている。この特許は、下部及び上部電極を有し、この上部電極と下部電極との間に多数の強誘電体材料層と電極層を交互に重ねた強誘電体キャパシタを示している。この特許の目的はメモリ・デバイスに用いられるキャパシタの欠陥率を下げることである。この特許に示されるキャパシタは、集積回路の作成に用いられる種類の、一連のデポジション工程により形成されるが、これらの層は非常に薄いので、前記中間層への接続形成の手だては全くなく、何かそのような接続が形成されるべきであるとも言及されていない。

米国特許第５，３６７，４３０号 米国特許第５，２０６，７８８号

従って本発明の目的は、その態様の１つにおいて、多くの電極あるいは電極の組合せの内のいずれにも簡単に接近できる、改良された膜キャパシタ構造を提供することである。

本発明の態様の１つにおいて、本発明は：
（ａ） 基板上に敷かれている下部電極層と、
（ｂ） 前記下部電極上に敷かれている少なくとも１対の膜電極及び膜誘電体材料からなる中間層と、
（ｃ） 前記中間層の最も上の対の上に敷かれている膜電極及び膜誘電体材料からなる上部層対を含み、
（ｄ） 前記下部電極は側方に前記中間層の外側まで広がる接続部を有し、前記接続部は第１の上部表面を有し、前記第１の上部表面は回路に接続されるに適当な手段を含み、
（ｅ） 前記中間層の内の少なくとも１つの電極がより上部の層の外側まで側方に広がる接続部を有し、前記接続部は第２の上部表面を有し、前記第２の上部表面は回路に接続されるに適当な手段を含み、
（ｆ） 前記上部電極層は第３の上部表面を有し、前記第３の上部表面は回路に接続されるに適当な手段を含む、
多層キャパシタ構造を提供する。

別の態様において本発明は、それぞれ初めに選ばれた面積を有する、第１と第２の電極を有し、これらの電極間に誘電体層を有する強誘電体膜キャパシタの電圧による容量変動を低減する方法で：複数の膜電極層複数と交互する複数の膜誘電体材料層を有する多層膜キャパシタ構造を形成して、前記電極層のそれぞれはさらに選ばれた面積を有し、さらに選ばれた面積のそれぞれは前記多層膜キャパシタ構造の前記電極層の数から１を引いた値にほぼ等しい比率で前記初めに選ばれた面積より大きい、実質的に直列に配置される積層キャパシタを含むモノリシック構造を形成することを含む方法を提供する。

さらに別の態様において本発明は、キャパシタにかなりの漏洩電流が流れ始める電圧を高める方法を提供し、前記方法は、それぞれ第１の選ばれた面積を有する第１と第２の電極を有し、これらの電極間に誘電体層を有する、強誘電体膜キャパシタにかなりの漏洩電流が流れ始める前記電圧を高める方法を含み、複数の膜電極層複数と交互する複数の膜誘電体材料層を有する多層膜キャパシタ構造を形成して、前記電極層のそれぞれはさらに選ばれた面積を有し、さらに選ばれた面積のそれぞれは前記多層膜キャパシタ構造の前記電極層の数から１を引いた値にほぼ等しい比率で前記第１の選ばれた面積より大きい、実質的に直列に集成される積層キャパシタを含むモノリシック構造を形成することを含む。

さらにまた別の態様において本発明は、前記構造の容量を決定する１つまたは複数の主容量素子が妨害性の影響から比較的絶縁されるキャパシタを作成する方法を提供する。本態様において本発明は、電気的に直列に集成される積層キャパシタを含むモノリシック構造を形成するための複数の膜電極層と交互する複数の膜誘電体材料層を含み、前記キャパシタは下層キャパシタ、上層キャパシタ、及び前記下層及び上層キャパシタの間の中間キャパシタを含み、前記中間キャパシタは前記上層及び下層キャパシタより実質的に容量が小さく、前記上層及び下層キャパシタにより外部の影響から保護され、前記上層、下層及び中間キャパシタは直列に集成され、前記上層及び下層キャパシタは回路と接続するに適当な手段を含む、モノリシック多層膜構造を提供する。

本発明のさらなる目的及び利点は、添付図面とともになされる以下の記述で明らかになるであろう。

図１は本発明に従う多層キャパシタ構造の略図的側面断面図である。 図２ａは被覆誘電体層を除去した、図１のキャパシタ構造の上面図である。 図２ｂは改変した誘電体層及び電極層対の上面図である。 図３は製造許容差を示す、図２と同様の上面図である。 図４ａは下方進行方式パターン形成による、本発明に従うキャパシタ構造の作成を示す略図である。 図４ｂは下方進行方式パターン形成による、本発明に従うキャパシタ構造の作成を示す略図である。 図４ｃは下方進行方式パターン形成による、本発明に従うキャパシタ構造の作成を示す略図である。 図４ｄは下方進行方式パターン形成による、本発明に従うキャパシタ構造の作成を示す略図である。 図４ｅ下方進行方式パターン形成による、本発明に従うキャパシタ構造の作成を示す略図である。 図５は無パターンの全面層構造の作成から受注メサ構造の作成、さらに受注配線済製品の作成までの一連の製品製造工程を示す図である。 図６は無パターンの全面層構造から在庫メサ構造の作成、さらに受注配線済製品の作成までの一連の製品製造工程を示す図である。 図７ａは本発明に従うキャパシタ構造を示し、前記下部電極と前記基板導体との間の寄生容量を示す図である。 図７ｂは従来技術のキャパシタを示し、前記下部電極と前記基板導体との間の寄生容量を示す図である。 図８ａは各導電体層間に特性の異なる誘電体層を有する、図１に示した種類の多層キャパシタ構造の略図である。 図８ｂは図８ａのキャパシタ構造の容量対周波数を示すグラフである。 図９は下部電極が接続されていない、図１及び２のキャパシタ構造の略図である。 図１０は２つの大容量結合層の間に埋め込まれた小容量層を有する、図１及び２に示される種類のキャパシタ構造の略図である。 図１１はメサ形状の代わりに垂直な端部を有する、図１０と同様のキャパシタ構造の略図である。 図１２は小容量の下層部を有し、接地された下部電極を有する、図１及び２のキャパシタ構造の略図である。 図１３は小容量の下層部及び上層部を有し、接地された下部電極を有する、図１及び２のキャパシタ構造の略図である。 図１４ａは本発明の実施の形態に従う直列接続キャパシタの、容量対ＤＣ電圧に関する比例拡大効果を示す図である。 図１４ｂは本発明の実施の形態に従う直列接続キャパシタの、容量対ＤＣ電圧に関する比例拡大効果を示す図である。 図１４ｃは本発明の実施の形態に従う直列接続キャパシタの、容量対ＤＣ電圧に関する比例拡大効果を示す図である。 図１４ｄは本発明の実施の形態に従う直列接続キャパシタの、容量対ＤＣ電圧に関する比例拡大効果を示す図である。 図１５ａは実施の形態図１及び２に従う直列接続多層構成の、漏洩電流対電圧関係に関する比例拡大効果を示す図である。 図１５ｂは実施の形態図１及び２に従う直列接続多層構成の、漏洩電流対電圧関係に関する比例拡大効果を示す図である。 図１５ｃは実施の形態図１及び２に従う直列接続多層構成の、漏洩電流対電圧関係に関する比例拡大効果を示す図である。 図１５ｄは実施の形態図１及び２に従う直列接続多層構成の、漏洩電流対電圧関係に関する比例拡大効果を示す図である。 図１６は図１５ａから１５ｄのキャパシタに対して、容量に関するＡＣ信号の効果を示す図である。 図１７は時間依存誘電破壊を示すグラフである。 図１８ａはメサ構造ではなく千鳥格子層を用いた、本発明の別の実施の形態の上面図である。 図１８ｂは図１８ａのキャパシタ構造の側面図である。

初めに、本発明に従う多層キャパシタ構造１０の望ましい実施の形態を示す、図１及び２を参照する。この構造１０は、絶縁層１４（例えば二酸化シリコンまたはその他のいずれか適当な絶縁材料）に覆われた、通常の基板１２（例えばシリコンまたはその他のいずれか適当な材料）を含む。前記絶縁層１４の上面には、いずれか適当な材料（例えばニッケル、白金、あるいはパラジウム）で作成される通常の下部電極１６がある。

上記下部電極１６の上には、連続する中間電極層−誘電体層対１８ａ，１８ｂ，２０ａ，２０ｂ，及び２２ａ，２２ｂがある。上層中間層２２ａ，２２ｂの上には、上部層２４ａ，２４ｂ（層２４ａは電極層、層２４ｂは誘電体層）がある。図示されている前記電極層及び誘電体層の全てが、スパッタリング、化学的気相デポジション、蒸着、またはスピン−オン技法等の、全て当該分野でよく知られた通常の方法で被着された膜層である。前記中間及び上部電極層は、前記下部電極１６と同様に、白金及び／またはパラジウム等のいずれか適当な金属の層である。前記誘電体層は、所望のいずれか適当な材料の層である。特に適していると分かっている材料の種類の１つは、例えば特許文献２に開示され、またキャパシタの分野ではよく知られている、強誘電体材料として知られ、あるいは極性誘電体材料とも呼ばれる種類である。強（極性）誘電体材料の例は、ジルコン酸−チタン酸−鉛組成物である。よく知られているように、強（極性）誘電体材料はキュリー温度より低い温度で自発的分極を示す。

図１において、縦方向の厚さはかなり誇張されている。前記電極及び誘電体層は全て、望ましければより厚くすることもできるが、代表的には０．０３〜１．０μｍ程度の、非常に薄い膜層である。

図示されているように、前記層１６及び１８ａ，１８ｂから２４ａ，２４ｂは、メサ構造に集成されている。メサ構造においては、全て平面の大きさで、下方の各層対の上面がその上の各層の下面より大きく、前記その上の層の外側まで側方に広がるように、前記層対は上方から下方に順次大きくなっている。

電極及び誘電体層のメサ構造が形成された後に、全構造は（図１には示されているが、図２ａでは明解さのために省かれている）、代表的にはやはり二酸化シリコンである、絶縁層２６で覆われる。この絶縁層２６は前記メサの階段状パターンに従うので、絶縁層２６は各電極層１６，１８ａ，２０ａ，２２ａの突き出した縁の上に一組の環状平面３０，３２，３４，３６を区画する。窓すなわち経由路（以降ビアと称する）が環状平面３０から３６に開けられ、このビアを通して既述の電極への（代表的には金あるいはその他の適当な導電材料の）接続部３０，４０，４２，４４が設けられる。

前記環状平面３０から３６の幅は代表的には１ないし１０μｍであり、前記電気的接続部を配列するには十分である。（代表的には前記接続部はそれが位置する棚の幅の１／２から２／３を占めるであろう。）望ましければ点線で示されているように、ある与えられた用途において、当該回路封入品の作成における利便性をより大きくするため、与えられたどの電極についても最良の位置にある接続部が用いられるように、各中間電極層に追加の電気的接続部４６，４８，５０，４２を作ることもできる。上部電気的接続部も前記上部電極２４ａに作られる。

さらに、望ましければ、各誘電体層がその下のより大きい電極との接続部作成を容易にするための切込み領域を有することもできる。このことが、ある誘電体層２０ａおよびそれに伴う電極層２０ｂを示す、図２ｂに示されている。前記誘電体層２０ａは、接続部５７のための拡張された棚領域５６を前記電極層２０ｂ上に露出する、切込み角（かど）５５を有する。このような拡張された棚領域は各電極層の外周に沿った別の位置に露出させることもできる。

図１，２ａ及び２ｂに示される構造により、キャパシタ電極層のいかなる所望の組合せに対しても、受注生産の汎用性、各キャパシタ構造の特性数値及び信頼性の最適化、及び生産効率が得られるように、各電極層について１つより多くの位置に独立かつ任意に接続できる。３対の中間電極−誘電体層が示されてきたが、中間層はいくつでも所望の数だけ作り得ることは理解されるであろう。さらに、前記メサは、例えば正方形、長方形、円形、楕円形、あるいはＬ字形の、いかなる形状をもとることができる。露出した縁に接続部を有する前記メサ構造のさらなる利点は、欠陥及び付着問題をおこす、誘電体層を貫通する開口をもつ必要がないことである。

膜層、特に薄膜が積み重ねられると、前記膜の縁の完全性及び精度を維持することが困難となる。しかしメサ構造により、垂直方向で一致した縁を有する積層構造よりも大きな許容差が許される。すなわち図３に示されるように、前記誘電体層の側方外縁５８は、当該誘電体層の各辺に関して、前記電極層の側方外縁５９の間のどこにあってもよく、よって縁にオーバーハングを生ずる危険性がほとんどない、相当の製造許容度が得られる。

さらに、図１に示すような、段差のある（すなわち階段状の）縁が作られると、高すぎて、前記薄膜絶縁層２６（または薄膜中間層誘電体）が被覆するに困難な垂直な縁が形成される可能性はほとんどない。

望ましい作成方法
膜デバイス構造についてはよく知られた２種の普遍的な作成方法がある。これらの方法とは、下方進行方式及び積上げ方式作成である。下方進行方式は、前記の層構造を作り上げるに十分な数の、基板上への多数の全面膜層の被着を含む。次いでそれぞれの層のパターンを区画するために、マスクとエッチングを用いて下方進行方式のパターン形成が行われる。図４ａから４ｅは、図１及び２のメサ構造の作成に用いられた下方進行方式パターン形成を示す。

図４ａに示されるように、前記電極及び誘電体層１８ａ，１８ｂから２４ａ，２４ｂは、前記基板１２上の前記絶縁層１４の上に無パターンの全面層構造６０をなして被着される。図４ｂは（前述したように、既知のマスク及びエッチング技法により）パターン形成されている前記上部電極及び誘電体層２４ａ，２４ｂを示す。

図４ｃから４ｅは、最終のメサ構造６２形成（図４ｅ）に至るまでの、下方に連続する電極及び誘電体層の連続パターン形成を示す。前記下部電極１６のパターン形成（図示せず）後、前記被覆絶縁層２６（図４ｅには示されていない）が加えられる。

下方進行方式パターン形成においては、下の層をパターン形成して、いずれかの上方層のパターン内に存在する領域を排除することは不可能であることが認められるであろう。このことはメサ構造が用いられる場合には問題とならない。さらに、メサ構造のある層にエッチングが施されるとき、外層の全側面は等しい処理を受け、得られる構造の予測可能性が改善される。

積上げ方式作成では、前記下部層の形成から出発して１度に１層ずつデバイス構造を築く。いくつかの積上げ方式作成方法が知られている。１つの方法においては、全面層が敷かれることにより一つの層が形成され、次いで不要な全面層材料を取り除いてその層をパターン形成する。その後次の層が付け加えられる。あるいは、選択的パターン被着法を用いる。リフトオフあるいはシャドウマスクが、前記基板上の膜に所望のパターンを選択的に形成するために用いられる。この方法では、前記膜が被着されるときに基板上にはリフトオフ・マスクが存在し、膜被着後リフトオフ・マスクが除去され、パターン形成された膜を後に残す。図１及び２に示されるメサ構造は、下方進行方式あるいは積上げ方式の作成方法のいずれを用いても形成できるが、下方進行方式作成を用いると、製造上重要な利点がいくつか得られる。

メサ構造に理想的に適している下方進行方式作成の主要な利点は、下方進行方式作成が立体形状的及び化学的に一様な条件の下でおこることである。前記構造は敷かれながらパターン形成される必要がないので、連続する各全面膜層を一様な立体形状的及び化学的特性を有する直前の層の全く同じ表面上に形成することができる。この結果、材料互換性を失わせる側方の変化すなわち移行領域は全くない。積上げ方式作成の場合には、別個の立体形状的及び化学的性質を有する、基板の２つの領域上で凝集し成長する膜は、前記異なる領域上では異なる特性をもつようになるだろう。さらに、（既述のメサ構造に望ましい）下方進行方式構成においては立体形状上の非一様性が存在しないから、被着層がおそらく薄く形成されている移行領域端すなわち段部における膜応力及び欠陥の発生も防止できる。

下方進行方式作成の別の利点は、図４ａに示される無パターンの全面層を被着し、標準全面層構造６０を作成した後、所望に応じて特注のメサを形成できることである。この１例が、在庫品であってよい、前記無パターンの全面層構造６０が示される、図５に示されている。この無パターンの全面層構造６０は、次いで、（例として示される）２つのメサ構造６４ａ，６４ｂを有する特注メサ・アレーにされる。次いで、このメサ構造６４ａ，６４ｂは６６で示されるように配線されて特注製品となる。

あるいは、図６に示されるように、無パターンの在庫全面層構造６０は（例として示される）やはり２つのメサ構造６８ａ，６８ｂを有する在庫メサ・アレー６８の作成に用いられる。このメサ・アレー６８は、例えば図６の７０で示されている特注配線のような、顧客の要望に従った配線が施されるべき在庫品として役立つ。

在庫メサ・アレー形態を作る、すなわち初めに特注用半製品を作る能力により、製造リードタイムを短縮し、在庫費用を軽減することができ、よって効率を改善できる。

メサ構造が用いられる場合にもかかわらず、積上げ方式作成が用いられたとしても、前記構造の全電極及び誘電体層は直前の層の平坦面上に形成され、立体形状的な（垂直な）段差上には形成されない。このことは、薄膜が被着面上での凝集を必要とする以上、立体形状的な段差上よりも平坦な（水平な）面上に層を被着する方が有効であるから、前記メサ構造の重要な利点である。メサ構造においては、保護すなわち外被絶縁層２６のみが立体形状的な段差上に形成される必要がある。従って得られる構造が化学的、機械的及び物理的非一様性をもつ可能性は、前記層がより変化の多い立体形状の上に作成される場合にくらべて低い。

上述の集成構造は、その各層に容易に接続できるため、同じ基板上で異なる配線図が異なるキャパシタのために用い得るという、高い融通性を提供することも認められるであろう。すなわち、前記基板上のキャパシタのいくつかをある目的のために最適化し、他のキャパシタを別の目的のために最適化することができる。これらの目的のいくつかが本明細書の残りの部分で記述される。

さらなる適用及び実施の形態
次に前記下部電極１６と前記基板１２との間の寄生容量の影響を示す、図７ａ及び７ｂを参照する。図７ａは、交互する３つの電極１６，２０ａ，２４ａが７２で一緒に接続され、交互する２つの電極１８ａ，２２ａが７４で一緒に接続されて、各キャパシタの容量がＣの、並列接続された４つの平行平板キャパシタを形成しているところを示す。（実際には各層の面積が違うので、各キャパシタの容量は同じではないが、誘電体層の厚さすなわち比を変えることにより同じにすることができる。）下部電極１６と基板１２との間の寄生容量はＣｓで示される。

図７ｂはまた、容量４Ｃを有する単層キャパシタ７６を示す。キャパシタ７６においては、下部電極７８の面積は通常、図７ａの下部電極１６のほぼ４倍でなければならない。従って、電極７８とその基板８０との間の寄生容量は４Ｃｓであり、図７ａの寄生容量より４倍大きい。

次に、メサ形態を有し、４つの並列接続キャパシタ、すなわちＡ，Ｂ，Ｃ及びＤを形成するように接続された５つの電極を有する、多層キャパシタ構造１０を再び示す図８ａを参照する。それぞれの電極の組の間の誘電体層１８ａ，２０ｂ，２２ｂ，２４ｂは、印加電界の周波数に対する応答が互いに異なるように作られている。既知の多くの誘電体材料の誘電率が周波数にともなって変化し、通常、周波数がロールオフ周波数をこえて増加すると急激に低下する（周波数がこのロールオフ周波数より高いと、材料はそれ以上エネルギーを貯えられない）ことはよく知られている。上述の特性を示す材料の例には、前記ジルコン酸−チタン酸−鉛（ＰＺＴ）族の仲間、チタン酸−バリウム−ストロンチウム（ＢＳＴ）族の仲間，二酸化シリコン、及び窒化シリコンがある。

図８ａの例では、誘電体層１８ｂの誘電率が高周波数で最初にロールオフし、周波数がさらに高くなるにつれて層２０ｂ，２２ｂ及び２４ｂの誘電率が順次ロールオフするとする。この場合の容量対周波数のグラフは図８ｂに示されるようになる。ここで線分８４は容量Ａ，Ｂ，Ｃ，Ｄのいずれもロールオフしていないときの総容量を示し、線分８６は容量Ａが急激に低い値までロールオフしたときの総容量を示し、線分８８は容量Ｂが急激に低い値までロールオフしたときの総容量を示し、線分９０は誘電体層２４ｂのみが有効に機能しているときの総容量を示す。説明のため前記ロールオフが急峻であるように示されているが、通常は用いられる材料に依存する傾きを有する。誘電体層の厚さを互いに異なるように（すなわち異なる容量をもつように）して、さらに各キャパシタ層の特性を変えることもできる。各キャパシタＡ，Ｂ，Ｃ，Ｄはそれ自身多層積層構造であってよく、またそれぞれにおいて層数を変えることもできる。

周波数特性の異なる誘電体層をもつ、図８ａに示される構造は種々の用途、例えばフィルタにおいて有用である。周波数応答の異なるキャパシタの組合せは、一般に図８ｂに示される特性と同様の容量対周波数特性を与えるため一つに結合されるが、このことは、所望の容量値対周波数特性の組合せを達成すためには様々な層の誘電特性及び／または厚さを変えなければならない単一のモノリシック構造ではこれまで決してできないことであった。

図８ａの実施の形態に対する１つの実際的要請は、組成及び特性の異なる複数の誘電体膜層を互いに密接に関連させて形成する必要があることである。従ってアニール温度は、最も温度に敏感な材料の層に合わせて行われなければならない。必要であれば、図８ａのキャパシタ構造は、積上げ方式の手法で作成することもできる。この場合、最も高温のアニールを必要とし最初に敷かれるのは前記下部層である。次いで、より低温のアニールを必要とし、それにしか耐えられない層のみが前記アニール温度がより高い層の上に敷かれ、前記より高温の層がアニールされた後にアニールされる。

次に、容量値の精度の改善を目指した本発明の適用を示す、図９を参照する。図１の実施の形態においては、前記下部電極１６は別の材料、すなわち絶縁材料１４の上に被着しなければならない。前記２種の物質の間の密着層は、これらの層が全て比較的薄い膜であるため、前記下部電極１６の性能を落とすかもしれない相互作用を引きおこす。これは層対層の調和性を低下させ、また特性数値及び信頼性の予測性も低下させる。図９は、前記下部電極１６と前記第１の誘電体層１８ｂを、接続９４で示されるように代わりに第２の電極層１８ａに接続して、事実上回避することによりこの問題を処理している。下部電極１６には回路接続はなされず、望ましければ、（図示されているように）電極１６への接続を可能にするビアは作成されない。前記第２の電極１８ａは、第１の誘電体層１８ｂに十分密着し、第１の誘電体層１８ｂに弱くしか依存しない望ましい微構造を有するとしている。いずれにしても、前記第２の電極１８ａのこの微構造は、引き続いて形成される誘電体層２０ｂの微構造に影響し、多層構造のさらに引き続く層に引き継がれ（上方に伝わり）、前記第１の電極１６及び前記第１の誘電体層１８ｂにある異常は、これらの層に接続しないことで実質的に回避される。

図９の実施の形態においては、下部電極層１６を除き様々な層のいずれにも接続がなされ得る。例として、他の２つの接続が９５及び９６で示されている。

次に、前記キャパシタ構造の使用環境に存在するはずのガスまたは蒸気の侵入により引きおこされる前記デバイスの故障を防止できる、本発明の実施の形態を示す図１０を参照する。図１０の実施の形態は、図示されているようにメサ形状をとり、上面に電極１０２また下面にもう１つの電極１０４をもつ埋込誘電体膜層１０２を有する膜キャパシタ構造１８を作成することにより上記の問題を処理する。電極１０４の下では、大容量膜誘電体層１０６が絶縁基板１１０上の下部電極１０８を覆っている。電極１０２の上では、別の大容量膜誘電体層１１２が上部電極１１４に覆われている。接続部１１６，１１８が前記上部及び下部電極１０８，１１４に作られているが、電極１０２，１０４にはない。すなわち、１２０，１２２，１２４で示される３つのキャパシタが形成される。キャパシタ１２０，１２４は、キャパシタ１２２を実質的に封入し、ガスあるいは蒸気の侵入からキャパシタ１２２を保護する役目を果たしている。本適用においては、（直列に接続されている）この組合せから得られる容量が埋込キャパシタ１２２により左右されるように、キャパシタ１２０，１２４で形成される容量はキャパシタ１２２の容量値よりかなり大きな容量値を有する。例えば、キャパシタ１２２の容量がＣであり、上層及び下層キャパシタ１２０，１２４の容量がそれぞれ１０Ｃであれば、前記構造１８の容量Ｃ総合は、

で与えられる。

よってＣ総合＝０．８３Ｃであり、明らかに、前記構造の容量は前記中間層の容量に支配されている。

望ましければ、図１０の実施の形態は図１１に示されるような構成にすることもできる。ここで、プライム付の数字は図１０の要素に対応する要素を示す。図１１においては上層キャパシタ１２０及び下層キャパシタ１０６は、中間キャパシタ１２２と、（中間キャパシタ１２２には接続部を作る必要がないので）側面が同一面にそろっている。このことは、中間キャパシタ１２２の保護を若干改善する。

それぞれの層の容量の差は、埋込（中間）キャパシタ１２２より誘電率が高い誘電体材料を使用すること及び／または薄い誘電体層１０６，１１２を使用することにより調整できる。しかし、多数のキャパシタが単一の基板上に形成されるならば、あるキャパシタのある層をより薄くまたはより厚くすることは、多数回の再マスク作業が（前記基板上の異なる領域に対して）施されない限り、前記基板上の全てのキャパシタについて同じことができる必要がある。多数の再マスク作業は欠陥の増加をもたらすので、通常は好ましくない。

本発明の別の適用が、前記キャパシタ構造１０が回路１３２の接続点１３０に接続され、この接続点が寄生容量に敏感である場合の使用に対する、図１２に示される。本適用においては、（図７ａに関連して記述されているように、前記基板と結合する寄生容量Ｃｓを有する）前記下部電極１６が接地される。次いで、回路接続点１３０への接続１３４が前記第２電極１８ａからなされる。さらに、通常上部電極２４ａへの接続１３６を含む、本キャパシタ構造の他のいずれの所望の電極にも接続がなされる。

前記回路１３２の寄生容量敏感接続点１３０は、前記上部電極２４ａに接続されることもあるが、多くの回路においてはいくつかの接続点が寄生に敏感であり、上部電極２４ａはすでに寄生敏感接続点の１つに接続されているであろう。

ある場合には、前記電極１８ａに接続された接続点１３０は大きすぎる容量を通して接地を“見る”べきではない。このような場合には前記下部誘電体層１８ｂが、前記第２電極層１８ａと接地との間の容量を低減するために、低誘電率材料で作られるかあるいは比較的厚く作られるか、またはその両方である。

本発明のまた別の適用が図１３に示され、いずれも同じ基板上に集積されているかマルチチップ・モジュール集成製品内にある膜キャパシタと隣接する部品との間の容量性結合を最小限にとどめるという要求を扱う。図１３の実施の形態においては、前記下部及び上部電極１６，２４ａがいずれも接地され、残る中間層がキャパシタを構成するために用いられる。接続部１３８，１４０が前記中間電極１８ａ，２０ａ，２２ａのいずれかに作られる。

低誘電率材料を前記下部及び上部誘電体層１８ｂ，２４ｂに用いれば、おそらく回路との接続に用いられる電極層１８ａ，２２ａ双方の接地との間の寄生容量を低減する役に立つ。

次に、多くのキャパシタ、特に強誘電体膜キャパシタで生じる問題を説明する図１４ａから１４ｄを参照する。一般に、強誘電体膜は単層誘電体キャパシタ１４６に対して曲線１４４で示されるような非線型の電圧依存性を有する、すなわち中心ＤＣ電圧Ｖの回りのかなり小さな変化が容量を急激に低下させる。前記膜が薄くなるほど、この問題はますます重大になる。多くの場合、前記容量−電圧特性は、

で近似される。ここで、Ｃ１４６（Ｖ）は電極ＡＢを有する単層誘電体キャパシタ１４６の印加電圧Ｖにおける容量、Ｃは０ボルトにおける容量、およびαは前記誘電体材料の膜厚を含む特性に依存する定数である。

図１４ｃに示されるような４層誘電体キャパシタ構造１０が用いられるならば、その容量Ｃ１０（Ｖ）は、

で与えられる。ここで、Ｃは層のそれぞれの組の０ボルトにおける容量である。（実際には、以下で述べるように、それぞれの層の容量は前記メサ構造のため若干異なる。）得られる曲線は図１４ａに１４８で示され、前記容量Ｃ１０（Ｖ）は印加電圧への依存性がかなり小さくなっていることが分かるであろう。しかし前記キャパシタは直列接続なので、Ｃ１０（Ｖ）はＣ１４６（Ｖ）の１／４にすぎない。

しかし、前記減少した容量はキャパシタ構造１０の各層の大きさを比例拡大して、各層の面積がキャパシタ１０の層の４倍である、図１４ｄに示されるようなキャパシタ構造１０’を作成することにより処理できる。この構造に対する容量−電圧曲線は図１４ａに１５０で示され、容量は、

で与えられる。

すなわち、強誘電体キャパシタで重大な問題となり得る容量のＤＣ電圧依存性は、多層構造のキャパシタを作り、この構造のそれぞれのキャパシタの大きさをそれ相当に拡大することによりかなり小さくすることができる。

キャパシタ１０’のそれぞれの層の容量を４Ｃとしているが、実際にはこれらの容量は、（前記メサ構造により）連続する層の面積が互いに若干異なるため、互いに多少異なっていることに注意されたい。しかしこの違いは小さく、所望の総合容量を得るために全体の面積を調整することにより補償できる。一般に、隣接する層対の間の面積（従って容量）の違いは、１％から２０％の範囲にあるであろう。４対の層では一般に、前記上部及び下部対の間の面積の差は、４％から５０％の間にあるであろう。前記複数の層を並列接続すると前記面積の差は通常問題とならないが、直列接続では面積の差は通常小さい値に保たれる。前記誘電体層の厚さも変え得るが、再マスク作業を避けるため、単一の基板上の全ての誘電体層の厚さは（図８ａ，８ｂのような特別の場合を除き）同じとすることが、製造上の容易さ及び後の注文生産のためには望ましい。

図１４及び１４ｄの多層キャパシタ１０，１０’は，メサ構造で示されているが、望ましければ、また直列接続とするのであれば、前記下部層を除く全ての層を側面が垂直な積層とすることができる。しかし、１つの基板上のあるキャパシタが垂直な縁をもってパターン形成されるならば、（多数回の再パターン形成作業を避けるため）前記基板上の全ての前記キャパシタについて同じことがなされなければならなくなる。よって、メサ構造が望ましい。

次に漏洩電流問題を処理する、図１５ａから１５ｄを参照する。ほとんどのキャパシタにおいては、漏洩電流はある与えられた印加電圧で流れ始め、前記印加電圧の増加とともに増加する。図１５ａは、図１５ｂに示され容量Ｃを有する単層誘電体キャパシタ１５４の代表的な相対動作電流（すなわち漏洩電流）対印加電圧曲線を１５２で示している。図１５ａでは対数−対数目盛が用いられている。かなりの動作電流が印加電圧値Ｖ１の点１５５で流れ始め、その点から急速に増加していることが分かるであろう（Ｖ１より低い電圧では、前記漏洩電流は一般に１０^−８アンペア／ｃｍ^２より小さい）。

図１５ｃに示されるように、例えば４層誘電体を有する多層キャパシタ構造１０を用いれば、前記動作電圧は全ての層の間で分割されて、各層にかかる電界は１／Ｎに縮小される。ここでＮは、誘電体層の数である。一般に、ランダム欠陥がいずれの層においても前記漏洩を支配しているのでなければ、前記電流対印加電圧の関係は、単層動作に関する前記電圧範囲でほぼ１／Ｎに縮小されるであろう。構造１０の前記４つのキャパシタのそれぞれの容量はほぼＣとしている。従って、構造１０の相対動作電流はより高い閾値印加電圧をこえてからのみ、急激に増加しはじめる。

（前記複数の層は直列接続であるので）容量値も層の数の増加にともない低下するが、これを補償するためにそれぞれの層の大きさすなわち容量値を、図１５ｄの１０’に示されるように、比例拡大することができる。図１５ｄにおいては、それぞれの層の面積は図１５ｃの層の４倍であるとしている。図１５ａの曲線１５６で示される相対動作電流は、曲線１５２と同様の形状を有する、すなわち、閾値点１５８までは徐々に増加し次いでその後急激に増加する。４層の場合の点１５８は、電圧Ｖ１より４倍大きい電圧Ｖ２に生じる（容量を大きくするためには前記誘電体層の厚さはを薄くすることもできるが、一部は漏洩電流がさらに大きくなるため、また一部は、既述したように、多数回の再マスク作業を避けようとするならば基板上の他のキャパシタの全ても同じ処理を受ける必要があるため、単純にこの手法を用いるのは望ましくない）。

図１５ａから、印加電圧ＶがＶ１より低い場合に、キャパシタ１０’の前記漏洩電流すなわち相対動作電流はキャパシタ１５４より若干大きいが、ほんの少し大きいだけ（同じ桁である）ことは分かるであろう。

しかし印加電圧ＶがＶ１とＶ２の間にあるときは、キャパシタ１０’の前記漏洩電流すなわち相対動作電流はキャパシタ１５４より０から４桁（べき次数）小さくなり得る。これは直列接続キャパシタ１０’が前記高漏洩閾値電圧Ｖ２＝４Ｖ１にまだ達していないからである。

印加電圧ＶがＶ２より大きい場合でも、キャパシタ１０’の前記漏洩電流すなわち相対動作電流は、前記電流−電圧特性が図１５ａに与えられる例にあるようにスーパーリニアであれば、キャパシタ１５４よりも（同じ印加電圧Ｖに対して）約４桁低いままである。本例では、キャパシタ１０’の面積拡大は、動作電流における前記の有利なスーパーリニア縮小をまったく相殺していない。

どれだけの層を接続するかを選択することにより、直列接続キャパシタ構造の漏洩電流と容量値との間を最適化できることは認められるであろう。

縦軸に容量が、また横軸にＡＣ電圧がプロットされた図１６に示されるように、大ＡＣ信号がほとんどの強誘電体キャパシタの容量を変動させることも知られている。図１６において、曲線１６２は代表的な単層誘電体強誘電体膜キャパシタの印加ＡＣ信号電圧による前記容量変動を示している。曲線１６４は図１５ｃの構造１０を用いた場合のＡＣ信号による容量変動を示している。前述と同様に、印加電圧が用いられた層の間で分割され、この結果描かれた範囲では比較的リニアな容量対ＡＣ電圧曲線１６４が得られる。前記の層は直列接続されているから、０ボルトにおいて、曲線１６４の全容量は曲線１６２の１／４にすぎない。前述と同様に、これは図１５ｄの構造１０’で示されるように前記キャパシタ層の面積を拡大することにより処理され、図１６の曲線１６６が得られる。曲線１６６は曲線１６２よりかなりリニアである。

図１５ｄに示される多層キャパシタ構造を用いることのさらなる利点は、時間依存誘電破壊（ＴＤＤＢ）と呼ばれる現象に関係している。これは、単層キャパシタの漏洩電流密度対時間を（対数−対数目盛で）プロットした図１７に描かれている。通常前記漏洩電流密度は、誘電体に電荷が蓄積するにつれて、直線１６８で示されるように時間とともに減少する。しかし１６９に示されるように、漏洩電流の突発的増加（バースト）が時々おこる。回路に雑音あるいはさらによくない症状を引きおこす、これらのどちらかというと予測不可能なバーストは、いろいろな要因、例えば空間的にランダムな点欠陥、その点に熱破壊を引きおこす局所点加熱、電荷キャリアの局所蓄積、及び水分増加、によりおこり得る。異なる層では異なる時間でＴＤＤＢがおこるならば、生じるそれぞれの雑音バーストの大きさは（ある層にＴＤＤＢがあっても他の層にはないであろうから）小さくなるので、面積を拡大した多層構造の使用によりＴＤＤＢの影響を低減できる。

次に、改変された多層キャパシタ構造を示す、図１８ａ及び１８ｂを参照する。このキャパシタ構造１７０はメサ構造ではなく、代わりに、基板１７６を覆う絶縁１７４上に形成された下部電極１７２及び電極１７２の上に位置する３対の付加電極層−誘電体層１７８ａ，１７８ｂ，１８０ａ，１８０ｂ及び１８２ａ，１８２ｂを有する千鳥格子構造である点が、図１及び２に示された構造と異なっている。

図１８ａ，１８ｂに示される前記千鳥格子配列においては、１７４，１８６，１８８，１９０で示されるように回路接続部を各電極に設け得るように、各電極１７２，１７８ａ，１８０ａ，１８０ｂは残余層から横に引き出されている。用いられる材料は前出の実施の形態と同じ、すなわち既知の被着方法で敷かれた膜導電体及び膜誘電体層である。図１８ａ，１８ｂの実施の形態においては上層が下層を越えて突き出ているから、図１８ａ，１８ｂの実施の形態は下方進行方式パターン形成ではなく積上げ方式作成により築かれなければならないことは明らかであろう。

図１８ａ，１８ｂの実施の形態は、前出の実施の形態と同様、回路接続部を必要に応じて電極層のいずれかまたは全てに設け得るという利点を有する。しかし図１８ａ，１８ｂの実施の形態の欠点は、１９２，１９４で示されるようなコーナー部には凹凸があってその上への膜被着が困難であり、ある領域では厚すぎて適当な密着性を得られず、（各電極層の周縁部まわりのどこにでも接続部を設けることのできるメサ構造と比較して）接続領域に用い得る位置が制限され、寄生容量が大きくなるという問題があることである。

本発明の望ましい実施の形態を述べてきたが、付した請求の範囲内で種々の変更がなされ得ることが認められるであろう。

１０ 多層キャパシタ構造
１２ 基板
１４ 絶縁層
１６ 下部電極
１８ａ，１８ｂ，２０ａ，２０ｂ，２２ａ，２２ｂ 中間電極層−誘電体層対
２４ａ，２４ｂ 上部層
２６ 絶縁層
３０，３２，３４，３６ 環状平面
３８，４０，４２，４４ 接続部

Claims (27)

1. 多層キャパシタ構造において、
   (a) 基板上に敷かれている下部膜電極層と、
   (b) 前記下部電極上に敷かれている膜電極及び膜誘電体材料からなる少なくとも１対の中間層と、
   (c) 前記中間層の最も上層の対の上に敷かれている膜電極及び膜誘電体材料からなる対の上部層を含み、
   (d) 前記下部電極が前記中間層の外側まで側方に広がる接続部分を有し、前記接続部分が第１の上部表面を有し、前記第１の上部表面が回路との接続に適当な手段を含み、
   (e) 前記中間層の内少なくとも１つの電極がその上方にある前記層の外側まで側方に広がる接続部分を有し、前記接続部分が第２の上部表面を有し、前記第２の上部表面が回路との接続に適当な手段を含み、
   (f) 前記上部電極が第３の上部表面を有し、前記上部表面が回路との接続に適当な手段を含む、
   ことを特徴とするキャパシタ構造。
2. 前記少なくとも１対の中間層が前記上部層の全周縁にわたって前記上部層の外側まで側方に広がり、前記下部電極が前記少なくとも１対の中間層の全周縁にわたって前記中間層の外側まで側方に広がるように、前記層がメサ構造に集成されていることを特徴とする請求の範囲第１項記載のキャパシタ構造。
3. 複数対の前記中間層があり、複数の前記中間層対のそれぞれにおいて、複数の前記中間層対のそれぞれの前記電極層がそれより上方にある全ての中間層の周縁の外側まで側方に広がっていることを特徴とする請求の範囲第２項記載のキャパシタ構造。
4. 前記誘電体材料が強誘電体材料であることを特徴とする請求の範囲第１項から第３項のいずれかに記載のキャパシタ構造。
5. 対の層のそれぞれが、隣接する対の前記電極層とキャパシタを形成し、前記キャパシタ構造における複数の前記キャパシタが並列接続されていることを特徴とする請求の範囲第１項から第３項のいずれかに記載のキャパシタ構造。
6. 前記誘電体層の内少なくともいくつかが、他の前記誘電体層とは異なる誘電定数を有することを特徴とする請求の範囲第１項から第３項のいずれかに記載のキャパシタ構造。
7. 前記誘電体層の内少なくともいくつかが、他の前記誘電体層とは異なる周波数応答特性を有することを特徴とする請求の範囲第１項から第３項のいずれかに記載のキャパシタ構造。
8. 前記下部電極がいかなる回路とも接続されず、少なくとも１つの前記中間層対の前記電極層が回路に接続されることにより、前記下部電極と前記基板との間の寄生容量の前記接続される回路への影響を低減することを特徴とする請求の範囲第３項記載のキャパシタ構造。
9. 前記下部電極が前記下部電極層に接する前記誘電体層及び前記下部電極層に接する前記誘電体層に接する前記電極層と、前記構造における残りの層の内少なくともいくつかにより形成される容量値よりも値の小さいキャパシタを形成することを特徴とする請求の範囲第８項記載のキャパシタ構造。
10. 前記上部及び下部電極層が接地されていることを特徴とする請求の範囲第３項記載のキャパシタ構造。
11. 前記上部及び下部電極層がそれらに隣接する誘電体層及び前記隣接する誘電体層に接する前記電極層と上部及び下部キャパシタを形成し、前記上部及び下部キャパシタが前記構造における残りの層の内少なくともいくつかにより形成される容量値よりも小さい容量値を有することを特徴とする請求の範囲第１０項記載のキャパシタ構造。
12. 前記層が少なくとも３つのキャパシタ、すなわち下層キャパシタ、上層キャパシタ、及び前記下層及び上層キャパシタの間の中間キャパシタを定め、前記中間キャパシタが前記上層及び下層キャパシタより実質的に小さい容量値を有し、前記上層及び下層キャパシタにより環境の影響から保護され、前記上層、下層及び中間キャパシタが直列に集成されるとともに、前記上層及び下層キャパシタが回路との接続に適当な手段を含むことを特徴とする請求の範囲第２項または第３項記載のキャパシタ構造。
13. 多層キャパシタにおいて、
    (1) 基板と、
    (2) 前記基板上に形成された複数の独立したキャパシタ構造を含み、
    (3) 前記キャパシタ構造のそれぞれが、
    (a) 前記基板上に敷かれている下部電極層と、
    (b) 前記下部電極上に敷かれた膜電極及び膜誘電体材料かならる少なくとも１対の中間層と、
    (c) 最も上層の中間層対の上に敷かれている膜電極及び膜誘電体材料からなる上部対を含み、
    (d) 前記下部電極が前記中間層の外側まで側方に広がる接続部分を有し、前記接続部分が第１の上部表面を有し、前記第１の上部表面が回路との接続に適当な手段を含み、
    (e) 前記中間層の内少なくとも１つの電極がその上方にある前記層の外側まで側方に広がる接続部分を有し、前記接続部分が第２の上部表面を有し、前記第２の上部表面が回路との接続に適当な手段を含み、
    (f) 前記上部電極層が第３の上部表面を有し、前記上部表面が回路との接続に適当な手段を含み、
    (g) 前記少なくとも１対の中間層が前記上部層の全周縁にわたって前記上部層の外側まで側方に広がり、前記下部電極が前記少なくとも１対の中間層の全周縁にわたって前記中間層の外側まで側方に広がるように、前記層がメサ構造に集成されている、
    ことを特徴とするキャパシタ。
14. それぞれのキャパシタ構造の電極層の内少なくともいくつかの電極層の前記基板の上方における位置が、他の前記キャパシタ構造の電極層の前記基板の上方における位置と一致し、前記キャパシタ構造において一致する電極層の厚さが全て同じであることを特徴とする請求の範囲第１３項記載のキャパシタ。
15. それぞれのキャパシタ構造の前記誘電体層の内少なくともいくつかの誘電体層の前記基板の上方における位置が、他の前記キャパシタ構造の誘電体層の前記基板の上方における位置と一致し、前記キャパシタ構造において一致する誘電体層の厚さが全て同じであることを特徴とする請求の範囲第１４項記載のキャパシタ。
16. 前記膜誘電体材料が強誘電体材料であることを特徴とする請求の範囲第１５項記載のキャパシタ。
17. 前記キャパシタ構造の内少なくとも２つの間の接続を含むことを特徴とする請求の範囲第１３項，第１４項，第１５項または第１６項記載のキャパシタ。
18. 前記基板上への前記電極層及び前記膜誘電体を被着し、次いで前記基板上の前記複数の前記キャパシタ構造を形成するため、前記電極層及び前記膜誘電体を下方進行方式でパターン形成することにより形成されることを特徴とする請求の範囲第１３項，第１４項，第１５項または第１６項記載のキャパシタ。
19. 多層膜キャパシタ構造の作成方法において、
    (a) 基板を作成し、
    (b) 前記基板上に下部膜電極を形成し、
    (c) 前記下部電極上に膜電極及び膜誘電体材料からなる複数対の中間層を形成し、
    (d) 前記中間層対上に膜電極及び膜誘電体材料からなる上部層対を形成し、
    (e) 前記下部電極、前記上部電極、及び中間層対の前記電極が、前記電極への電気的接続のために上方から接続するための露出した上部表面を有するように前記層を区画する、
    工程を含むことを特徴とする方法。
20. 前記層の形成後、その一部が選択的に除去されて、前記下部電極層が前記構造の前記全周縁にわたってその上方にある前記電極層の周縁の外側まで側方に広がり、前記中間層の前記電極層の内少なくともいくつかが前記構造の前記全周縁にわたってその上方にある前記電極層の周縁の外側まで側方に広がる、メサ構造を形成することを特徴とする請求の範囲第１９項記載の方法。
21. 前記誘電体材料が強誘電体材料であることを特徴とする請求の範囲第２０項記載の方法。
22. 前記基板上の複数の前記キャパシタ構造を同時に形成するための、前記層をパターン形成する工程を含むことを特徴とする請求の範囲第１９項，第２０項または第２１項記載の方法。
23. 前記基板上の複数の前記キャパシタ構造を同時に形成するために前記層をパターン形成し、次いで前記基板上の異なるキャパシタ構造に異なる接続を形成する工程を含むことを特徴とする請求の範囲第１９項，第２０項または第２１項記載の方法。
24. それぞれ面積が初めに選ばれた第１及び第２の電極をそれらの電極の間の誘電体層とともに有する強誘電体膜キャパシタの電圧による容量変動を低減する方法において、実質的に直列に集成された積層キャパシタを含むモノリシック構造を形成するために複数の膜電極層と交互する複数の誘電体材料膜層を有する多層膜キャパシタ構造を形成し、前記電極層のそれぞれがさらに選ばれた面積を有し、前記さらに選ばれた面積が前記多層膜キャパシタ構造の前記電極層の数から１を引いた数にほぼ等しい倍率で前記初めに選ばれた面積より大きいことを特徴とする方法。
25. それぞれ面積が初めに選ばれた第１及び第２の電極をそれらの電極の間の誘電体層とともに有する強誘電体膜キャパシタにおいてかなりの漏洩電流が流れ始める電圧を高める方法において、実質的に直列に集成された積層キャパシタを含むモノリシック構造を形成するために複数の膜電極層と交互する複数の誘電体材料膜層を有する多層膜キャパシタ構造を形成し、前記電極層のそれぞれがさらに選ばれた面積を有し、前記さらに選ばれた面積が前記多層膜キャパシタ構造の前記電極層の数から１を引いた数にほぼ等しい倍率で前記第１の選ばれた面積より大きいことを特徴とする方法。
26. 前記電極層が少なくとも５層存在することを特徴とする請求の範囲第２４項または第２５項記載の方法。
27. 電気的に直列に集成された積層キャパシタを含むモノリシック構造を形成するための複数の膜電極層と交互する複数の誘電体材料膜層を含むモノリシック多層膜キャパシタ構造において、前記キャパシタが下層キャパシタ、上層キャパシタ、及び前記下層及び上層キャパシタの間の中間キャパシタを含み、前記中間キャパシタが前記上層及び下層キャパシタよりも実質的に小さい容量値を有し、前記上層及び下層キャパシタにより環境の影響から保護されており、前記上層、下層及び中間キャパシタが直列に集成されるとともに、前記上層及び下層キャパシタが回路との接続に適当な手段を含むことを特徴とするキャパシタ構造。

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