JP4928748B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置、及びそれを用いた送受信装置、並びにその半導体装置の製造方法に関し、特に、半導体チップに形成された容量素子の占有面積を低減する半導体装置に適用して有効な技術に関するものである。
ＭＩＭ（Metal Insulator Metal）構造からなる容量素子を積層構造にすることにより、容量を確保しながら容量素子の占有面積を低減する技術が開示されている（例えば、特許文献１または特許文献２参照）。
また、ＤＲＡＭ（Dynamic Random Access Memory）において、ポリシリコン膜からなる電極を有する容量素子を積層構造にし、かつ、容量素子の端部を持ち上げた構造が開示されている（例えば、特許文献３）。
特開２００４−２００６４０号公報 特開平１０−３２６８６３号公報 特開平１０−１０７２２１号公報
上述した特許文献１あるいは特許文献２においては、下部電極と下部電極上に形成された第１容量絶縁膜と第１容量絶縁膜上に形成された中間電極によって第１容量素子が形成されている。そして、中間電極と中間電極上に形成された第２容量絶縁膜と第２容量絶縁膜上に形成された上部電極によって第２容量素子が形成されている。このように、第１容量素子と第２容量素子は積層されているが、このとき、中間電極は、中間電極のすべての部分で第１容量絶縁膜と直接接している。したがって、中間電極による寄生容量（層間容量）は、第１容量素子の容量と同等となる。
ここで、中間電極を第１容量素子および第２容量素子の電極に使用する他、信号配線や電源配線としても使用したい要求がある。しかし、上述した特許文献１あるいは特許文献２に記載された構造では、中間電極による寄生容量が第１容量素子と同等で大きなものとなるので、一般配線として使用すると信号遅延や消費電力が増加する。このため、実質的には、中間電極を一般配線として使用することが困難になるという問題がある。特に、高周波を使用した回路では、高速動作を必要とするため、配線間の寄生容量を低減しなければ、中間電極を一般配線として使用できない問題点がある。
また、特許文献３には、ＤＲＡＭの容量素子の電極としてポリシリコン膜を使用する場合が記載されている。ポリシリコン膜は、ＭＩＭ構造の電極に使用される金属膜より抵抗値が高い。さらに、通常、ポリシリコン膜を使用した容量素子では電極間距離を、金属膜を使用した容量素子の電極間距離に比べて小さくしている。このため、寄生容量も大きくなる。このことから、ポリシリコン膜を使用した電極は、金属膜を使用した電極に比べて信号遅延および消費電力の増加が生じる。したがって、ポリシリコン膜を使用した電極を一般配線に使用することが困難となる。特許文献３には、寄生容量を低減する記載はなされておらず、示唆もされていない。
本発明の目的は、容量素子の占有面積を低減させながら、容量素子の寄生容量を低減できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、金属膜よりなる第１電極と、前記第１電極上に形成された第１容量絶縁膜と、前記第１容量絶縁膜上に形成された金属膜よりなる第２電極とを備える。そして、さらに、前記第２電極上に形成された第２容量絶縁膜と、前記第２容量絶縁膜上に形成された金属膜よりなる第３電極とを備え、前記第１電極には、前記第１容量絶縁膜と直接接していない部分がある容量素子を含むことを特徴とするものである。
また、本発明による送受信装置は、電波を送受信する送受信装置であって、金属膜よりなる第１電極と、前記第１電極上に形成された第１容量絶縁膜と、前記第１容量絶縁膜上に形成された金属膜よりなる第２電極とを備える。そして、さらに、前記第２電極上に形成された第２容量絶縁膜と、前記第２容量絶縁膜上に形成された金属膜よりなる第３電極とを備え、前記第１電極には、前記第１容量絶縁膜と直接接していない部分がある容量素子を含むことを特徴とするものである。
また、本発明による半導体装置の製造方法は、（ａ）半導体基板上に第１電極を形成する工程と、（ｂ）前記第１電極上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜に前記第１電極に達する第１開口部を形成する工程と、（ｄ）前記第１開口部内を含む前記第１絶縁膜上に第１容量絶縁膜を形成する工程とを備える。そして、さらに、（ｅ）前記第１開口部内を含む前記第１容量絶縁膜上に第１導体膜を形成する工程と、（ｆ）前記第１導体膜をパターニングして第２電極を形成する工程と、（ｇ）前記第２電極上を含む前記半導体基板上に第２絶縁膜を形成する工程と、（ｈ）前記第２絶縁膜に前記第２電極に達する第２開口部を形成する工程とを備える。さらに、（ｉ）前記第２開口部内を含む前記第２絶縁膜上に第２容量絶縁膜を形成する工程と、（ｊ）前記第２開口部内を含む前記第２容量絶縁膜上に第２導体膜を形成する工程と、（ｋ）前記第２導体膜をパターニングして第３電極を形成する工程とを備えることを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
複数の容量素子を積層するとともに容量素子を構成する電極に容量絶縁膜と直接接しない部分を設けることにより、容量素子の占有面積を低減させながら、容量素子の寄生容量を低減できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本実施の形態１における半導体装置の一部を示した断面図である。図１に示すように、シリコン単結晶よりなる半導体基板１には、ｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）２およびｐチャネル型ＭＩＳＦＥＴ３が形成されている。また、ｎチャネル型ＭＩＳＦＥＴ２およびｐチャネル型ＭＩＳＦＥＴ３の形成領域とは別の領域には、ＭＩＭ構造を有する容量素子４が形成されている。すなわち、半導体基板１上には、ＭＩＳＦＥＴや容量素子などが形成されている。以下の図面においては、半導体基板１に形成されているＭＩＳＦＥＴの図示は省略し、層間絶縁膜上に形成された容量素子だけを図示するものとする。
図１に示す容量素子４を上部から見た平面図を図２に示す。図２において、容量素子４には、下部電極（第１電極）１０が形成されており、この下部電極１０上には絶縁膜（図示せず）を介して中間電極（第２電極）１１が形成されている。この下部電極１０と中間電極１１が平面上で重なり合う領域に容量素子（第１容量素子）Ｃ１が形成されている。さらに、中間電極１１上には、絶縁膜（図示せず）を介して上部電極（第３電極）１２および配線１３が形成されている。これにより、中間電極１１と上部電極１２が平面上で重なり合う領域に容量素子（第２容量素子）Ｃ２が形成される。そして、下部電極１０と上部電極１２とはプラグ１４を介して電気的に接続されており、また、中間電極１１は、プラグ１５を介して配線１３に接続されている。このように、容量素子４は、容量素子Ｃ１と容量素子Ｃ２とを基板の厚さ方向に積層した構造を有している。したがって、本実施の形態１では、容量素子Ｃ１と容量素子Ｃ２とを積層構造にせずに平面的に配置する場合に比べて、容量素子の半導体基板に占める占有面積を低減することができる。
図３は、図２のＡ−Ａ線で切断した断面図を示している。図３に示すように、半導体基板上には、層間絶縁膜として絶縁膜１６が形成されており、この絶縁膜１６上には、下部電極１０が形成されている。下部電極１０は、例えば、窒化チタン膜１７ａ、アルミニウム膜１７ｂおよび窒化チタン膜１７ｃの積層膜から形成されている。なお、下部電極は、上述した積層膜に限らず、例えば、タングステン膜、あるいはアルミニウム膜をチタン膜やタングステン膜などの高融点金属で積層した膜から構成してもよい。
下部電極１０上を含む絶縁膜１６上には、絶縁膜（第１絶縁膜）１９が形成されている。この絶縁膜１９には、開口部（溝）１９ａが形成されており、開口部１９ａの底部において下部電極１０が露出するようになっている。このように、下部電極１０の一部領域上には開口部１９ａが形成されており、その他の領域は、絶縁膜１９が形成されている。したがって、下部電極１０に開口部１９ａを設けることにより、下部電極１０上に段差が形成されている。
開口部１９ａの内部を含む絶縁膜１９上には、容量絶縁膜（第１容量絶縁膜）１８が形成されている。この容量絶縁膜１８は、例えば、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜あるいは、タンタルやハフニウムなどの酸化物を含む膜から形成されている。容量絶縁膜１８として、酸化アルミニウム膜、タンタルやハフニウムなどの酸化物を含む膜から構成することにより、容量絶縁膜１８を高誘電率の膜とすることができ、容量密度の向上が可能となる。一方、容量絶縁膜１８を酸化シリコン膜や窒化シリコン膜から構成することにより、容量素子の耐圧向上を図ることができる。また、容量絶縁膜１８を酸化シリコン膜や窒化シリコン膜から構成することで、誘電率の温度依存性や周波数依存性を少なくすることができる。つまり、容量絶縁膜１８の温度特性および周波数特性を改善することができる。
容量絶縁膜１８は、開口部１９ａの内部を含む絶縁膜１９上に形成されているので、開口部１９ａの底部に形成されている容量絶縁膜１８は、下部電極１０と直接接していることになる。一方、開口部１９ａ以外の絶縁膜１９上に形成されている容量絶縁膜１８は、下部電極１０と直接接していない。すなわち、下部電極１０と容量絶縁膜１８の間には絶縁膜１９が形成されている。このように、下部電極１０と容量絶縁膜１８は、直接接している部分と直接接していない部分があり、この点が本実施の形態１の特徴の一つである。
次に、容量絶縁膜１８上には、中間電極１１が形成されている。中間電極１１は、例えば窒化チタン膜２０ａ、アルミニウム膜２０ｂおよび窒化チタン膜２０ｃの積層膜から形成されるが、前述した下部電極１０と同様に他の材料を用いてもよい。中間電極１１は、開口部１９ａ内を含む容量絶縁膜１８上に形成されているため、中間電極１１には段差が形成されている。この中間電極１１、容量絶縁膜１８および下部電極１０により、一つの容量素子Ｃ１（図２参照）が形成される。このとき、開口部１９ａ内において、容量素子Ｃ１が形成されている。すなわち、開口部１９ａ内においては、下部電極１０上に直接接するように容量絶縁膜１８が形成されており、この容量絶縁膜１８上に直接、中間電極１１が形成されているので、下部電極１０と中間電極１１との距離が短くなり容量が大きくなる。したがって、容量が大きくなる開口部１９ａ内が容量素子Ｃ１として支配的に機能する。一方、開口部１９ａ以外の領域では、下部電極１０と容量絶縁膜１８の間に絶縁膜１９が形成されている。このため、下部電極１０と中間電極１１との距離は、開口部１９ａ内に比べて大きくなり、容量に対する寄与は少なくなる。
従来、上部に中間電極がある下部電極の領域において、下部電極は容量絶縁膜と直接接していた。しかし、この場合、容量素子が形成されている領域以外においても下部電極と中間電極との距離が容量素子形成領域と同様に近くなっていた。このため、中間電極を容量素子の電極以外に使用する場合に寄生容量が容量素子の容量と同等となって大きくなる問題点があった。すなわち、中間電極の寄生容量が大きくなって、中間電極を信号配線や電源配線などの一般配線としても使用するには、信号遅延や消費電力の増加が無視できない事態になっていた。
そこで、本実施の形態１では、容量素子形成領域においては、下部電極１０と中間電極１１との距離を近づけて容量を確保する一方、容量素子形成領域以外の領域においては、下部電極１０と中間電極１１の間に絶縁膜１９を設けて下部電極１０と中間電極１１との距離を遠ざけている。つまり、容量素子形成領域において、下部電極１０は、容量絶縁膜１８と直接接するように構成されているが、その他の領域において、下部電極１０と容量絶縁膜１８の間に絶縁膜１９を設けることにより、下部電極１０を容量絶縁膜１８と直接接しないように構成している。これにより、下部電極１０が容量絶縁膜１８と直接接していない領域上で、下部電極１０と中間電極１１との距離が大きくなるので、中間電極１１を一般配線に使用したとき、下部電極１０との間で生じる寄生容量を小さくすることができる。言い換えれば、下部電極１０上に開口部１９ａによる段差を設けて、開口部１９ａ内（容量素子形成領域）での下部電極１０と中間電極１１の距離よりも、開口部１９ａの外側の領域での下部電極１０と中間電極１１との距離を大きくしている。このため、中間電極１１を信号配線や電源配線に使用した場合における信号遅延や消費電力の増加を抑制することができる。
次に、中間電極１１上には、絶縁膜（第２絶縁膜）２２が形成されており、この絶縁膜２２には開口部２２ａが設けられている。この開口部２２ａの底部には、中間電極１１が露出している。そして、開口部２２ａの内部を含む絶縁膜２２上には、容量絶縁膜（第２容量絶縁膜）２１が形成されており、容量絶縁膜２１上には、窒化チタン膜２３が形成されている。さらに、窒化チタン膜２３上を含む絶縁膜２２上には、上部電極１２および配線１３が形成されている。
上部電極１２および配線１３は、例えば、窒化チタン膜２４ａ、アルミニウム膜２４ｂおよび窒化チタン膜２４ｃの積層膜から構成されている。この上部電極１２、容量絶縁膜２１および中間電極１１により、図２に示す容量素子Ｃ２が形成されている。すなわち、本実施の形態１では、下部電極１０、容量絶縁膜１８および中間電極１１よりなる容量素子Ｃ１上に、中間電極１１、容量絶縁膜２１および上部電極１２よりなる容量素子Ｃ２が形成されている。つまり、本実施の形態１では、容量素子Ｃ１および容量素子Ｃ２が積層構造で形成されている。このように、容量素子Ｃ１および容量素子Ｃ２を積層構造とすることにより、半導体基板に占める容量素子の占有面積を低減することができるので、半導体チップの縮小化が図られ、低コスト化を実現できる。または、容量素子の占有面積を低減できるので、他の機能を有する素子を半導体チップ上に搭載することができる。このため、半導体チップの高機能化および高性能化を図ることができる。
上部電極１２、容量絶縁膜２１および中間電極１１により、一つの容量素子Ｃ２（図２参照）が形成されるが、このとき、開口部２２ａ内において、容量素子Ｃ２が形成されている。すなわち、開口部２２ａ内においては、中間電極１１上に直接接するように容量絶縁膜２１が形成されており、この容量絶縁膜２１上に直接、上部電極１２が形成されているので、中間電極１１と上部電極１２との距離が短くなり容量が大きくなる。したがって、容量が大きくなる開口部２２ａ内が容量素子Ｃ２として支配的に機能する。一方、開口部２２ａ以外の領域（容量形成領域以外の領域）では、中間電極１１と容量絶縁膜２１の間に絶縁膜２２が形成されており、中間電極１１は、容量絶縁膜２１と直接接していない。このため、中間電極１１と上部電極１２との距離は、開口部２２ａ内に比べて大きくなり、容量に対する寄与は少なくなる。つまり、中間電極１１と上部電極１２との間の寄生容量を低減することができる。
また、図３に示すように、下部電極１０と上部電極１２とは、プラグ１４を介して電気的に接続されている。そして、中間電極１１は、プラグ１５を介して配線１３と電気的に接続されている。したがって、下部電極１０、容量絶縁膜１８および中間電極１１よりなる容量素子Ｃ１と、中間電極１１、容量絶縁膜２１および上部電極１２よりなる容量素子Ｃ２は、電気的に並列接続されている。このため、積層された容量素子Ｃ１と容量素子Ｃ２による総容量は、容量素子Ｃ１の容量と容量素子Ｃ２の容量の和となる。このことから、積層化することによって容量素子の占有面積を低減しても、トータルの総容量を確保できる。
本実施の形態１によれば、容量素子を積層構造にすることによって容量素子の占有面積を低減しつつも、積層化された容量素子を並列接続することにより、トータルの総容量を確保することができる。さらに、容量素子形成領域以外の領域では、電極間距離を容量素子形成領域に比べて大きくすることができるので、寄生容量を低減できる。このため、信号遅延や消費電力の低減を実現できるので、容量素子の電極を信号配線や電源配線として使用することができる。そして、電極を一般配線として利用できるので、半導体チップに引き回される配線も短くすることができ、その配線の寄生容量および配線抵抗を低減できる。また、電極を一般配線と共用することができるので、配線数も縮小でき、半導体チップの小型化をさらに推進することができる。また、電極を一般配線として用いることができるので、配線の設計などの設計自由度が増大する利点もある。
なお、本実施の形態１によれば、開口部１９ａ内に容量素子Ｃ１が形成され、開口部１９ａより小さい開口部２２ａ内に容量素子Ｃ２が形成される。このため、容量絶縁膜１８と下部電極１０の接触面積は、容量絶縁膜２１と中間電極１１の接触面積よりも大きくなっている。
次に、具体的に中間電極を一般配線として使用する場合の寄生容量（層間容量）を本発明者らが検討した構造の容量素子と本実施の形態１における構造の容量素子で比較した結果を示す。
図３に示すように、本実施の形態１では、容量素子形成領域以外の領域の下部電極１０と中間電極１１との距離はｄ１であり、中間電極１１と上部電極１２との距離はｄ２となっている。すなわち、容量素子形成領域以外の領域の電極間距離は、容量素子形成領域（開口部１９ａ、２２ａ内の領域）の電極間距離に比べて大きくなっている。
一方、本発明者らが検討した構造を図４に示す。図４に示すように、本発明者らが検討した構造では、下部電極１００、容量絶縁膜１０１、中間電極１０２、容量絶縁膜１０３および上部電極１０４が積層構造をしている。そして、下部電極１００と中間電極１０２との間の距離は、容量形成領域も容量形成領域以外の領域もｄ３となっている。同様に、中間電極１０２と上部電極１０４との間の距離は、容量形成領域も容量形成領域以外の領域もｄ４となっている。
中間電極と下部電極との間の寄生容量の比（本実施の形態１の寄生容量／本発明者らが検討した構造の寄生容量）を求めると、（ε１／ｄ１）／（ε２／ｄ３）＝（ε１・ｄ３）／（ε２・ｄ１）となる。同様に、中間電極と上部電極との間の寄生容量の比は、（ε１／ｄ２）／（ε２／ｄ４）＝（ε１・ｄ４）／（ε２・ｄ２）となる。
ここで、本実施の形態１の構造において、容量絶縁膜１８および容量絶縁膜２１が酸化シリコン膜から形成されているとすると、ε１＝４．２となる。そして、ｄ１およびｄ２の大きさを５００ｎｍとする。また、本発明者らが検討した構造において、容量絶縁膜１０１および容量絶縁膜１０３が窒化シリコン膜から形成されているとすると、ε２＝７となる。そして、ｄ３およびｄ４の大きさを５０ｎｍとする。
この条件で本実施の形態１における寄生容量の低減を計算すると以下に示す結果が得られた。すなわち、本発明者らが検討した構造の寄生容量を１００とした場合、本実施の形態１における寄生容量は６となり、１桁以上、寄生容量を低減することができる。
中間配線を信号配線や電源配線などの一般配線に使用する場合、配線による信号遅延は、配線抵抗×寄生容量に比例し、消費電極も寄生容量に比例する。寄生容量は、一般に同層の隣接する配線との間の寄生容量と、上下層間にある配線との寄生容量との和になる。ここで、同層の隣接する配線間の距離が離れていて、この寄生容量が無視できる場合、寄生容量は、上下層間にある配線との寄生容量になる。この条件では、上述したように寄生容量を１桁以上低減することができるので、中間電極を配線に用いた場合の信号遅延および消費電力は、最大１桁低減することが可能となる。すなわち、本実施の形態１によれば、本発明者らが検討した構造の中間電極を一般配線に利用する場合に比べて、大幅に寄生容量を少なくできるので、配線による信号遅延の低減および消費電力の低減を実現できる。
次に、本実施の形態１における容量素子の製造方法について、図面を参照しながら説明する。
まず、図示しない半導体基板上にＭＩＳＦＥＴを形成し、このＭＩＳＦＥＴに接続する配線を形成する。その後、配線上に層間絶縁膜となる絶縁膜３０を形成する。図５には、絶縁膜３０を形成した後の工程が記載されている。絶縁膜３０は、例えば、酸化シリコン膜から形成され、例えばＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。
次に、絶縁膜３０上に窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃを順次、積層して形成する。窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃは、例えば、スパッタリング法を使用して形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃをパターニングする。これにより、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃよりなる下部電極（第１電極）３２が形成される。そして、下部電極３２を含む絶縁膜３０上に絶縁膜（第１絶縁膜）３３を形成する。この絶縁膜３３も、例えばＣＶＤ法を使用した酸化シリコン膜より形成することができる。
続いて、図６に示すように、絶縁膜３３上にレジスト膜３４を塗布した後、レジスト膜３４に対して露光・現像処理を施すことにより、レジスト膜３４をパターニングする。パターニングは、開口部３５を形成する領域にレジスト膜３４が残らないようにする。次に、パターニングしたレジスト膜３４をマスクにして絶縁膜３３をエッチングする。これにより、絶縁膜３３に開口部（第１開口部）３５が形成される。この開口部３５の底部には、下部電極３２が露出している。
次に、レジスト膜３４を除去した後、図７に示すように、開口部３５内を含む絶縁膜３３上に容量絶縁膜（第１容量絶縁膜）３６を形成する。容量絶縁膜３６は、例えば、ＣＶＤ法を使用して形成することができ、例えば、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜あるいは、タンタルやハフニウムなどの酸化物を含む膜から形成することができる。
そして、容量絶縁膜３６上に窒化チタン膜３７ａ、アルミニウム膜３７ｂおよび窒化チタン膜３７ｃを順次、スパッタリング法で形成する（第１導体膜）。その後、窒化チタン膜３７ｃ上にレジスト膜３８を塗布し、塗布したレジスト膜３８に対して露光・現像処理を施す。これにより、レジスト膜３８をパターニングする。パターニングは、中間電極形成領域にレジスト膜３８が残るようにする。続いて、パターニングしたレジスト膜３８をマスクにしたエッチングにより、中間電極（第２電極）３９を形成する。このとき、開口部３５内においては、下部電極３２、容量絶縁膜３６および中間電極３９により第１容量素子が形成される。一方、開口部３５の外側の領域において、下部電極３２は、容量絶縁膜３６と直接接しておらず、下部電極３２と中間電極３９の間には、絶縁膜３３が形成されている。この領域は、容量素子形成領域ではないため、下部電極３２と中間電極３９との間は容量素子形成領域よりも離れており、寄生容量の低減が図られている。
次に、レジスト膜３８を除去した後、図８に示すように、中間電極３９上を含む絶縁膜３３上に絶縁膜（第２絶縁膜）４０を形成する。絶縁膜４０は、例えば、ＣＶＤ法を用いた酸化シリコン膜より形成することができる。続いて、絶縁膜４０上にレジスト膜４１を塗布した後、露光・現像処理を施すことにより、レジスト膜４１をパターニングする。パターニングは、接続孔形成領域にレジスト膜４１が残らないようにする。そして、パターニングしたレジスト膜４１をマスクにしたエッチングにより、接続孔４２および接続孔４３を形成する。接続孔４２は下部電極３２に達しており、接続孔４３は中間電極３９に達している。
次に、レジスト膜４１を除去した後、図９に示すように、接続孔４２および接続孔４３に導電材料を埋め込んでプラグ４４およびプラグ４５を形成する。プラグ４４およびプラグ４５は、例えば窒化チタン膜およびタングステン膜の積層膜を、接続孔４２、４３内を含む絶縁膜４０上に形成した後、ＣＭＰ（Chemical Mechanical Polishing）法を使用して絶縁膜４０上に形成された積層膜を研磨することにより形成される。
続いて、図１０に示すように、絶縁膜４０上にレジスト膜４６を塗布した後、露光・現像処理を施すことにより、レジスト膜４６をパターニングする。パターニングは、開口部形成領域にレジスト膜４６が残らないようにする。そして、パターニングしたレジスト膜４６をマスクにしてエッチングすることにより、開口部（第２開口部）４７を形成する。
次に、図１１に示すように、開口部４７内を含む絶縁膜４０上に容量絶縁膜（第２容量絶縁膜）４８および窒化チタン膜４９を積層して形成する。そして、窒化チタン膜４９上にレジスト膜５０を塗布した後、露光・現像処理を施すことにより、レジスト膜５０をパターニングする。続いて、パターニングしたレジスト膜５０をマスクにして、容量絶縁膜４８および窒化チタン膜４９をエッチングする。
次に、図１２に示すように、パターニングした窒化チタン膜４９を含む絶縁膜４０上に、窒化チタン膜５１ａ、アルミニウム膜５１ｂおよび窒化チタン膜５１ｃを順次、スパッタリング法で形成する（第２導体膜）。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの膜をパターニングすることにより、窒化チタン膜５１ａ、アルミニウム膜５１ｂおよび窒化チタン膜５１ｃよりなる上部電極（第３電極）５２を形成することができる。開口部４７内には、中間電極３９、容量絶縁膜４８および上部電極５２よりなる第２容量素子が形成される。一方、開口部４７の外側の領域においては、中間電極３９と上部電極５２との間に絶縁膜４０が形成されている。このため、中間電極３９と上部電極５２との距離が容量形成領域より大きくなっているので、中間電極３９の寄生容量を低減することができる。なお、中間電極３９は、例えば、上部電極５２と同層に形成された一般配線に接続されている。このようにして、本実施の形態１における容量素子を形成することができる。
（実施の形態２）
前記実施の形態１では、中間配線３９が上層の配線に接続される例について説明したが、本実施の形態２では、中間配線３９が上層の配線だけでなく下層の配線にも接続される製造方法について、図面を参照しながら説明する。
まず、図１３に示すように、絶縁膜３０上に窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃを順次、積層して形成する。窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃは、例えば、スパッタリング法を使用して形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃをパターニングする。これにより、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃよりなる下部電極（第１電極）３２および下層配線５３が形成される。そして、下部電極３２および下層配線５３を含む絶縁膜３０上に絶縁膜（第１絶縁膜）３３を形成する。この絶縁膜３３も、例えばＣＶＤ法を使用した酸化シリコン膜より形成することができる。
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、絶縁膜３３に接続孔を形成する。形成される接続孔の一つは下部電極３２に達し、他の接続孔の一つは下層配線５３に達している。そして、接続孔内を含む絶縁膜３３上に、窒化チタン膜およびタングステン膜からなる積層膜を形成した後、ＣＭＰ技術を使用して接続孔内にだけ積層膜を残すことにより、プラグ５４およびプラグ５５を形成する。
次に、図１４に示すように、絶縁膜３３上にレジスト膜３４を塗布した後、レジスト膜３４に対して露光・現像処理を施すことにより、レジスト膜３４をパターニングする。パターニングは、開口部３５を形成する領域にレジスト膜３４が残らないようにする。次に、パターニングしたレジスト膜３４をマスクにして絶縁膜３３をエッチングする。これにより、絶縁膜３３に開口部（第１開口部）３５が形成される。この開口部３５の底部には、下部電極３２が露出している。
次に、レジスト膜３４を除去した後、図１５に示すように、開口部３５内を含む絶縁膜３３上に容量絶縁膜（第１容量絶縁膜）３６を形成する。そして、容量絶縁膜３６上にレジスト膜５６を塗布した後、露光・現像処理を施すことにより、パターニングする。パターニングは、容量絶縁膜３６を残す領域にレジスト膜５６が残るようにする。
続いて、図１６に示すように、レジスト膜５６を除去した後、容量絶縁膜３６を含む絶縁膜３３上に窒化チタン膜３７ａ、アルミニウム膜３７ｂおよび窒化チタン膜３７ｃを順次、スパッタリング法で形成する（第１導体膜）。その後、窒化チタン膜３７ｃ上にレジスト膜５７を塗布し、塗布したレジスト膜５７に対して露光・現像処理を施す。これにより、レジスト膜５７をパターニングする。パターニングは、中間電極形成領域および配線形成領域にレジスト膜５７が残るようにする。続いて、パターニングしたレジスト膜５７をマスクにしたエッチングにより、中間電極（第２電極）３９および配線５８を形成する。
ここで、前記実施の形態１では、容量絶縁膜３６、窒化チタン膜３７ａ、アルミニウム膜３７ｂおよび窒化チタン膜３７ｃを順次積層した後、パターニングして中間電極３９を形成していた。しかし、この方法では、中間電極３９とプラグ５５との間に容量絶縁膜３６が形成されてしまうため、中間電極３９と下層配線５３との導通がとれなくなってしまう。そこで、本実施の形態２では、まず、容量絶縁膜３６を形成した後にパターニングしてプラグ５５上に容量絶縁膜が残らないようにしている。そしてその後、中間電極３９を形成することにより、中間電極３９と下層配線５３とをプラグ５５を介して電気接続するようにしている。これにより、中間電極３９を下層配線５３に電気接続することができる。
次に、レジスト膜５７を除去した後、図１７に示すように、中間電極３９上を含む絶縁膜３３上に絶縁膜（第２絶縁膜）４０を形成する。絶縁膜４０は、例えば、ＣＶＤ法を用いた酸化シリコン膜より形成することができる。続いて、絶縁膜４０上にレジスト膜４１を塗布した後、露光・現像処理を施すことにより、レジスト膜４１をパターニングする。パターニングは、接続孔形成領域にレジスト膜４１が残らないようにする。そして、パターニングしたレジスト膜４１をマスクにしたエッチングにより、接続孔４３および接続孔５９を形成する。接続孔４３は中間電極３９に達しており、接続孔５９は配線５８に達している。
次に、レジスト膜４１を除去した後、図１８に示すように、接続孔４３および接続孔５９に導電材料を埋め込んでプラグ６０およびプラグ６１を形成する。プラグ６０およびプラグ６１は、例えば窒化チタン膜およびタングステン膜の積層膜を、接続孔４３、５９内を含む絶縁膜４０上に形成した後、ＣＭＰ法を使用して絶縁膜４０上に形成された積層膜を研磨することにより形成される。
続いて、図１９に示すように、絶縁膜４０上にレジスト膜４６を塗布した後、露光・現像処理を施すことにより、レジスト膜４６をパターニングする。パターニングは、開口部形成領域にレジスト膜４６が残らないようにする。そして、パターニングしたレジスト膜４６をマスクにしてエッチングすることにより、開口部（第２開口部）４７を形成する。
次に、図２０に示すように、開口部４７内を含む絶縁膜４０上に容量絶縁膜（第２容量絶縁膜）４８および窒化チタン膜４９を積層して形成する。そして、窒化チタン膜４９上にレジスト膜５０を塗布した後、露光・現像処理を施すことにより、レジスト膜５０をパターニングする。続いて、パターニングしたレジスト膜５０をマスクにして、容量絶縁膜４８および窒化チタン膜４９をエッチングする。
次に、図２１に示すように、パターニングした窒化チタン膜４９を含む絶縁膜４０上に、窒化チタン膜５１ａ、アルミニウム膜５１ｂおよび窒化チタン膜５１ｃを順次、スパッタリング法で形成する（第２導体膜）。その後、フォトリソグラフィ技術およびエッチング技術を使用して、これらの膜をパターニングすることにより、窒化チタン膜５１ａ、アルミニウム膜５１ｂおよび窒化チタン膜５１ｃよりなる上部電極（第３電極）５２を形成することができる。このようにして、中間電極３９を上下層の配線に接続することができる。本実施の形態２によれば、一般配線に接続する中間電極３９を上層配線だけでなく、下層配線にも接続できるので、配線形成の自由度を増大することができる。なお、本実施の形態２によれば、前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
本実施の形態３では、積層構造で可変容量を形成する例について説明する。図２２は、本実施の形態３における容量素子を示した平面図である。図２２において、下部電極１０が形成されており、この下部電極１０上には絶縁膜（図示せず）を介して中間電極１１が形成されている。この下部電極１０と中間電極１１が平面上で重なり合う領域に容量素子Ｃａが形成されている。さらに、中間電極１１上には、絶縁膜（図示せず）を介して上部電極１２ａ〜１２ｃおよび配線１３が形成されている。中間電極１１と上部電極１２ａが平面的に重なり合う領域には、容量素子Ｃｂが形成されており、中間電極１１と上部電極１２ｂが平面的に重なり合う領域には、容量素子Ｃｃが形成されている。さらに、中間電極１１と上部電極１２ｃが平面的に重なり合う領域には、容量素子Ｃｄが形成されている。このように本実施の形態３では、容量素子Ｃａ上に容量素子Ｃｂ、Ｃｃ、Ｃｄが形成された構造をしている。上部電極１２ａ〜１２ｃは、例えばプラグ１４を介して下部電極１０に接続されており、中間電極１１は、例えばプラグ１５を介して配線１３に接続されている。したがって、容量素子Ｃａ、Ｃｂ、Ｃｃ、Ｃｄは、互いに並列接続されている。このときの回路図を図２４に示す。図２４に示すように、容量素子Ｃａ、Ｃｂ、Ｃｃ、Ｃｄは、並列接続されており、それぞれの容量素子にはスイッチが設けられている。これにより、可変容量素子を形成することができる。例えば、容量素子Ｃａに接続されているスイッチだけをオンにすると、可変容量素子の容量は容量素子Ｃａの容量になる。また、容量素子Ｃａのスイッチと容量素子Ｃｂのスイッチをオンにすると、可変容量素子の容量は、容量素子Ｃａの容量と容量素子Ｃｂの容量との和になる。このようにスイッチを適宜選択することにより、所望の容量を得ることができる。本実施の形態３によれば、積層化された複数の容量素子とスイッチを組み合わせることで、容量素子の占有面積を低減させながら柔軟度の高い可変容量素子を形成することができる。
図２３は、図２２のＡ−Ａ線で切断した断面図を示したものである。図２３の構成は、前記実施の形態１とほぼ同様の構成をしており、異なる点は、上部電極１２ｂおよび上部電極１２ｃが設けられている点である。すなわち、本実施の形態３では、中間電極１１と上部電極１２ｂによって容量素子Ｃｃが形成され、中間電極１１と上部電極１２ｃによって容量素子Ｃｄが形成されている。中間電極１１は、前記実施の形態１と同様に段差が設けられている。つまり、容量素子形成領域（開口部内）では、中間電極１１と下部電極１０の距離は小さくなっている一方、容量素子形成領域以外の領域（開口部の外側）では、中間電極１１と下部電極１０との距離が大きくなっている。同様に、中間電極１１と上部電極１２ｂ、１２ｃとの間でも寄生容量の低減が図られている。これにより、中間電極１１と下部電極１０との間の寄生容量を低減することができるので、中間電極１１を一般配線に使用したときの信号遅延および消費電力の増加を抑制できる。
なお、本実施の形態３における可変容量素子の製造方法は、前記実施の形態１と基本的に同様である。特徴点は、図２３に示すように、中間電極１１上に形成された絶縁膜２２に二つの開口部を形成し、一方の開口部に容量絶縁膜２１および上部電極１２ｂを形成することにより、容量素子Ｃｃを形成している。また、他方の開口部に容量絶縁膜２１および上部電極１２ｃを形成することにより、容量素子Ｃｄを形成している。これらの構造は、フォトリソグラフィ技術によるパターニングを変えることで実現することができる。
（実施の形態４）
本実施の形態４は、開口部の側壁にサイドウォールを形成した容量素子について説明する。図２５は、図３に示す容量素子の開口部１９ａ付近を拡大した断面図である。図２５において、アルミニウム膜１７ｂ上には窒化チタン膜１７ｃが形成されており、この窒化チタン膜１７ｃ上に絶縁膜１９が形成されている。そして、絶縁膜１９には、開口部１９ａが形成されており、この開口部１９ａの底面および側面には容量絶縁膜１８が形成されている。なお、図示はされていないが、容量絶縁膜１８上には上部電極１２が形成されている。
ここで、絶縁膜１９に開口部１９ａを形成する際、エッチング技術が使用されるが、このとき、オーバーエッチングにより開口部１９ａの底部に露出する窒化チタン膜１７ｃの一部もエッチングされる。そして、開口部１９ａの底面および側面を含む絶縁膜１９上に容量絶縁膜１８が形成される。容量絶縁膜１８は、例えばプラズマＣＶＤ法によって形成されるが、プラズマＣＶＤ法では、開口部１９ａの底面に形成される容量絶縁膜１８の膜厚と開口部１９ａの側面に形成される容量絶縁膜１８の膜厚が異なる。すなわち、開口部１９ａの底面に比べて開口部１９ａの側面では、形成される容量絶縁膜１８の膜厚が薄くなる。このように、窒化チタン膜１７ｃのエッチングおよび開口部１９ａの側面で容量絶縁膜１８の膜厚が薄くなる現象から、開口部１９ａの角部で、容量素子の耐圧が低下する問題が生じる。
そこで、本実施の形態４では、図２６に示すように、開口部１９ａの側面に絶縁体膜からなるサイドウォール６５を設けている。そして、このサイドウォール６５上に容量絶縁膜１８を設けることにより、開口部１９ａの角部における絶縁膜の厚さを確保できるので、容量素子の耐圧を向上させることができる。すなわち、開口部１９ａの側面には、容量絶縁膜１８の他にサイドウォール６５を形成しているので、窒化チタン膜１７ｃの一部がエッチングによって削られても、開口部１９ａの角部における中間電極と上部電極との距離を大きくすることができる。このため、開口部１９ａの角部におけるリーク電流を抑制することができ、容量素子の耐圧向上を図ることができる。
次に、本実施の形態４における容量素子の製造方法について説明する。図２７に示すように、絶縁膜３０上に窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃを順次、積層して形成する。窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃは、例えば、スパッタリング法を使用して形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃをパターニングする。これにより、窒化チタン膜３１ａ、アルミニウム膜３１ｂおよび窒化チタン膜３１ｃよりなる下部電極３２が形成される。そして、下部電極３２を含む絶縁膜３０上に絶縁膜３３を形成する。この絶縁膜３３も、例えばＣＶＤ法を使用した酸化シリコン膜より形成することができる。
続いて、図２８に示すように、絶縁膜３３上にレジスト膜３４を塗布した後、レジスト膜３４に対して露光・現像処理を施すことにより、レジスト膜３４をパターニングする。パターニングは、開口部３５を形成する領域にレジスト膜３４が残らないようにする。次に、パターニングしたレジスト膜３４をマスクにして絶縁膜３３をエッチングする。これにより、絶縁膜３３に開口部３５が形成される。この開口部３５の底部には、下部電極３２が露出している。
次に、図２９に示すように、開口部３５内を含む絶縁膜３３上に例えば酸化シリコン膜よりなる絶縁膜（第３絶縁膜）６６を形成する。絶縁膜６６は例えばＣＶＤ法を使用して形成することができる。その後、図３０に示すように、絶縁膜６６を異方性エッチングすることにより、開口部３５の側壁にだけ絶縁膜６６を残してサイドウォール６７を形成する。なお、サイドウォール６７は、下地である窒化チタン膜１７ｃと選択比がとれればよいので、酸化シリコン膜に限らず他の絶縁膜であってもよい。
続いて、レジスト膜３４を除去した後、図３１に示すように、開口部３５内を含む絶縁膜３３上に容量絶縁膜３６を形成する。容量絶縁膜３６は、例えば、ＣＶＤ法を使用して形成することができる。そして、容量絶縁膜３６上に窒化チタン膜３７ａ、アルミニウム膜３７ｂおよび窒化チタン膜３７ｃを順次、スパッタリング法で形成する。その後、窒化チタン膜３７ｃ上にレジスト膜３８を塗布し、塗布したレジスト膜３８に対して露光・現像処理を施す。これにより、レジスト膜３８をパターニングする。パターニングは、中間電極形成領域にレジスト膜３８が残るようにする。続いて、パターニングしたレジスト膜３８をマスクにしたエッチングにより、中間電極３９を形成する。
その後、レジスト膜３８を除去した後、中間電極３９上を含む絶縁膜３３上に絶縁膜４０を形成し、この絶縁膜４０に開口部４７を形成する。そして、開口部４７内を含む絶縁膜４０上に絶縁膜を形成した後、この絶縁膜を異方性エッチングすることにより、サイドウォール６８を形成する。その後は、前記実施の形態１と同様の工程を経ることにより、図３２に示す容量素子を形成することができる。
本実施の形態４によれば、電極間の寄生容量を低減できるとともに、サイドウォール６７、６８を設けることにより、容量素子の耐圧向上を図ることができる。なお、本実施の形態４では、サイドウォール６７、６８を設けることにより、容量素子の耐圧を向上させているが、例えば図３３に示すように、エッチング技術を改良することによって、窒化チタン膜１７ｃの削れ量を抑制し、開口部１９ａの角部における耐圧を向上させてもよい。すなわち、窒化チタン膜１７ｃの削れ量が抑制されれば、開口部１９ａの角部において、上部電極と中間電極との距離が必要以上に近づくことがなくなり、リーク電流を抑制できるので、容量素子の耐圧を向上できる。
（実施の形態５）
本実施の形態５では、３つの容量素子を積層した構造の容量素子について説明する。図３４は、本実施の形態５における容量素子を示した断面図である。図３４において、２つの容量素子（第１容量素子および第２容量素子）が積層されている下部電極３２から上部電極５２までの構造は、前記実施の形態１と同様である。本実施の形態５では、上部電極５２上に絶縁膜７０が形成されており、この絶縁膜７０に開口部７１が形成されている。開口部７１内を含む絶縁膜７０上には、容量絶縁膜７２、窒化チタン膜７３および最上部電極７５が形成されている。最上部電極７５は、例えば窒化チタン膜７４ａ、アルミニウム膜７４ｂおよび窒化チタン膜７４ｃの積層膜から構成されている。
このように本実施の形態５では、下部電極３２、容量絶縁膜３６および中間電極３９よりなる第１容量素子上に、中間電極３９、容量絶縁膜４８および上部電極５２よりなる第２容量素子が形成されている。そして、さらに、第２容量素子上に、上部電極５２、容量絶縁膜７２および最上部電極７５よりなる第３容量素子が形成されている。これら第１容量素子、第２容量素子および第３容量素子は、並列接続されており、３つの容量素子が積層した構造となっている。したがって、本実施の形態５によれば、容量素子の占有面積を低減しながら、大きな容量を確保することができる。すなわち、本実施の形態５によれば、３つの容量素子を積層した構造をしているので、２つの容量素子を積層した構造に比べて、さらに大きな容量を確保することができる。
（実施の形態６）
本実施の形態６では、２つの容量素子を積層した構造の容量素子と、積層構造を有さない容量素子とを設ける例について説明する。図３５は、本実施の形態６における容量素子を示した断面図である。図３５に示すように、本実施の形態６における容量素子は、２つの容量素子を積層した構造の容量素子７６と単層構造の容量素子（第４容量素子）７７が設けられている。容量素子７６は、前記実施の形態１で説明した容量素子と同様である。
この容量素子７６と容量素子７７は、互いに並列接続されており、容量素子７７をオン／オフするスイッチが設けられている。このように構成することで、容量の微調整が可能となる。すなわち、容量素子７６は積層構造をしているので大きな容量をしている。一方、容量素子７７は単層構造をしているので小さな容量をしている。ここで、容量素子７７に接続されたスイッチをオンすることで、容量素子７６だけの容量から容量素子７７の容量だけ増加させることができる。回路の特性などの関係から容量素子７６の容量からわずかに容量を増加させたい場合には、低容量の容量素子７７に接続されたスイッチをオンさせることで対応できる。このように本実施の形態６によれば、積層構造をした容量素子７６と単層構造をした容量素子７７を組み合わせることにより、容量の微調整が可能となる。
（実施の形態７）
本実施の形態７では、前記実施の形態１〜６で説明した容量素子を使用する電子装置について説明する。電子装置の一例として携帯電話機を説明する。図３６は、携帯電話機における送受信部の構成を示したブロック図である。図３６に示すように、送受信部８０は、アンテナ８１、アンテナスイッチ８２、ＲＦ（Radio Frequency）フィルタ８３、ＲＦ−ＩＣ（送受信装置）８４、ベースバンド部８５およびＰＡモジュール８６を有している。さらに、ＲＦ−ＩＣ８４は、ＬＮＡ（Low Noise Amplifier）８７、ＰＧＡ８８、ＴＸＶＣＯ（電圧制御発振器）８９、ＲＦＶＣＯ９０、ＩＦＶＣＯ９１、ＤＣ／ＶＣＸＯ９２などから構成されている。
まず、携帯電話機において電波を受信する動作の一例について簡単に説明する。アンテナ８１で受信したＲＦ信号は、アンテナスイッチ８２によって受信側に伝達される。そして、受信したＲＦ信号は、ＲＦフィルタ８３を介してＲＦ−ＩＣ８４に入力される。ＲＦ−ＩＣ８４に入力されたＲＦ信号は、ＬＮＡ８７で増幅される。その後、増幅された信号をダイレクトコンバージョンミキサにて直交復調することで、直接ベースバンド信号が得られる。このベースバンド信号は、それぞれＰＧＡ８８で利得調節されて、ベースバンド部８５に送られて処理される。このようにして電波を受信することができる。
次に、携帯電話機において電波を送信する動作の一例について簡単に説明する。ベースバンド部８５よりベースバンド信号がＲＦ−ＩＣ８４に入力されると、ＲＦ−ＩＣ８４では、ＩＦ信号をベースバンド信号で直交変調する。そして、ＴＸＶＣＯ８９を含むＰＬＬ回路でＩＦ信号を周波数変換してＲＦ信号が得られる。ＲＦ−ＩＣ８４のシンセサイザは、内蔵されているＲＦＶＣＯ９０、ＩＦＶＣＯ９１や分周器を介して各ブロックにローカル信号を供給している。また、基準クロックは、ＤＣ／ＶＣＸＯ９２にて生成している。
ＲＦ−ＩＣ８４で生成されたＲＦ信号は、ＰＡモジュール８６で増幅される。そして、アンテナスイッチ８２を介してアンテナ８１からＲＦ信号が送信される。このようにして電波を送信することができる。
ＲＦ−ＩＣ８４には、図３６に示すように様々な回路が形成されているが、これらの回路は一つの半導体チップに搭載されている。すなわち、一つの半導体チップ上にＲＦ−ＩＣが形成されている。図３７は、ＬＮＡ８７の回路の一例を示したものである。図３７に示すように、ＬＮＡ８７には、複数の容量素子が使用されていることがわかる。ＬＮＡ８７は、低雑音の増幅器であり、このＬＮＡ８７の入力部に設けられている容量素子は、インピーダンスマッチングを行なうために使用されている。
図３８は、ＰＧＡ８８に含まれるバンドパスフィルタの一例を示したものである。図３８に示すバンドパスフィルタは、所定の周波数範囲の信号だけを通過させる機能を有しており、複数の容量素子が使用されていることがわかる。
図３９および図４０は、電圧制御発振器の一例を示した図である。図３９および図４０に示す電圧制御発振器は、負性抵抗を加えるアンプ回路とＬＣ共振回路からなる差動タイプの発振器であり、複数の容量素子が使用されていることがわかる。このようにＲＦ―ＩＣ８４に形成されている回路には、複数の容量素子が使用されているが、これらの容量素子は、高周波特性およびノイズ特性により、寄生抵抗や寄生容量の少ない低損失なものが要求される。そこで、ＲＦ−ＩＣ８４に前記実施の形態１〜６で説明した容量素子を用いることにより、容量素子の寄生容量を低減できるので、ＲＦ−ＩＣ８４に対して低損失で高性能の容量素子を提供できる。
ＲＦ−ＩＣ８４の各回路は、例えば図３７〜図４０に示すように、多数の容量素子を使用している。これらの容量素子の容量はＲＦ−ＩＣ全体で１０ｎＦ前後の容量となり、これらの容量をゲート容量（拡散容量）で構成した場合、約２．５ｍｍ２の面積が必要となる。ここで、ゲート容量の単位容量を例えば４ｆＦ／μｍ２としている。
また、ＲＦ−ＩＣ８４は一般に３層〜６層の多層配線で構成されているが、現状の配線使用面積は、１層あたり２０％〜４０％で未使用の面積が多数を占めている。このため、ＲＦ−ＩＣ８４に使用される容量素子として、本実施の形態１〜６に示す容量素子を使用することにより、多層配線中に容量素子を効率良く配置すれば、ゲート容量形成領域の面積を低減することができる。例えば、３．５ｍｍ×３．５ｍｍの半導体チップの場合、２．５ｍｍ２のゲート容量の部分を多層配線間に形成すると、必要な半導体チップのサイズは、３．５ｍｍ×３．５ｍｍ−２．５ｍｍ２＝９．７５ｍｍ２となり、約２０％の面積低減が可能となる。その結果、シリコンウェハ１枚から取得できる半導体チップの数も約２０％増加でき、半導体チップ１個あたりの製造コストも低減することができる。
また、ＲＦ−ＩＣ８４では、電源電圧を低減しにくく各素子にある程度の耐圧が必要とされる。ここで、前記実施の形態４で説明したようにサイドウォールを設けることにより、容量素子の耐圧を向上することができる。したがって、ＲＦ−ＩＣ８４に使用する容量素子として、前記実施の形態４で説明した容量素子を用いることにより、耐圧を向上させることができ、ＲＦ−ＩＣ８４の信頼性向上を図ることができる。
なお、本実施の形態７では、ＲＦ−ＩＣ８４に前記実施の形態１〜６における容量素子を適用する例について説明したが、これに限らず、例えばＰＡモジュール８６に適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
本発明の実施の形態１における半導体装置の一部を示した断面図である。 実施の形態１における容量素子を上部から見た平面図である。 図２のＡ−Ａ線で切断した断面図である。 本発明者らが検討した容量素子を示す断面図である。 実施の形態１における容量素子の製造工程を示した断面図である。 図５に続く容量素子の製造工程を示した断面図である。 図６に続く容量素子の製造工程を示した断面図である。 図７に続く容量素子の製造工程を示した断面図である。 図８に続く容量素子の製造工程を示した断面図である。 図９に続く容量素子の製造工程を示した断面図である。 図１０に続く容量素子の製造工程を示した断面図である。 図１１に続く容量素子の製造工程を示した断面図である。 実施の形態２における容量素子の製造工程を示した断面図である。 図１３に続く容量素子の製造工程を示した断面図である。 図１４に続く容量素子の製造工程を示した断面図である。 図１５に続く容量素子の製造工程を示した断面図である。 図１６に続く容量素子の製造工程を示した断面図である。 図１７に続く容量素子の製造工程を示した断面図である。 図１８に続く容量素子の製造工程を示した断面図である。 図１９に続く容量素子の製造工程を示した断面図である。 図２０に続く容量素子の製造工程を示した断面図である。 実施の形態３における容量素子を上部から見た平面図である。 図２２のＡ−Ａ線で切断した断面図である。 容量素子を並列接続した回路図である。 図３に示す容量素子の開口部付近を拡大した断面図である。 開口部の側壁にサイドウォールを形成した様子を示した断面図である。 実施の形態４における容量素子の製造工程を示した断面図である。 図２７に続く容量素子の製造工程を示した断面図である。 図２８に続く容量素子の製造工程を示した断面図である。 図２９に続く容量素子の製造工程を示した断面図である。 図３０に続く容量素子の製造工程を示した断面図である。 図３１に続く容量素子の製造工程を示した断面図である。 開口部の底部がオーバーエッチングされていない様子を示す断面図である。 実施の形態５における容量素子を示した断面図である。 実施の形態６における容量素子を示した断面図である。 携帯電話機の送受信部を示したブロック図である。 低雑音増幅器の一例を示した回路図である。 バンドパスフィルタの一例を示した回路図である。 電圧制御発振器の一例を示した回路図である。 電圧制御発振器の一例を示した回路図である。
符号の説明
１ 半導体基板
２ ｎチャネル型ＭＩＳＦＥＴ
３ ｐチャネル型ＭＩＳＦＥＴ
４ 容量素子
１０ 下部電極
１１ 中間電極
１２ 上部電極
１３ 配線
１４ プラグ
１５ プラグ
１６ 絶縁膜
１７ａ 窒化チタン膜
１７ｂ アルミニウム膜
１７ｃ 窒化チタン膜
１８ 容量絶縁膜
１９ 絶縁膜
１９ａ 開口部
２０ａ 窒化チタン膜
２０ｂ アルミニウム膜
２０ｃ 窒化チタン膜
２１ 容量絶縁膜
２２ 絶縁膜
２２ａ 開口部
２３ 窒化チタン膜
２４ａ 窒化チタン膜
２４ｂ アルミニウム膜
２４ｃ 窒化チタン膜
３０ 絶縁膜
３１ａ 窒化チタン膜
３１ｂ アルミニウム膜
３１ｃ 窒化チタン膜
３２ 下部電極
３３ 絶縁膜
３４ レジスト膜
３５ 開口部
３６ 容量絶縁膜
３７ａ 窒化チタン膜
３７ｂ アルミニウム膜
３７ｃ 窒化チタン膜
３８ レジスト膜
３９ 中間電極
４０ 絶縁膜
４１ レジスト膜
４２ 接続孔
４３ 接続孔
４４ プラグ
４５ プラグ
４６ レジスト膜
４７ 開口部
４８ 容量絶縁膜
４９ 窒化チタン膜
５０ レジスト膜
５１ａ 窒化チタン膜
５１ｂ アルミニウム膜
５１ｃ 窒化チタン膜
５２ 上部電極
５３ 下層配線
５４ プラグ
５５ プラグ
５６ レジスト膜
５７ レジスト膜
５８ 配線
５９ 接続孔
６０ プラグ
６１ プラグ
６６ 絶縁膜
６７ サイドウォール
６８ サイドウォール
７０ 絶縁膜
７１ 開口部
７２ 容量絶縁膜
７３ 窒化チタン膜
７４ａ 窒化チタン膜
７４ｂ アルミニウム膜
７４ｃ 窒化チタン膜
７５ 最上部電極
７６ 容量素子
７７ 容量素子
８０ 送受信部
８１ アンテナ
８２ アンテナスイッチ
８３ ＲＦフィルタ
８４ ＲＦ−ＩＣ
８５ ベースバンド部
８６ ＰＡモジュール
８７ ＬＮＡ
８８ ＰＧＡ
８９ ＴＸＶＣＯ
９０ ＲＦＶＣＯ
９１ ＩＦＶＣＯ
９２ ＤＣ／ＶＣＸＯ
１００ 下部電極
１０１ 容量絶縁膜
１０２ 中間電極
１０３ 容量絶縁膜
１０４ 上部電極
Ｃ１ 容量素子
Ｃ２ 容量素子
Ｃａ〜Ｃｄ 容量素子

Claims (18)

  1. 第１電極と、
    前記第１電極上に形成された第１絶縁膜と、
    前記第１絶縁膜に形成され、且つ、前記第１電極が露出するように形成された第1開口部と、
    前記第１開口部の側壁に形成され、且つ、第３絶縁膜からなる第１サイドウォールと、
    前記第１絶縁膜上に形成され、且つ、前記第１開口部内にて前記第１サイドウォールを覆うように前記第１電極上に形成された第１容量絶縁膜と、
    前記第１容量絶縁膜上に形成された第２電極と、
    前記第２電極上に形成された第２絶縁膜と、
    前記第２絶縁膜に形成され、且つ、前記第２電極が露出するように形成された第２開口部と、
    前記第２開口部の側壁に形成され、且つ、第４絶縁膜からなる第２サイドウォールと、
    前記第２絶縁膜上に形成され、且つ、前記第２開口部内にて前記第２サイドウォールを覆うように前記第２電極上に形成された第２容量絶縁膜と、
    前記第２容量絶縁膜上に形成された第３電極と、を備えることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１容量絶縁膜と前記第１電極の接触面積は、前記第２容量絶縁膜と前記第２電極の接触面積よりも大きいことを特徴とする半導体装置。
  3. 請求項１または２において、
    前記第２電極は、信号配線あるいは電源配線に使用されることを特徴とする半導体装置。
  4. 請求項１〜３の何れか1項において、
    前記第１電極と前記第３電極とは、電気的に接続されていることを特徴とする半導体装置。
  5. 請求項４において、
    前記第１電極、前記第１容量絶縁膜および前記第２電極からなる第１容量素子と、前記第２電極、前記第２容量絶縁膜および前記第３電極からなる第２容量素子は、並列接続されていることを特徴とする半導体装置。
  6. 請求項１〜５の何れか1項において、
    前記第１電極、前記第２電極および前記第３電極は、アルミニウム膜あるいはタングステン膜から形成されていることを特徴とする半導体装置。
  7. 請求項１〜６の何れか1項において、
    前記第１容量絶縁膜および前記第２容量絶縁膜は、酸化シリコン膜、窒化シリコン膜、アルミナ膜、タンタルあるいはハフニウムの酸化物を含む膜のいずれかより形成されていることを特徴とする半導体装置。
  8. 請求項１〜７の何れか1項において、
    前記第1開口部内において、前記第1サイドウォールを介して前記第1開口部の側壁に形成されている前記第1容量絶縁膜の膜厚は、前記第1電極上に形成されている前記第１容量絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
  9. 請求項１〜８の何れか1項において、
    前記第２開口部内において、前記第２サイドウォールを介して前記第２開口部の側壁に形成されている前記第２容量絶縁膜の膜厚は、前記第２電極上に形成されている前記第２容量絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。
  10. 請求項１〜９の何れか1項において、
    前記第１開口部内において、前記第１容量絶縁膜は、前記第1電極および前記第１サイドウォールと直接接していることを特徴とする半導体装置。
  11. 請求項１〜１０の何れか1項において、
    前記第２開口部内において、前記第２容量絶縁膜は、前記第２電極および前記第２サイドウォールと直接接していることを特徴とする半導体装置。
  12. （ａ）半導体基板上に第１電極を形成する工程と、
    （ｂ）前記第１電極上に第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜に前記第１電極に達する第１開口部を形成する工程と、
    （ｄ）前記第1開口部の側壁に、第３絶縁膜からなる第1サイドウォールを形成する工程と、
    （ｅ）前記第１絶縁膜上に第１容量絶縁膜を形成する工程であって、前記第１開口部内にて前記第１サイドウォールを覆うように前記第1電極上に前記第１容量絶縁膜を形成する工程と、
    （ｆ）前記第１開口部内を含む前記第１容量絶縁膜上に第１導体膜を形成する工程と、
    （ｇ）前記第１導体膜をパターニングして第２電極を形成する工程と、
    （ｈ）前記第２電極上に第２絶縁膜を形成する工程と、
    （ｉ）前記第２絶縁膜に前記第２電極に達する第２開口部を形成する工程と、
    （ｊ）前記第２開口部の側壁に、第４絶縁膜からなる第２サイドウォールを形成する工程と、
    （ｋ）前記第２絶縁膜上に第２容量絶縁膜を形成する工程であって、前記第２開口部内にて前記第２サイドウォールを覆うように前記第２電極上に前記第２容量絶縁膜を形成する工程と、
    （ｌ）前記第２開口部内を含む前記第２容量絶縁膜上に第２導体膜を形成する工程と、
    （ｍ）前記第２導体膜をパターニングして第３電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
  13. 請求項１２において、
    前記第1開口部内において、前記第1サイドウォールを介して前記第1開口部の側壁に形成されている前記第1容量絶縁膜の膜厚は、前記第1電極上に形成されている前記第１容量絶縁膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
  14. 請求項１２または１３において、
    前記第２開口部内において、前記第２サイドウォールを介して前記第２開口部の側壁に形成されている前記第２容量絶縁膜の膜厚は、前記第２電極上に形成されている前記第２容量絶縁膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
  15. 請求項１２〜１４の何れか1項において、
    前記第１開口部内において、前記第１容量絶縁膜は、前記第1電極および前記第１サイドウォールと直接接していることを特徴とする半導体装置の製造方法。
  16. 請求項１２〜１５の何れか1項において、
    前記第２開口部内において、前記第２容量絶縁膜は、前記第２電極および前記第２サイドウォールと直接接していることを特徴とする半導体装置の製造方法。
  17. 請求項１２〜１６の何れか1項において、
    前記（ｄ）工程は、
    （ｄ１）前記第1絶縁膜上、及び、前記第1開口部にて前記第1電極上に前記第３絶縁膜を形成する工程と、
    （ｄ２）前記第３絶縁膜を異方性エッチングすることにより、前記第1開口部の側壁に前記第３絶縁膜を残すことで、前記第1サイドウォールを形成する工程と、を有することを特徴とする半導体装置の製造方法。
  18. 請求項１２〜１７の何れか1項において、
    前記（ｊ）工程は、
    （ｊ１）前記第２絶縁膜上、及び、前記第２開口部にて前記第２電極上に前記第４絶縁膜を形成する工程と、
    （ｊ２）前記第４絶縁膜を異方性エッチングすることにより、前記第２開口部の側壁に前記第４絶縁膜を残すことで、前記第２サイドウォールを形成する工程と、を有することを特徴とする半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016490A (ja) * 2006-07-03 2008-01-24 Nec Electronics Corp 半導体装置
JP5135827B2 (ja) * 2007-02-27 2013-02-06 株式会社日立製作所 半導体装置及びその製造方法
KR101187659B1 (ko) 2007-03-20 2012-10-05 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5194549B2 (ja) * 2007-04-27 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2010003742A (ja) * 2008-06-18 2010-01-07 Fujitsu Microelectronics Ltd 半導体装置、及び薄膜キャパシタの製造方法
JP2010135453A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp 半導体装置、半導体装置の製造方法
JP2010140972A (ja) 2008-12-09 2010-06-24 Renesas Electronics Corp 半導体装置
JP5447515B2 (ja) * 2009-06-03 2014-03-19 株式会社村田製作所 無線ｉｃデバイス及びその製造方法
US8854865B2 (en) * 2010-11-24 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN116325121A (zh) * 2020-11-10 2023-06-23 松下知识产权经营株式会社 半导体装置及摄像装置
US11894297B2 (en) * 2021-07-29 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal capacitor having electrodes with increasing thickness

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745335A (en) * 1996-06-27 1998-04-28 Gennum Corporation Multi-layer film capacitor structures and method
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
SE520173C2 (sv) * 1997-04-29 2003-06-03 Ericsson Telefon Ab L M Förfarande för tillverkning av en kondensator i en integrerad krets
TW386289B (en) * 1997-07-03 2000-04-01 Matsushita Electronics Corp Capacitance element and manufacturing thereof
JP3199004B2 (ja) * 1997-11-10 2001-08-13 日本電気株式会社 半導体装置およびその製造方法
US6911371B2 (en) * 1997-12-19 2005-06-28 Micron Technology, Inc. Capacitor forming methods with barrier layers to threshold voltage shift inducing material
JP3516593B2 (ja) * 1998-09-22 2004-04-05 シャープ株式会社 半導体装置及びその製造方法
JP2001102529A (ja) * 1999-09-28 2001-04-13 Hitachi Ltd Ｍｉｍ構造の容量素子及びそれを有する半導体集積回路装置
US6411494B1 (en) * 2000-04-06 2002-06-25 Gennum Corporation Distributed capacitor
DE10141877B4 (de) * 2001-08-28 2007-02-08 Infineon Technologies Ag Halbleiterbauteil und Konvertereinrichtung
JP3553535B2 (ja) * 2001-09-28 2004-08-11 ユーディナデバイス株式会社 容量素子及びその製造方法
DE10161285A1 (de) * 2001-12-13 2003-07-03 Infineon Technologies Ag Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator
FR2834387B1 (fr) * 2001-12-31 2004-02-27 Memscap Composant electronique incorporant un circuit integre et un micro-condensateur
JP2003218219A (ja) * 2002-01-22 2003-07-31 Nec Kansai Ltd 半導体キャパシタおよびその製造方法
US20030197215A1 (en) * 2002-02-05 2003-10-23 International Business Machines Corporation A dual stacked metal-insulator-metal capacitor and method for making same
JP2003289134A (ja) * 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4094904B2 (ja) * 2002-07-22 2008-06-04 三菱電機株式会社 半導体装置
KR100482029B1 (ko) * 2002-07-25 2005-04-13 동부아남반도체 주식회사 엠아이엠 캐패시터 형성방법
JP2004179419A (ja) * 2002-11-27 2004-06-24 Toshiba Corp 半導体装置及びその製造方法
DE10341564B4 (de) * 2003-09-09 2007-11-22 Infineon Technologies Ag Kondensatoranordnung und Verfahren zur Herstellung derselben
US20050082592A1 (en) * 2003-10-16 2005-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Compact capacitor structure having high unit capacitance
US20050116276A1 (en) * 2003-11-28 2005-06-02 Jing-Horng Gau Metal-insulator-metal (MIM) capacitor and fabrication method for making the same
JP2005167536A (ja) 2003-12-02 2005-06-23 Renesas Technology Corp 通信用半導体集積回路および無線通信システム
KR100549223B1 (ko) * 2003-12-24 2006-02-03 한국전자통신연구원 전류궤환형 전압제어발진기
KR100591148B1 (ko) * 2003-12-31 2006-06-19 동부일렉트로닉스 주식회사 반도체 장치의 캐패시터 및 그의 제조 방법
KR100549002B1 (ko) * 2004-02-04 2006-02-02 삼성전자주식회사 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법
US7603098B2 (en) * 2004-03-31 2009-10-13 Broadcom Corporation Programmable IF frequency filter for enabling a compromise between DC offset rejection and image rejection
EP1628327A2 (en) * 2004-08-20 2006-02-22 Matsushita Electric Industrial Co., Ltd. Dielectric memory device and method for fabricating the same

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