JP4837943B2 - 半導体装置およびその製造方法 - Google Patents
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Description
Washio, et al., "A 0.2-μm 180-GHz-fmax 6.7-ps-ECL SOI/HRS Self-Aligned SEG SiGe HBT/CMOS Technology for Microwave and High-Speed Digital Applications", IEEE International Electron Devices Meeting (IEDM), pp. 741-742, 2000.
また、本発明による半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板上に第1導電膜を形成する工程と、半導体基板および第1導電膜上に第1絶縁膜を形成する工程と、第1導電膜上の第1絶縁膜上に、所定幅の第1開口を形成する工程と、第1開口により露出された第1導電膜に、半導体基板までに達しない第2開口を形成する工程と、第1開口の側壁ならびに第2開口の側壁および底部に第2絶縁膜を形成する工程と、第1および第2開口内部の第2絶縁膜上に第2導電膜を形成する工程と、第1および第2絶縁膜ならびに第2導電膜上に第3導電膜を形成する工程とを有する。
図1は、本実施例による半導体装置1の構成を示す断面図である。なお、図1は、容量素子10とその他の素子80とを含み、且つ支持基板11に対して垂直な平面で半導体装置1を切断した際の断面構造を示す図である。
図1に示すように、容量素子10は、支持基板11上に形成された下部電極(第1導電膜)13と、下部電極13および支持基板11上に形成された層間絶縁膜(第1絶縁膜)12と、層間絶縁膜12上ならびに下部電極13上の層間絶縁膜12に形成された開口12aの側壁および底部に形成された絶縁膜(第2絶縁膜)15と、絶縁膜15形成後の下部電極13上の開口13a内部に形成された電極(以下、開口内電極と言う)14と、層間絶縁膜12と絶縁膜15と開口内電極(第2導電膜)14とを挟んで下部電極13と対向する領域に形成された上部電極(第3導電膜)16とを有する。なお、図示していないが、支持基板11と下部電極13との間に絶縁膜が設けられていることにより、これらが電気的に導通することが防止されている。これは、以降の実施例においても同様である。
一方、他の素子80は、支持基板11上に形成された下層導電膜83と、下層導電膜83および支持基板11上に形成された層間絶縁膜12と、層間絶縁膜12上に形成された絶縁膜15と、下層導電膜83上の層間絶縁膜12に形成されたコンタクトホール82a内部に形成されたビア配線84と、絶縁膜15およびビア配線84上に形成された上層導電膜86とを有する。
次に、容量素子10における下部電極13と上部電極16との間の水平断面形状を、図2を用いて詳細に説明する。
ここで、絶縁膜15形成後の下部電極13上の開口をコンタクトホール82aと同じ水平断面形状とした半導体装置2を、本実施例による半導体装置1に対する比較例1として図3に示す。また、同じく絶縁膜15形成後の下部電極13上の開口をライン状の溝とした半導体装置3を、本実施例に対する比較例2として図4に示す。なお、図3(a)は比較例1における容量素子20とその他の素子80とを含み且つ支持基板11に対して垂直な平面で半導体装置2を切断した際の断面構造を示す図であり、図3(b)は図3(a)におけるIII−III’平面を含む半導体装置2の水平断面図である。また、図4(a)は比較例2における容量素子30とその他の素子80とを含み且つ支持基板11に対して垂直な平面で半導体装置3を切断した際の断面構造を示す図であり、図4(b)は図4(a)におけるIV−IV’平面を含む半導体装置2の水平断面図である。
次に、本実施例による半導体装置1の製造方法を以下に図面を用いて詳細に説明する。
以上で説明したように、本実施例による半導体装置1は、半導体基板である支持基板11と、支持基板11上に形成された下部電極13と、下部電極13上に形成され、所定幅の溝が交差するように複数組み合わされてなる開口12aを有する層間絶縁膜12と、開口12aの側壁および底部に形成された絶縁膜15と、開口12a内部の絶縁膜15上に形成された開口内電極14と、絶縁膜15および開口内電極14上に形成された上部電極16とを有する。
図8(a)は、本実施例による半導体装置4の構成を示す断面図である。なお、図8(a)は、容量素子40とその他の素子80とを含み、且つ支持基板11に対して垂直な平面で半導体装置4を切断した際の断面構造を示す図である。また、図8(b)は、図8(a)における領域Aの拡大図である。
次に、本実施例による半導体装置4の製造方法を以下に図面を用いて詳細に説明する。ただし、実施例1による半導体装置1と同様の工程は、これを引用して説明する。
以上で説明したように、本実施例による半導体装置4は、半導体基板である支持基板11と、支持基板11上に形成され、所定幅の開口(開口42aの下部)を有する下部電極43と、下部電極43上に形成され、開口(開口42aの下部)上に形成された所定幅の開口(開口42aの上部)を有する層間絶縁膜12と、開口42aの側壁および底部上に形成された絶縁膜45と、開口42a内部の絶縁膜45上に形成された開口内電極44と、絶縁膜45および開口内電極44上に形成された上部電極16とを有する。
図11(a)は、本実施例による半導体装置5の構成を示す断面図である。なお、図11(a)は、容量素子50とその他の素子80とを含み、且つ支持基板11に対して垂直な平面で半導体装置5を切断した際の断面構造を示す図である。また、図11(b)は、図11(a)におけるVII−VII’平面の断面構造を示す水平断面図である。すなわち、図11(b)は、容量素子50の下部電極(第1導電膜)53と上部電極16との間の水平断面図である。なお、図11(a)は、図11(b)におけるVII−VII’平面を含む半導体装置5の断面構造を示している。
また、本実施例による半導体装置5の製造方法は、実施例4による半導体装置4の製造方法と略同様であるため、ここでは詳細な説明を省略する。なお、本実施例による製造方法では、実施例2による製造方法におけるレジストパターンR2が開口52aと同形状の開口を持つレジストパターンに置き換えられる。
以上で説明したように、本実施例による半導体装置5は、半導体基板である支持基板11と、支持基板11上に形成され、所定幅の開口(開口52aの下部)を有する下部電極53と、下部電極53上に形成され、開口(開口52aの下部)上に形成された所定幅の開口(開口52aの上部)を有する層間絶縁膜12と、開口52aの側壁および底部上に形成された絶縁膜55と、開口52a内部の絶縁膜55上に形成された開口内電極54と、絶縁膜55および開口内電極54上に形成された上部電極16とを有する。
図12(a)は、本実施例による半導体装置6の構成を示す断面図である。なお、図12(a)は、容量素子60とその他の素子80とを含み、且つ支持基板11に対して垂直な平面で半導体装置6を切断した際の断面構造を示す図である。また、図12(b)は、図12(a)におけるIX−IX’平面の断面構造を示す水平断面図である。すなわち、図12(b)は、容量素子60の下部電極(第1導電膜)63と上部電極16との間の水平断面図である。なお、図12(a)は、図12(b)におけるX−X’平面を含む半導体装置6の断面構造を示している。
また、本実施例による半導体装置6の製造方法は、実施例4による半導体装置4の製造方法と略同様であるため、ここでは詳細な説明を省略する。なお、本実施例による製造方法では、実施例2による製造方法におけるレジストパターンR2が開口62aと同形状の開口を持つレジストパターンに置き換えられる。
以上で説明したように、本実施例による半導体装置6は、半導体基板である支持基板11と、支持基板11上に形成され、所定幅の開口(開口62aの下部)を有する下部電極63と、下部電極63上に形成され、開口(開口62aの下部)上に形成された所定幅の開口(開口62aの上部)を有する層間絶縁膜12と、開口62aの側壁および底部上に形成された絶縁膜65と、開口62a内部の絶縁膜65上に形成された開口内電極64と、絶縁膜65および開口内電極64上に形成された上部電極16とを有する。
10、20、30 容量素子
11 支持基板
12 層間絶縁膜
12a、13a、22a、23a、32a、33a、42a、43a、52a、53a、62a、63a 開口
13、43、53、63 下部電極
13A 多層導電膜
13b、13f 窒化チタニウム膜
13c、13e チタニウム膜
13d アルミニウムシリコン膜
14、24、34、54、64 開口内電極
14A、44A タングステン膜
15、45、55、65 絶縁膜
16 上部電極
R1、R2、R3 レジストパターン
Claims (20)
- 半導体基板と、
前記半導体基板上に形成され、所定幅の第1開口を有する第1導電膜と、
前記第1導電膜上に形成され、前記第1開口上に形成された前記所定幅の第2開口を有する第1絶縁膜と、
前記第1開口の側壁ならびに前記第2開口の側壁および底部上に形成された第2絶縁膜と、
前記第1および第2開口内部の前記第2絶縁膜上に形成された第2導電膜と、
前記第2絶縁膜および前記第2導電膜上に形成された第3導電膜と、
を有することを特徴とする半導体装置。 - 前記第2開口は、円柱形状であることを特徴とする請求項1記載の半導体装置。
- 前記第2開口は、前記所定幅の溝であることを特徴とする請求項1記載の半導体装置。
- 前記第2開口は、前記所定幅の溝が交差するように複数組み合わされた形状であることを特徴とする請求項1記載の半導体装置。
- 前記第1開口は、前記半導体基板まで達していないことを特徴とする請求項1から4のいずれか1項に記載の半導体装置。
- 前記第1開口の深さは前記第2絶縁膜の膜厚よりも大きいことを特徴とする請求項1から5のいずれか1項に記載の半導体装置。
- 前記第1導電膜は、窒化チタニウム層とチタニウム層とアルミニウムシリコン層とをそれぞれ一層以上含む多層構造を有することを特徴とする請求項1から6のいずれか1項に記載の半導体装置。
- 前記第1導電膜は、最下層に窒化チタニウム層を備え、当該窒化チタニウム層上にチタニウム層を備えた多層構造を有し、
前記第1開口の底面は前記チタニウム層の内部に形成されていることを特徴とする請求項1から6のいずれか1項に記載の半導体装置。 - 前記第1絶縁膜は、前記第1導電膜上の領域以外にコンタクトホールを有し、
前記所定幅は、前記コンタクトホールの幅よりも前記第2絶縁膜の膜厚の2倍分大きいことを特徴とする請求項1から8のいずれか1項に記載の半導体装置。 - 前記第2導電膜の主成分はタングステンであることを特徴とする請求項1から9のいずれか1項に記載の半導体装置。
- 半導体基板を準備する工程と、
前記半導体基板上に第1導電膜を形成する工程と、
前記半導体基板および前記第1導電膜上に第1絶縁膜を形成する工程と、
前記第1導電膜上の前記第1絶縁膜上に、所定幅の第1開口を形成する工程と、
前記第1開口により露出された前記第1導電膜に、前記半導体基板までに達しない第2開口を形成する工程と、
前記第1開口の側壁ならびに前記第2開口の側壁および底部に第2絶縁膜を形成する工程と、
前記第1および第2開口内部の前記第2絶縁膜上に第2導電膜を形成する工程と、
前記第1および第2絶縁膜ならびに前記第2導電膜上に第3導電膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1開口は、円柱形状であることを特徴とする請求項11記載の半導体装置の製造方法。
- 前記第1開口は、前記所定幅の溝であることを特徴とする請求項11記載の半導体装置の製造方法。
- 前記第1開口は、前記所定幅の溝が交差するように複数組み合わされた形状であることを特徴とする請求項11記載の半導体装置の製造方法。
- 前記第2開口は、前記半導体基板まで達していないことを特徴とする請求項11記載の半導体装置の製造方法。
- 前記第2開口の深さは前記第2絶縁膜の膜厚よりも大きいことを特徴とする請求項11記載の半導体装置の製造方法。
- 前記第1導電膜は、窒化チタニウム層とチタニウム層とアルミニウムシリコン層とをそれぞれ一層以上含む多層構造を有することを特徴とする請求項11から16のいずれか1項に記載の半導体装置の製造方法。
- 前記第1導電膜は、最下層に窒化チタニウム層を備え、当該窒化チタニウム層上にチタニウム層を備えた多層構造を有し、
前記第2開口の底面は前記チタニウム層の内部に形成されていることを特徴とする請求項11記載の半導体装置の製造方法。 - 前記第1絶縁膜は、前記第1導電膜上の領域以外にコンタクトホールを有し、
前記所定幅は、前記コンタクトホールの幅よりも前記第2絶縁膜の膜厚の2倍分大きいことを特徴とする請求項11から18のいずれか1項に記載の半導体装置の製造方法。 - 前記第2導電膜の主成分はタングステンであることを特徴とする請求項11から19のいずれか1項に記載の半導体装置の製造方法。
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