JP2008124405A

JP2008124405A - 半導体装置および半導体装置の製造方法

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Publication number: JP2008124405A
Application number: JP2006309753A
Authority: JP
Inventors: Koichiro Yuki; 康一郎幸; Teruto Onishi; 照人大西; Shinichiro Hayashi; 慎一郎林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-11-16
Filing date: 2006-11-16
Publication date: 2008-05-29

Abstract

【課題】ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減する事を目的とする。
【解決手段】底部の面積を維持しながら、上部に行くほど下部電極４０５までの距離が大きくなるように上部電極４０３の形状を形成することにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。
【選択図】図２

Description

本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を搭載した半導体装置およびその製造方法に関する。

アナログ系回路を含む半導体装置には、一般に、上部電極と下部電極との間に容量膜を有するＭＩＭ容量が搭載されている。
前記ＭＩＭ容量は、半導体基板上に配置された層間絶縁膜内に互いに所定の距離隔離されて配置された上部電極及び下部電極と、それらの間を満たすＳｉＮ等の誘電体による容量膜により形成されている。これら前記上部電極、前記下部電極は、金属薄膜により形成され、前記上部電極の縁部は、上部からの異方性エッチングにより形成されるため垂直に切断された形状になっている。そしてまた、前記上部電極、前記下部電極それぞれに対して電気的な接続を行うために、前記層間絶縁膜を貫いて上部電極コンタクト、下部電極コンタクトが形成されている。前記下部電極は、前記下部電極コンタクトのための接続部を確保するため、前記上部電極の縁部よりも外側に広がって形成されている。

前記上部電極は、電極として機能するＡｌＣｕ層またはＣｕ層のいずれか一つと、コンタクトエッチングのストッパ層及びバリアメタルとして機能するＴｉＮ、ＴａＮ、から選択されたいずれか一つからなり、前記下部電極も同様に、電極として機能するＡｌＣｕ層またはＣｕ層のいずれか一つと、コンタクトエッチングのストッパ層及びバリアメタルとして機能するＴｉＮ、ＴａＮ、から選択されたいずれか一つからなっている。

しかしながら、従来の半導体装置及びその製造方法では、本来必要な平行平板電極間の容量のほかに余分なフリンジング容量が発生するという短所を有している。フリンジング容量はＭＩＭ容量の外周各辺の合計長さである周辺長に依存し、ＭＩＭ容量の電極面積に対して周辺長が長ければ長いほど容量値全体に対するフリンジング容量の占める割合は増大する。近年、ＭＩＭ容量を搭載したアナログ信号を扱う集積回路が無線通信等の用途に用いられることが多くなっているが、そのような回路では容量値を細かく調整することが必要であるため、１つ１つは小さな面積のＭＩＭ容量を多数近接してアレイ状に配置して使用することが多くなってきている。また、それらの同じアレイを２つ並べてペアとして回路中で用いることも多い。このような用法によれば、ＭＩＭ容量の周辺長が大きくなるため、フリンジング容量の影響もきわめて大きくなる。一方、フリンジング容量はＭＩＭ容量縁部の形状や周辺の配線レイアウト、近接して配置された別のＭＩＭ容量などにより影響を受けやすい特徴を持っている。特に、縁部の形状は最も大きな影響を及ぼし、形状のバラツキはフリンジング容量のバラツキの原因となる。

図９、図１０を用いて、このようなフリンジング容量が、ＭＩＭ容量の容量値及びバラツキに及ぼす影響を説明する。
図９はＭＩＭ容量の周辺長が小さい場合における上部電極面積とＭＩＭ容量値の関係を示すグラフであり、周辺長が小さい場合の一例として、１つの正方形のＭＩＭ容量に対して一辺の長さを変えた場合の容量値の変化（図９（ａ））、及び同じ容量のアレイを隣接して２つをペアとして形成した場合のＭＩＭ容量の相対なバラツキを上部電極の面積との関係で示している（図９（ｂ））。図１０はＭＩＭ容量の周辺長が大きい場合における上部電極面積とＭＩＭ容量値の関係を示すグラフであり、周辺長が大きな場合の一例として、縦・横３μｍのＭＩＭ容量を多数アレイ状に配置した各ＭＩＭ容量の周辺長の合計が大きい場合の容量値（図１０（ａ））、及び同じ容量のアレイを隣接して２つをペアとして形成した場合のＭＩＭ容量の相対なバラツキを上部電極の面積との関係で示している（図１０（ｂ））。

図９、図１０を比較すると、容量値については、実際に用いられる上部電極面積の範囲においては図１０の周辺長が大きいＭＩＭ容量を用いた場合のほうが大きな値を示しており、容量値の相対バラツキに関しても図１０のほうが大きいことがわかる。

このことは、周辺部には電極の縁（エッジ）部があり、縁には電界集中が起こるため、形状バラツキが容量値変動を招きやすいと定性的には考えられ、容量の周辺部以外はアレイの形成による影響を受けないため、フリンジング容量成分が大きいために容量値が大きくなり、また、そのバラツキのため容量全体としても相対バラツキが増大したためと考えられる。

このようなバラツキの原因としては、縁部の形成バラツキにより説明することができる。このことは、後ほど示すこととする。
そこで、ＭＩＭ容量の縁部に空洞を形成することにより、フリンジング容量を低減する技術が提案されている。

以下、図１１、図１２、図１３を参照しながら、従来のフリンジング容量を低減する方法について説明する。
図１１は従来の誘電体層縁部に空洞を設けるＭＩＭ容量を示す断面図、図１２は従来の上部電極および誘電体層の縁部が垂直に揃った構造のＭＩＭ容量を示す断面図、図１３は従来の上部電極および誘電体層の縁部に段差を設けた構造のＭＩＭ容量を示す断面図である。

図１１では、誘電体層（容量膜）１１０４の側面に空洞１１２０を配置している。誘電体層としてＴａ_２Ｏ_５を使用している場合は、誘電体層の比誘電率は２０程度であり、誘電体層縁部においては空洞の真空の比誘電率１であるから、大きなフリンジング容量低減効果が見込まれる（例えば、特許文献１参照）。

また、図１２は、通常のＭＩＭ容量の構成であり、上部電極１２０３、誘電体層１２０４の縁部が下部電極１２０５に対して垂直に揃った構造となっている。このような構造においては、ＭＩＭ容量周辺部の層間絶縁膜１２０６を低誘電率膜として比誘電率を下げるこころみが可能である（例えば、特許文献２参照）。

以上のような構造を作成することにより、ＭＩＭ容量のフリンジング容量を低減することができる。
特開平３−７６２６２号公報特公昭６３−４９３８４号公報

しかしながら、図１１のような構成によれば、誘電体をエッチングして空洞を作成するために、実質的なＭＩＭ容量の面積が低減してしまうという問題点がある。特に、近年使用されている小さなＭＩＭ容量においてはその低減量の割合は大きなものとなる。

一方、図１２のような構成によれば、上部電極１２０３、誘電体層１２０４を同時に異方性エッチングして形成するという形成方法を行うため、エッチング時に金属である上部電極１２０３の金属原子が拡散し、上部電極１２０３、下部電極１２０５の間の絶縁不良を起こしやすいという問題点が発生する。

そこで、図１３のように、誘電体層１３０４のエッチングをまず行い、その縁部からやや内側（上部電極端−誘電体層端間距離ｄＷ２：１３１９）で上部電極１３０３をエッチングすることによって、そのような信頼性上の問題点を回避することが考えられる。しかし、このような構造においては、フリンジング容量を低減することができないうえ、上部電極端−誘電体層端間距離ｄＷ２：１３１９の分ＭＩＭ容量の面積が増大して高集積化に反し、さらにまた、ＭＩＭ容量面積を縮小するためｄＷ２：１３１９を小さくするとアライメントずれや誘電体層の加工寸法の影響により上部電極端−誘電体層端間距離ｄＷ２１３１９の増減がフリンジング容量のバラツキにむすびつきやすくなる。

前記に鑑み、本発明は、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減する事を目的とする。

前記の目的を達成するため、本発明に係る半導体装置は、ＭＩＭ容量素子を備える半導体素子であって、前記半導体素子が形成された基板上に形成された前記ＭＩＭ容量素子が、下部電極と、前記下部電極の上に形成される容量膜と、前記容量膜の上に形成される上部電極とを有し、前記上部電極の縁が下部から上部に行くに従い後退していく断面形状を有することを特徴とする。

また、前記上部電極の縁の断面形状が、下部から上部に行くに従いある一定の傾斜をもって後退するテーパー型であることを特徴とする。
また、前記上部電極の縁の断面形状が、前記上部電極の下端面に対してなす角が下部から上部に行くに従って増加する裾引き型の断面形状であることを特徴とする。

また、前記上部電極の縁の断面形状が、下部から上部に行くに従い後退するような階段型の断面形状であることを特徴とする。
さらに、前記上部電極の上に形成される絶縁膜と、前記絶縁膜に形成された前記上部電極と導通するコンタクトホールとをさらに備え、前記上部電極は、前記コンタクトホールをエッチングで形成する際のストッパとなる上部の第１の導電層部と、前記ＭＩＭ容量素子の容量規定口となる下部の第２の導電層部との２層構造からなり、前記ＭＩＭ容量素子の縁において、前記第１の導電層の縁部が前記第２の導電層の縁部に対して後退することにより階段型の断面形状となることを特徴とする。

また、前記上部電極の前記第１の導電層部が窒化チタン、または窒化タンタルよりなり、前記上部電極の前記第２の導電層部がアルミニウム合金、または銅もしくは銅合金よりなることを特徴とする。

また、本発明に係る半導体装置の製造方法は、ＭＩＭ容量素子を備える半導体素子の製造方法であって、前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、下部電極となる第１の導電層を堆積する工程と、前記第１の導電層上に容量膜を堆積する工程と、前記容量膜上に上部電極となる第２の導電層を堆積する工程と、前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、前記マスクを用いて前記第２の導電層を非選択性エッチングすることにより、前記上部電極の縁に下部から上部に行くに従い一定の傾斜をもって後退する断面形状を形成する工程と、前記マスクを除去する工程とを有することを特徴とする。

また、ＭＩＭ容量素子を備える半導体素子の製造方法であって、前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、下部電極となる第１の導電層を堆積する工程と、前記第１の導電層上に容量膜を堆積する工程と、前記容量膜上に上部電極となる第２の導電層を堆積する工程と、前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、前記マスクを用いて前記第２の導電層を選択性エッチングした後、連続して、非選択性エッチングを行うことにより、前記上部電極の縁が下部から上部にいくに従い傾斜が増加して後退する断面形状を形成する工程と、前記マスクを除去する工程とを有することを特徴とする。

また、ＭＩＭ容量素子を備える半導体素子の製造方法であって、前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、下部電極となる第１の導電層を堆積する工程と、前記第１の導電層上に容量膜を堆積する工程と、前記容量膜上に上部電極となる第２の導電層を堆積する工程と、前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、前記マスクを用いて前記第２の導電層を選択性エッチングし、容量規定口を形成する工程と、前記上部電極を階段型の断面形状に形成するために、少なくとも１回以上、前記マスクよりも所定分縮小されたマスクを用いて前記第２の導電層をエッチングし、かつ、前記第２の導電層中でエッチングを終了する工程とを有することを特徴とする。

また、ＭＩＭ容量素子を備える半導体素子の製造方法であって、前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、下部電極となる第１の導電層を堆積する工程と、前記第１の導電層上に容量膜を堆積する工程と、前記容量膜上に前記上部電極の下部となる第２の導電層を堆積する工程と、前記第２の導電層上に前記上部電極の上部となる第３の導電層を堆積する工程と、前記第２の導電層と前記第３の導電層との２層構造のエッチングを行う工程とを有し、前記第２の導電層よりも前記第３の導電層を大きなエッチングレートによりエッチングを行うことにより、前記ＭＩＭ容量素子の縁において前記第２の導電層よりも前記第３の導電層を後退させ、階段型の断面形状を形成することを特徴とする。

さらに、前記第３の導電層部として窒化チタンを用い、前記第２の導電層部としてアルミニウム合金を用いることを特徴とする。
また、前記第３の導電層部として窒化タンタルを用い、前記第２の導電層部として銅もしくは銅合金を用いることを特徴とする。

以上により、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

以上のように、底部の面積を維持しながら、上部に行くほど下部電極までの距離が大きくなるように上部電極の形状を形成することにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

以下、本発明の実施形態に係る半導体装置について、図面を参照しながら説明する。図１は本発明のＭＩＭ容量を備える半導体装置の一般的な構成例を示す断面図である（上部電極の縁部は以下で説明するので隠している）。以下の本発明の第１から４の実施形態においては、上部電極縁部の構成例について示す。

図１において、３０１は上部電極コンタクトであり、３０２は下部電極コンタクト、３０３は上部電極、３０４は容量膜、３０５は下部電極、３０６は層間絶縁膜である。図１は、一般的なＭＩＭ容量全体であり、以下に示す実施例共通にみられる構成を示している。共通の構成を示しているので、第５の実施例にみられるようなエッチングストッパ層は省略している。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。図２は本発明の第１の実施形態に係る半導体装置のＭＩＭ容量を示す断面図である。

まず、図２に示すように、上部電極４０３の下端面に対してなす角が９０度より小さい、縁部に行く程上部電極４０３の厚みが薄くなるテーパー型の断面形状となっている。このような構造においては、上部電極４０３の縁部から下部電極４０５までの距離が上部電極４０３の上にいくほど遠くなっている。容量値は電極間の距離に反比例するため、上部電極４０３縁部の上部−下部電極４０５間の電気力線に起因する容量成分は小さくなり、実質的にフリンジング容量は低減する。また、一方でＭＩＭ容量本来の容量値は、上部電極の下部の面積である容量規定口によって決まり、上部電極上部の面積が小さくなるだけなので、ＭＩＭ容量値はテーパーを設けない場合と変わらない。

このように、第１の実施形態によると、フリンジング容量は低減する。ここで、細長い形状のＭＩＭ容量を想定し、以下そのような場合についての例を示す。例えば、上部電極端−容量膜端間距離ｄＷ２：４１９が０ｎｍの場合と１００ｎｍの場合では、容量膜４０４が窒化シリコンから成りその膜厚が６３ｎｍであり、かつ上部電極４０３の側壁１９０ｎｍとすると、上部電極端−容量膜端間距離ｄＷ２：４１９が１００ｎｍの場合の方がフリンジング容量は１５％増加する。これを例えば、上部電極４０３の上部の後退長が３００ｎｍとして、テーパー型の断面形状とすれば、フリンジング容量を２５％減少させることが出来る。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。図３は本発明の第２の実施形態に係る半導体装置のＭＩＭ容量を示す断面図である。

まず、図３に示すように、上部電極５０３縁部において、上部電極５０３の下端面に対してなす角が下部から上部にいくに従い増加していく裾引き型の断面形状となっている。このような構造においては、上部電極５０３の縁部から下部電極５０５までの距離５１９が上部電極５０３の上にいくほど遠くなっている。特に本発明の第１の実施形態に比較して、上部電極の下部での距離５１９が大きくなるため、効果的にフリンジング容量を排除することが出来る。また、一方でＭＩＭ容量本来の容量値は、上部電極の下部の面積である容量規定口によって決まり、上部電極上部の面積が小さくなるだけなので、ＭＩＭ容量値は裾引きを設けない場合と変わらない。

第２の実施形態によると、第１の実施形態よりもさらにフリンジング容量は低減する。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。図４は本発明の第３の実施形態に係る半導体装置のＭＩＭ容量を示す断面図である。

図４に示すように、上部電極６０３の周辺部を上部電極６０３の底部の方が大きい階段状とすることにより、上部電極６０３の縁部から下部電極６０５までの距離が上部電極の上にいくほど遠くなっている。このため、上部電極６０３底部の面積を維持しながら上部電極６０３上部における下部電極６０５までの距離を大きくすることができ、実質的にフリンジング容量は低減する。また、一方でＭＩＭ容量本来の容量値は、上部電極の下部の面積である容量規定口によって決まり、上部電極上部の面積が小さくなるだけなので、ＭＩＭ容量値は上部電極を階段状に形成しない場合と変わらない。

第３の実施形態によると第１の実施の形態と同様に、上部電極６０３縁部の上部−下部電極６０５間の電気力線に起因する容量成分が小さくなるためフリンジング容量は低減する。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。図５は本発明の第４の実施形態に係る半導体装置のＭＩＭ容量を示す断面図である。

図５に示すように、上部電極７０３は２層の膜によって形成されている。上部電極７０３を構成する上側の膜は、上部コンタクトのコンタクトエッチングストッパ層となる窒化チタン層７０３Ａである。下側の膜は実質的な電極となるアルミニウム合金層７０３Ｂである。ここでは、上部の窒化チタン層７０３Ａは、周辺部において下部のアルミニウム合金層７０３Ｂよりも内側に後退しており、下側から１段目がアルミニウム合金７０３Ｂ、２段目が窒化チタン７０３Ａの２段の階段構造となっている。このため、下側のアルミニウム合金７０３Ｂで上部電極７０３底部の面積を維持しながら、上側の窒化チタン層７０３Ａで上部電極７０３上部における下部電極７０５までの距離７１６を大きくすることができ、実質的にフリンジング容量は低減する。また、一方でＭＩＭ容量本来の容量値は、上部電極の下部の面積である容量規定口によって決まり、上部電極上部の面積が小さくなるだけなので、ＭＩＭ容量値は上部電極が１層の場合と変わらない。

第４の実施形態によると、第１の実施の形態と同様に、上部電極７０３縁部の上部−下部電極７０５間の電気力線に起因する容量成分が小さくなるためフリンジング容量は低減する。

（第５の実施形態）
図６（ａ）〜（ｄ）は第５の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図であり、特に、前記図２に示したようなＭＩＭ容量を搭載した半導体装置の製造方法を示している。

まず、図６（ａ）に示すように、半導体基板８０１上に形成された絶縁膜８０２の上に、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用し、アルミニウム合金層８０５’（第１の導電層）を形成し、その上に、基板温度３５０℃でモノシラン及びＮ_２Ｏガスからなる雰囲気下で、ＣＶＤ法により膜厚が４０ｎｍである窒化シリコン層８０４’を堆積する。さらに、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用して、スパッタガスとしてアルゴンを使用し、膜厚が１００ｎｍであるアルミニウム合金層８０３’（第２の導電層）を堆積する。

次に、図６（ｂ）に示すように、ＭＩＭ容量を形成する領域にレジストマスク８０７を形成し、アルミニウム合金層８０３’とレジストマスク８０７とを非選択的にパターニングすることにより加工し、ＭＩＭ容量の上部電極８０３をテーパー型の断面形状で形成する。ここで、所望のテーパー形状を形成するために、従来例のように上部電極の断面形状を概９０°に形成する場合に比較してドライエッチング雰囲気に含まれる酸素ガス分圧を減少させて調整することにより、上部電極８０３のエッチング時にレジストマスクパターン８０７もエッチングされ当初形成された領域から後退するように、上部電極を形成する非選択的ドライエッチングをおこなった。

そして、図６（ｃ）に示すように、アッシングと洗浄技術とによりレジストマスク８０７を除去した後、窒化シリコン層８０４’とアルミニウム合金層８０５’をそれぞれ、レジストマスク（図示せず）により選択的にエッチングして、容量膜８０４と下部電極８０５をそれぞれ形成する。

最後に、図６（ｄ）に示すように、テーパー型の断面形状からなる上部電極８０３、容量膜８０４、及び下部電極８０５からなるＭＩＭ容量を形成して半導体装置を完成する。
このように、上部電極を、底部の面積を維持しながら、上部に行くほど下部電極までの距離が大きくなるようにテーパーを設けることにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

なお、下部電極８０５はアルミニウム合金層に加えて窒化チタン層によるバリアメタル層を含んでいても同様であるし、上部電極８０３および下部電極８０５はアルミニウム合金層および窒化チタンの代わりに銅層およびバリアメタル層として窒化タンタル層を用いても同様である。

（第６の実施形態）
図７（ａ）〜（ｄ）は第６の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図であり、特に、前記図３に示したようなＭＩＭ容量を搭載した半導体装置の製造方法を示している。

まず、図７（ａ）に示すように、半導体基板９０１上に形成された絶縁膜９０２の上に、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用し、アルミニウム合金層９０５’（第１の導電層）を形成し、その上に、基板温度３５０℃でモノシラン及びＮ_２Ｏガスからなる雰囲気下で、ＣＶＤ法により膜厚が４０ｎｍである窒化シリコン層９０４’を堆積する。さらに、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用して、スパッタガスとしてアルゴンを使用し、膜厚が１００ｎｍであるアルミニウム合金層９０３’（第２の導電層）を堆積する。

次に、図７（ｂ）に示すように、ＭＩＭ容量を形成する領域にレジストマスク９０７を形成し、アルミニウム合金層９０３’とレジストマスク９０７とを選択的にパターニングした後、非選択的にパターニングする２段階のドライエッチング加工し、ＭＩＭ容量の上部電極９０３の下端面に対してなす角が下部から上部にいくに従い増加していく裾引き型の断面形状を形成する。ここで、所望の裾引き型の断面形状を形成するために、ドライエッチング雰囲気に含まれる酸素ガス分圧を変化させた。上部電極９０３の上部の相対的に急峻な部分は、従来例のように上部電極の断面形状を概９０°に形成する場合に比較して酸素ガス分圧を増加させて側壁に堆積させたエッチング生成物９０７’によって保護して、上部電極の側壁が後退するのを抑制している。

この後、図７（ｃ）に示すように、アルミニウム合金層９０３’をエッチングしている最中に酸素ガス分圧を減少させて調整し、上部電極側壁のエッチング生成物９０７’をエッチングするとともにレジストマスク９０７もエッチングする非選択的ドライエッチングを行う。そして、アッシングと洗浄技術とによりレジストマスク９０７を除去した後、窒化シリコン層９０４’とアルミニウム合金層９０５’をそれぞれ、レジストマスク（図示せず）により選択的にエッチングして、容量膜９０４と下部電極９０５をそれぞれ形成する。

最後に、図７（ｄ）に示すように、下部から上部に行くに従い増加していく裾引き型の断面形状からなる上部電極９０３、容量膜９０４、及び下部電極９０５からなるＭＩＭ容量を形成して半導体装置を完成する。

このように、底部の面積を維持しながら、上部に行くほど下部電極までの距離が大きくなるような裾引き型の断面形状の上部電極を設けることにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

なお、上述の本発明の第６の実施形態では、２段階のドライエッチング加工により、上部電極の下端面に対してなす角が下部から上部にいくに従い増加していく裾引き型の断面形状としたが、３段以上の多段階で形成すれば、フリンジング容量を効果的に減少させることができる。また、連続的に酸素ガス分圧を変化させれば、滑らかに上部電極の下端面に対してなす角が下部から上部にいくに従い増加していく裾引き型の断面形状とすることができ、エレクトロマイグレーションやストレスマイグレーション等の応力が印加される条件下にあっても応力集中して破断することを防止でき信頼性が向上する。

なお、下部電極９０５はアルミニウム合金層に加えて窒化チタン層によるバリアメタル層を含んでいても同様であるし、上部電極９０３および下部電極９０５はアルミニウム合金層および窒化チタンの代わりに銅層およびバリアメタル層として窒化タンタル層を用いても同様である。

（第７の実施形態）
図８（ａ）〜（ｄ）は第７の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図であり、特に、前記図５に示したようなＭＩＭ容量を搭載した半導体装置の製造方法を示している。

まず、図８（ａ）に示すように、半導体基板１００１上に形成された絶縁膜１００２の上に、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用し、アルミニウム合金層１００５’（第１の導電層）を形成し、その上に、基板温度３５０℃でモノシラン及びＮ_２Ｏガスからなる雰囲気下で、ＣＶＤ法により膜厚が４０ｎｍである窒化シリコン層１００４’を堆積する。さらに、スパッタ法により所望の組成を有する、膜厚が６０ｎｍであるアルミニウム合金層１００３Ｂ’、及び膜厚が４０ｎｍである窒化チタン膜１００３Ａ’を順に積層して形成する。

次に、図８（ｂ）に示すように、所定の領域に図示しないマスクを用いて、上部電極１００３上部として窒化チタン層１００３Ａ’のエッチングを行う。この際、窒化チタン／アルミニウム合金のエッチングレート比を窒化チタン＞アルミニウム合金と設定して異方性エッチングすることにより、アルミニウム合金をエッチングストッパとしてエッチングを実施する。

さらに、図８（ｃ）に示すように、上部電極の下部としてアルミニウム合金１００３Ｂ’のエッチングを行う。この際、マスクをかける領域は、窒化チタン層１００３Ａ’のエッチングの際に比べて外側に設定する。アルミニウム合金／窒化シリコンのエッチングレート比をアルミニウム合金＞窒化シリコンと設定して異方性エッチングを行い、窒化シリコン層１００４’をエッチングストッパとする。

そして、図８（ｄ）に示すように、容量膜１００４を形成するために窒化シリコン層１００４’をさらに外側の領域でエッチングする。図８（ｄ）では、上部電極コンタクト１０１１を形成しているが、容量膜１００４の窒化チタン膜はコンタクトホールのエッチングのエッチングストッパとなっている。このように、底部の面積を維持しながら、上部電極１００３が長さの異なる２層の膜による階段状であるＭＩＭ容量を形成することにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

なお、下部電極１００５はアルミニウム合金層に加えて窒化チタン層によるバリアメタル層を含んでいても同様であるし、上部電極１００３および下部電極１００５はアルミニウム合金層および窒化チタンの代わりに銅層または銅合金層およびバリアメタル層として窒化タンタル層を用いても同様である。

（第８の実施の形態）
図１４（ａ）〜（ｄ）は本発明の第８の実施の形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図であり、特に、前記図４に示したようなＭＩＭ容量を搭載した半導体装置の製造方法を示している。

まず、図１４（ａ）に示すように、半導体基板（図示しない）上に形成された絶縁膜（図示しない）の上に、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用し、アルミニウム合金層１４０５’（第１の導電層）を形成し、その上に、基板温度３５０℃でモノシラン及びＮ_２Ｏガスからなる雰囲気下で、ＣＶＤ法により膜厚が４０ｎｍである窒化シリコン層１４０４’を堆積する。さらに、スパッタ法により所望の組成を有するＡｌとＣｕの合金からなるスパッタターゲットを使用して、スパッタガスとしてアルゴンを使用し、膜厚が１００ｎｍであるアルミニウム合金層１４０３’（第２の導電層）を堆積する。

次に、図１４（ｂ）に示すように、ＭＩＭ容量を形成する領域にレジストマスク１４０７Ａを形成し、アルミニウム合金層１４０３’とレジストマスク１４０７Ａとを選択的にパターニングし段を有する断面形状を形成する。

この後、図１４（ｃ）に示すように、同様にやや１４０７Ａよりも広がったレジストマスクを形成してパターニングする工程を複数回実施することにより、階段型の断面形状を形成し、最後にレジストマスク１４０７Ｄの形成とパターニングにより上部電極１４０３を規定する。

最後に、図１４（ｄ）に示すように、窒化シリコン層１４０４‘をパターニングすることによって容量膜１４０４とし、ＭＩＭ容量を形成して半導体装置を完成する。
このように、底部の面積を維持しながら、上部に行くほど下部電極までの距離が大きくなるような階段型の断面形状の上部電極を設けることにより、ＭＩＭ容量値を維持し、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができる。

なお、下部電極１４０５はアルミニウム合金層に加えて窒化チタン層によるバリアメタル層を含んでいても同様であるし、上部電極１４０３および下部電極１４０５はアルミニウム合金層の代わりに銅層を用いても同様である。

以上の本発明の実施形態の説明において、容量膜として窒化シリコンを使用して説明したが、これに限定されるものでない。例えば、酸化シリコンや高誘電率膜を用いても本発明の効果に何等影響しない。

本発明は、ＭＩＭ容量の信頼性及び高集積度を保ちながらフリンジング容量を低減し容量値のバラツキを低減することができ、ＭＩＭ容量を搭載した半導体装置およびその製造方法等に有用である。

本発明のＭＩＭ容量を備える半導体装置の一般的な構成例を示す断面図本発明の第１の実施形態に係る半導体装置のＭＩＭ容量を示す断面図本発明の第２の実施形態に係る半導体装置のＭＩＭ容量を示す断面図本発明の第３の実施形態に係る半導体装置のＭＩＭ容量を示す断面図本発明の第４の実施形態に係る半導体装置のＭＩＭ容量を示す断面図第５の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図第６の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図第７の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図ＭＩＭ容量の周辺長が小さい場合における上部電極面積とＭＩＭ容量値の関係を示すグラフＭＩＭ容量の周辺長が大きい場合における上部電極面積とＭＩＭ容量値の関係を示すグラフ従来の誘電体層縁部に空洞を設けるＭＩＭ容量を示す断面図従来の上部電極および誘電体層の縁部が垂直に揃った構造のＭＩＭ容量を示す断面図従来の上部電極および誘電体層の縁部に段差を設けた構造のＭＩＭ容量を示す断面図第８の実施形態におけるＭＩＭ容量を搭載した半導体装置の製造方法を示す工程断面図

符号の説明

３０１上部電極コンタクト
３０２下部電極コンタクト
３０３上部電極
３０４容量膜
３０５下部電極
３０６層間絶縁膜
４０３上部電極
４０４容量膜
４０５下部電極
４１９上部電極端―誘電体層端間距離ｄＷ２
５０３上部電極
５０５下部電極
５１９距離
６０３上部電極
６０５下部電極
７０３上部電極
７０３Ａ窒化チタン層
７０３Ｂアルミニウム合金層
７０５下部電極
７１９距離
８０１半導体基板
８０２絶縁膜
８０３’ アルミニウム合金
８０３上部電極
８０４’ 窒化シリコン層
８０４容量膜
８０５’ アルミニウム合金層
８０５上部電極
８０７レジストマスク
９０１半導体基板
９０２絶縁膜
９０３’ アルミニウム合金
９０３上部電極
９０４’ 窒化シリコン層
９０４容量膜
９０５’ アルミニウム合金層
９０５下部電極
９０７レジストマスク
９０７’ エッチング生成物
１００１半導体基板
１００２絶縁膜
１００３‘ アルミニウム合金
１００３上部電極
１００３Ａ’ 窒化チタン層
１００３Ｂ’ アルミニウム合金層
１００４’ 窒化シリコン層
１００４容量膜
１００５’ アルミニウム合金層
１００５下部電極
１０１１上部電極コンタクト
１１０４誘電体層（容量膜）
１１２０空洞
１２０３上部電極
１２０４容量膜
１２０５下部電極
１２０６層間絶縁膜
１３０３上部電極
１３０４容量膜
１３１９上部電極端―誘電体層端間距離ｄＷ２
１４０３上部電極
１４０３’ アルミニウム合金層
１４０４容量膜
１４０４’ 窒化シリコン層
１４０５下部電極
１４０５’ アルミニウム合金層
１４０７Ａレジストマスク
１４０７Ｄレジストマスク

Claims

ＭＩＭ容量素子を備える半導体素子であって、
前記半導体素子が形成された基板上に形成された前記ＭＩＭ容量素子が、
下部電極と、
前記下部電極の上に形成される容量膜と、
前記容量膜の上に形成される上部電極と
を有し、前記上部電極の縁が下部から上部に行くに従い後退していく断面形状を有することを特徴とする半導体装置。
前記上部電極の縁の断面形状が、下部から上部に行くに従いある一定の傾斜をもって後退するテーパー型であることを特徴とする請求項１に記載の半導体装置。
前記上部電極の縁の断面形状が、前記上部電極の下端面に対してなす角が下部から上部に行くに従って増加する裾引き型の断面形状であることを特徴とする請求項１に記載の半導体装置。
前記上部電極の縁の断面形状が、下部から上部に行くに従い後退するような階段型の断面形状であることを特徴とする請求項１に記載の半導体装置。
前記上部電極の上に形成される絶縁膜と、
前記絶縁膜に形成された前記上部電極と導通するコンタクトホールと
をさらに備え、前記上部電極は、前記コンタクトホールをエッチングで形成する際のストッパとなる上部の第１の導電層部と、前記ＭＩＭ容量素子の容量規定口となる下部の第２の導電層部との２層構造からなり、前記ＭＩＭ容量素子の縁において、前記第１の導電層の縁部が前記第２の導電層の縁部に対して後退することにより階段型の断面形状となることを特徴とする請求項４に記載の半導体装置。
前記上部電極の前記第１の導電層部が窒化チタン、または窒化タンタルよりなり、前記上部電極の前記第２の導電層部がアルミニウム合金、または銅もしくは銅合金よりなることを特徴とする請求項５に記載の半導体装置。
ＭＩＭ容量素子を備える半導体素子の製造方法であって、
前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、
下部電極となる第１の導電層を堆積する工程と、
前記第１の導電層上に容量膜を堆積する工程と、
前記容量膜上に上部電極となる第２の導電層を堆積する工程と、
前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、
前記マスクを用いて前記第２の導電層を非選択性エッチングすることにより、前記上部電極の縁に下部から上部に行くに従い一定の傾斜をもって後退する断面形状を形成する工程と、
前記マスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
ＭＩＭ容量素子を備える半導体素子の製造方法であって、
前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、
下部電極となる第１の導電層を堆積する工程と、
前記第１の導電層上に容量膜を堆積する工程と、
前記容量膜上に上部電極となる第２の導電層を堆積する工程と、
前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、
前記マスクを用いて前記第２の導電層を選択性エッチングした後、連続して、非選択性エッチングを行うことにより、前記上部電極の縁が下部から上部にいくに従い傾斜が増加して後退する断面形状を形成する工程と、
前記マスクを除去する工程と
を有することを特徴とする半導体装置の製造方法。
ＭＩＭ容量素子を備える半導体素子の製造方法であって、
前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、
下部電極となる第１の導電層を堆積する工程と、
前記第１の導電層上に容量膜を堆積する工程と、
前記容量膜上に上部電極となる第２の導電層を堆積する工程と、
前記第２の導電層の上に前記上部電極の領域を規定するマスクを形成する工程と、
前記マスクを用いて前記第２の導電層を選択性エッチングし、容量規定口を形成する工程と、
前記上部電極を階段型の断面形状に形成するために、少なくとも１回以上、前記マスクよりも所定分縮小されたマスクを用いて前記第２の導電層をエッチングし、かつ、前記第２の導電層中でエッチングを終了する工程と
を有することを特徴とする半導体装置の製造方法。
ＭＩＭ容量素子を備える半導体素子の製造方法であって、
前記半導体素子が形成された基板上に前記ＭＩＭ容量素子を形成する際に、
下部電極となる第１の導電層を堆積する工程と、
前記第１の導電層上に容量膜を堆積する工程と、
前記容量膜上に前記上部電極の下部となる第２の導電層を堆積する工程と、
前記第２の導電層上に前記上部電極の上部となる第３の導電層を堆積する工程と、
前記第２の導電層と前記第３の導電層との２層構造のエッチングを行う工程と
を有し、前記第２の導電層よりも前記第３の導電層を大きなエッチングレートによりエッチングを行うことにより、前記ＭＩＭ容量素子の縁において前記第２の導電層よりも前記第３の導電層を後退させ、階段型の断面形状を形成することを特徴とする半導体装置の製造方法。
前記第３の導電層部として窒化チタンを用い、前記第２の導電層部としてアルミニウム合金を用いることを特徴とする請求項１０に記載の半導体装置の製造方法。
前記第３の導電層部として窒化タンタルを用い、前記第２の導電層部として銅もしくは銅合金を用いることを特徴とする請求項１０に記載の半導体装置の製造方法。