KR100947928B1 - 반도체 소자의 캐패시터 및 그 형성 방법 - Google Patents

반도체 소자의 캐패시터 및 그 형성 방법 Download PDF

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Abstract

실시예는 반도체 소자의 캐패시터 및 그 형성 방법에 관한 것이다. 실시예에 따른 반도체 소자의 캐패시터는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 유전체막 패턴, 상기 유전체막 패턴 상의 일부에 형성된 상부 전극 및 상기 상부 전극의 측벽에 형성되며 상기 유전체막 패턴보다 작은 유전상수를 갖는 스페이서를 포함한다. 실시예는 캐패시터 전극의 에지에서 발생되는 기생 캐패시턴스를 저감하여 캐패시터 특성을 향상시키고 캐패시턴스 값을 일정하게 유지할 수 있다.
캐패시터, 스페이서

Description

반도체 소자의 캐패시터 및 그 형성 방법{CAPACITOR FOR SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예는 반도체 소자의 캐패시터 및 그 형성 방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 회로내 아날로그 캐패시터가 로직 회로와 함께 집적화된 반도체 소자가 연구, 개발되어 제품으로 사용되고 있다. 상기 로직 회로에서 사용되는 아날로그 캐패시터는 PIP(Polysilicon/Insulator/Polysilicon)와 MIM(Metal/Insulator/Metal) 형태가 주로 사용된다.
이러한 PIP 또는 MIM 형태의 캐패시터는 MOS(Metal Oxide Silicon)형 캐패시터나 정션 캐패시터(junction capacitor)와는 달리 바이어스에 독립적이기 때문에 캐패시터의 정밀성이 요구되는 아날로그 제품에 많이 사용된다.
여기서, 상기 MIM 캐패시터는 하부 전극(bottom electrode)과 상부 전극(top electrode)은 금속 배선 형성시에 제조할 수 있다.
종래 MIM 캐패시터는 상부 전극과 하부 전극 사이의 캐패시턴스(capacitance)뿐만 아니라 상기 전극 에지(edge)에서 생기는 기생 캐패시턴스도 존재하게 된다. 이 기생 캐패시턴스로 인하여 원하는 캐패시턴스 값을 얻기가 힘들고 설계값에서 변동이 생기는 문제점이 있다.
실시예는 캐패시터 특성이 좋은 반도체 소자의 캐패시터 및 그 형성 방법을 제공한다.
실시예에 따른 반도체 소자의 캐패시터는, 기판 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 유전체막 패턴, 상기 유전체막 패턴 상의 일부에 형성된 상부 전극 및 상기 상부 전극의 측벽에 형성되며 상기 유전체막 패턴보다 작은 유전상수를 갖는 스페이서를 포함한다.
실시예에 따른 반도체 소자의 캐패시터 형성 방법은, 기판 상에 하부 전극막, 유전체막, 상부 전극막을 순차적으로 형성하는 단계, 상기 상부 전극막을 패터닝하여 상부 전극을 형성하는 단계, 상기 상부 전극의 측벽에 스페이서를 형성하는 단계 및 상기 유전체막 및 상기 하부 전극막을 패터닝하여 상기 스페이서 및 상기 상부 전극보다 큰 유전체막 패턴 및 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예는 캐패시터 전극의 에지에서 발생되는 기생 캐패시턴스를 저감하여 캐패시터 특성을 향상시키고 캐패시턴스 값을 일정하게 유지하여 반도체 소자 특성 을 향상시키고 수율을 향상시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 캐패시터 및 그 형성 방법에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 캐패시터 및 그 형성 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층 (막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 1에 도시한 바와 같이, 실시예에 따른 반도체 소자의 캐패시터는 하부 전극(120), 상기 하부 전극(120)의 상부에 형성된 상부 전극(130), 상기 상부 전극(130)과 상기 하부 전극(120) 사이에 형성된 유전체막 패턴(125), 상기 상부 전극(130)의 측벽을 덮는 스페이서(140)를 포함한다.
하부 구조물이 형성된 기판(100) 상에 패드 질화막(110)이 형성되어 있다.
상기 패드 질화막(110) 상의 일부 영역에 하부 전극(120)이 형성되어 있다.
상기 하부 전극(120)은 적어도 Ti, TiN, Ta, TaN, Cu, Al, Pt, Ru, Ir, Rh, Os 및 이들의 합금으로 이루어지는 그룹으로부터 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기 하부 전극(120)은 하나의 층 구조로 이루어질 수도 있고, 다층 구조로 이루어질 수도 있다.
상기 하부 전극(120) 상에 유전체막 패턴(125)이 형성되어 있다. 상기 유전 체막 패턴(125)은 high-K(고 유전상수) 절연 물질로 이루어진다.
상기 유전체막 패턴(125)은 상기 하부 전극(120)의 상부 전면을 덮고 있다.
상기 유전체막 패턴(125)의 상부면은 단차가 형성될 수 있다.
상기 유전체막 패턴(125) 상에 상부 전극(130)이 형성되어 있다.
상기 상부 전극(130)은 상기 유전체막 패턴(125)에서 상대적으로 단차가 높은 상단에 형성될 수 있다.
상기 상부 전극(130)은 적어도 Ti, TiN, Ta, TaN, Cu, Al, Pt, Ru, Ir, Rh, Os 및 이들의 합금으로 이루어지는 그룹으로부터 선택된 적어도 하나의 물질로 이루어질 수 있다.
상기 유전체막 패턴(125)의 일부와 접촉하며 상기 상부 전극(130)의 측벽을 덮도록 스페이서(140)가 형성되어 있다.
상기 스페이서(140)와 접촉하는 상기 유전체막 패턴(125)은 상기 단차의 측벽 및 상기 측벽과 이어지는 하단 일부일 수 있다.
상기 스페이서(140)는 절연막으로 이루어지며, 상기 스페이서(140)는 low-K(저 유전상수) 유전 물질로 이루어진다.
상기 스페이서(140)는 상기 상부 전극(130)의 에지와 상기 하부 전극(120) 사이에 발생되는 기생 캐패시턴스를 저감하기 위한 것이다.
상기와 같은 구조로 이루어지는 캐패시터가 상기 기판(100) 상에 형성되고, 상기 캐패시터를 덮도록 제 1 절연막(150) 및 제 2 절연막(160)이 기판(100) 상에 순차적으로 형성된다.
상기 제 1 절연막(150)은 상기 캐패시터를 보호하기 위한 캡핑막(capping insulator)일 수 있으며, 예를 들어, 실리콘 질화막일 수 있다.
상기 제 2 절연막(160)은 상기 제 1 절연막(150) 상부에서 평탄하게 형성된다.
상기 제 2 절연막(160) 및 상기 제 2 절연막(160)을 관통하여 상기 상부 전극(130)과 접촉하는 제 1 배선(171) 및 상기 하부 전극(120)과 접촉하는 제 2 배선(172)이 형성되어 있다.
상기 제 1 배선(171) 및 상기 제 2 배선(172)은 구리 배선으로 이루어질 수도 있고, 알루미늄 및 텅스텐으로 이루어질 수도 있다.
도 2 내지 도 9는 실시예에 따른 반도체 소자의 캐패시터를 제조하는 공정을 보여주는 단면도들이다.
도 2에 도시한 바와 같이, 하부 구조물이 형성된 기판(100) 상에 패드 질화막(110), 하부 전극막(120a), 유전체막(125a) 및 상부 전극막(130a)이 순차적으로 형성된다.
상기 패드 질화막(110)은 층간 연결을 위한 비아홀 형성시에 식각 정지막으로 사용될 수도 있고 상기 캐패시터를 보호하기 위한 막으로 사용될 수도 있다.
상기 하부 전극막(120a) 및 상기 상부 전극막(130a)은 금속 물질 또는 폴리실리콘으로 이루어질 수 있다.
상기 유전체막(125a)은 고 유전상수 물질로 이루어질 수 있다.
도 3에 도시한 바와 같이, 상기 상부 전극막(130a) 상에 상부 전극막(130a) 을 패터닝하기 위한 제 1 포토레지스트 패턴(191)을 형성한다.
이후, 상기 제 1 포토레지스트 패턴(191)을 마스크로 상기 상부 전극막(130a)을 식각하여 상부 전극(130)을 형성한다.
상기 상부 전극막(130a)을 과식각하여 상기 상부 전극막(130a) 하부의 상기 유전체막(125a)을 소정 두께만큼 식각하여 상기 유전체막(125a)에 단차를 형성시킬 수 있다.
상기 제 1 포토레지스트 패턴(191)을 제거한다.
도 4에 도시한 바와 같이, 상기 상부 전극(130)이 형성된 상기 기판(100) 전면에 저 유전 상수 물질로 이루어진 제 3 절연막(140a)을 형성한다.
상기 제 3 절연막(140a)은 예를 들어, 산화막일 수 있다.
도 5에 도시한 바와 같이, 상기 제 3 절연막(140a)의 전면을 건식 식각하여 상기 상부 전극(130)의 측벽에 스페이서(140)를 형성한다.
상기 제 3 절연막(140a)의 전면을 건식 식각하면 이방성 식각이 이루어지므로 제 3 절연막(140a)은 전부 식각되지 않고 상기 상부 전극(130)의 측벽에 상기 유전체막(125a) 상의 일부와 접촉하며 남아 스페이서(140)를 형성하게 된다.
상기 스페이서(140)는 저 유전상수를 가지는 절연막이므로 상기 상부 전극(130)의 모서리와 상기 하부 전극 사이에서 발생되는 기생 캐패시턴스를 줄일 수 있다.
도 6 및 도 7에 도시한 바와 같이, 상기 유전체막(125a) 상에 상기 상부 전극(130) 및 상기 스페이서(140)를 덮는 제 2 포토레지스트 패턴(192)을 형성한다.
상기 제 2 포토레지스트 패턴(192)을 마스크로 상기 유전체막(125a) 및 상기 하부 전극막(120a)을 식각하여 유전체막 패턴(125a) 및 하부 전극(120)을 형성한다.
상기 유전체막 패턴(125) 및 상기 하부 전극(120)은 상기 상부 전극(130)보다 크게 형성하여 상기 하부 전극(120)에 전기적인 신호를 인가하는 제 2 배선(172)과의 접촉 영역을 확보한다.
이후, 상기 제 2 포토레지스트 패턴(192)을 제거한다.
도 8에 도시한 바와 같이, 상기 하부 전극(120), 상기 유전체막 패턴(125), 상기 상부 전극(130) 및 상기 스페이서(140)가 형성된 상기 기판(100) 전면에 제 1 절연막(150)을 형성한다.
이후, 상기 제 1 절연막(150) 상에 제 2 절연막(160)을 형성한다.
상기 제 1 절연막(150) 및 상기 제 2 절연막(160)은 산화막 및 질화막 중 적어도 하나를 포함한다.
도 9에 도시한 바와 같이, 상기 제 2 절연막(160) 및 상기 제 1 절연막(150)을 선택적으로 식각하여 상기 상부 전극(130)의 일부 및 상기 하부 전극(120)의 일부를 드러내는 비아를 형성하고 각 비아에 금속을 매립하여, 상기 상부 전극(130)과 접촉하는 제 1 배선(171) 및 상기 하부 전극(120)과 접촉하는 제 2 배선(172)을 각각 형성한다.
실시예는 캐패시터 전극의 에지에서 발생되는 기생 캐패시턴스를 저감하여 캐패시터 특성을 향상시키고 캐패시턴스 값을 일정하게 유지하여 반도체 소자 특성 을 향상시키고 수율을 향상시키는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자의 캐패시터를 보여주는 단면도이다.
도 2 내지 도 9는 실시예에 따른 반도체 소자의 캐패시터를 제조하는 공정을 보여주는 단면도들이다.

Claims (8)

  1. 기판 상에 형성된 하부 전극;
    상기 하부 전극 상에 형성되고, 중앙부가 높도록 단차가 형성된 유전체막 패턴;
    상기 유전체막 패턴의 단차 위에 형성된 상부 전극; 및
    상기 상부 전극 및 상기 단차의 양측벽에 형성되고, 상기 단차 양옆의 상기 유전체막 패턴의 상면 일부에 형성되며, 상기 유전체막 패턴보다 작은 유전상수를 갖는 스페이서를 포함하는 반도체 소자의 캐패시터.
  2. 제 1항에 있어서,
    상기 하부 전극, 상기 유전체막 패턴, 상기 상부 전극 및 상기 스페이서를 덮는 절연막; 및
    상기 절연막을 관통하여 상기 상부 전극과 접속하는 제 1 배선 및 상기 절연막 및 상기 스페이서 옆의 상기 유전체막을 관통하여 상기 하부 전극과 접속하는 제 2 배선을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 삭제
  4. 기판 상에 하부 전극막, 유전체막, 상부 전극막을 순차적으로 형성하는 단계;
    상기 상부 전극막을 패터닝하여 상부 전극을 형성하고, 상기 유전체막의 소정 깊이까지 패터닝을 진행하여 상기 상부 전극이 형성된 영역이 높도록 상기 유전체막에 단차를 형성하는 단계;
    상기 상부 전극 및 상기 단차의 양측벽, 그리고 상기 단차 양옆의 상기 유전체막 상면 일부에 상기 유전체막보다 작은 유전상수를 갖는 스페이서를 형성하는 단계; 및
    상기 유전체막 및 상기 하부 전극막을 패터닝하여 상기 스페이서 및 상기 상부 전극보다 큰 유전체막 패턴 및 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 4항에 있어서,
    상기 스페이서를 형성하는 단계에 있어서,
    상기 상부 전극을 덮으며 상기 유전체막보다 작은 유전상수를 갖는 유전물질을 도포하는 단계; 및
    상기 유전물질을 건식 식각하여 상기 상부 전극의 측벽 및 상기 측벽과 이어지는 상기 유전체막의 일부와 접촉하는 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 4항에 있어서,
    상기 스페이서는 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 4항에 있어서,
    상기 하부 전극을 형성하는 단계 이후에,
    상기 기판 전면에 형성되는 제 1 절연막 및 제 2 절연막을 형성하는 단계;
    상기 제 1 절연막 및 상기 제 2 절연막을 관통하며 상기 상부 전극과 접속하는 제 1 배선 및 상기 제 1 절연막, 상기 제2 절연막 및 상기 스페이서 옆의 상기 유전체막을 관통하여 상기 하부 전극과 접속하는 제 2 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  8. 삭제
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