CN111834332B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN111834332B CN111834332B CN201910302872.6A CN201910302872A CN111834332B CN 111834332 B CN111834332 B CN 111834332B CN 201910302872 A CN201910302872 A CN 201910302872A CN 111834332 B CN111834332 B CN 111834332B
- Authority
- CN
- China
- Prior art keywords
- electrode layer
- dielectric layer
- forming
- layer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层的第二电极层。本发明实施例有利于增加第二电极层和第一电极层之间的有效面积，从而在单位面积的基底上，MIM电容的电容值更大。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电容元件常在集成电路(例如射频电路、混合信号电路等)中作为电子无源器件。常见的电容元件包括金属氧化物半导体(MOS)电容、PN结电容、多晶硅-绝缘体-多晶硅(PIP)电容以及金属-绝缘体-金属(MIM)电容等。
其中，MIM电容一般在后段制程(back-end of line，BEOL)中形成于金属互连结构上，使得MIM电容与硅衬底之间的距离增加，从而减小了MIM电容与衬底之间的寄生电容，且MIM电容的性能受到频率和温度的影响较小，此外，MIM电容在金属互连制程中形成，MIM形成工艺与现有集成电路工艺相兼容。为此，MIM电容逐渐成为无源器件的主流电容类型。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，增大单位面积的基底上，MIM电容的电容值。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层的第二电极层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括电容区；介电层，位于所述基底上；多个第一凹槽，位于所述电容区的介电层内；第一电极层，位于所述第一凹槽底部和侧壁、以及所述电容区的介电层上；电容介质层，保形覆盖于所述第一电极层上；第二电极层，保形覆盖于所述电容介质层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽，与未形成所述第一凹槽的方案相比，后续第一电极层还形成于所述第一凹槽的侧壁上，相应地，形成保形覆盖所述第一电极层的电容介质层、形成保形覆盖所述电容介质层的第二电极层后，所述第一凹槽的侧壁上也形成有堆叠的第一电极层、电容介质层和第二电极层，增加了第二电极层和第一电极层之间的有效面积，在单位面积的基底上，所述第一电极层、电容介质层、以及所述第二电极层所构成的MIM电容(Metal-Insulator-Metal，金属-绝缘体-金属)的电容值更大。
附图说明
图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的MIM电容通常为平面型结构，MIM电容的上下电极板之间的有效面积较小，在单位面积的基底上，MIM电容的电容较小，因此，亟需一种新的方法，能够提高单位面积的基底上的MIM电容的电容值。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括电容区；在所述基底上形成介电层；刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽；在所述第一凹槽的底部和侧壁、以及所述电容区的介电层上形成第一电极层；形成保形覆盖所述第一电极层的电容介质层；形成保形覆盖所述电容介质层上的第二电极层。
本发明实施例刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽，与未形成所述第一凹槽的方案相比，后续第一电极层还形成于所述第一凹槽的侧壁上，相应地，形成保形覆盖所述第一电极层的电容介质层、形成保形覆盖所述电容介质层的第二电极层后，所述第一凹槽的侧壁上也形成有堆叠的第一电极层、电容介质层和第二电极层，增加了第二电极层和第一电极层之间的有效面积，在单位面积的基底上，所述第一电极层、电容介质层、以及所述第二电极层所构成的MIM电容的电容值更大。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(图未示)，所述基底包括电容区I。
所述基底用于为后续MIM电容的形成提供工艺平台，MIM电容相应形成于所述电容区I的基底上。
本实施例中，所述基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，MIM电容在后段制程中形成，因此，所述基底上形成有金属层间介质层(Inter Metal Dielectric，IMD)100，且根据工艺情况，沿所述基底表面法线方向上，所述金属层间介质层100内形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层通过位于两者之间的通孔(Via)互连结构实现电连接。
本实施例中，仅示意出了顶层金属层103，位于所述金属层间介质层100内，所述金属层间介质层100露出所述顶层金属层103顶部。
本实施例中，所述金属层间介质层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述金属层间介质层100的材料为超低k介质材料，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
所述基底中还可以形成有其他结构，例如：MOS晶体管、电阻器、电感器等。
本实施例中，所述基底还包括划片有效区II。所述划片有效区II内的部分区域用于作为后续将晶圆上的芯片分离时的切割部位。
继续参考图1，在所述基底上形成介电层101。
所述介电层101用于为后续形成MIM电容提供工艺平台。
本实施例中，所述介电层101的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述介电层101的材料为超低k介质材料，从而降低MIM电容中的第一电极层以及第二电极层与所述顶层金属层103之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
需要说明的是，本实施例中，在所述基底上形成介电层101之前，还包括：在所述基底上形成刻蚀停止层102。具体地，在所述金属层间介质层100上形成所述刻蚀停止层102，所述刻蚀停止层102还覆盖所述顶层金属层103。
后续通常还包括在所述介电层101内形成通孔(via)互连结构的步骤，所述刻蚀停止层102用于在形成所述通孔互连结构的刻蚀工艺中，定义刻蚀停止的位置。
本实施例中，所述刻蚀停止层102的材料为NDC(nitride doped carbon)。在其他实施例中，所述刻蚀停止层的材料还可以为其他与所述介电层材料具有较大刻蚀选择性的材料，例如：氮化硅等。
参考图2，刻蚀所述电容区I部分厚度的所述介电层101，在所述介电层101内形成多个第一凹槽300。
与未形成所述第一凹槽的方案相比，后续第一电极层还形成于所述第一凹槽300的侧壁上，相应地，形成保形覆盖所述第一电极层的电容介质层、形成保形覆盖所述电容介质层的第二电极层后，所述第一凹槽300的侧壁上也形成有堆叠的第一电极层、电容介质层和第二电极层，增加了第二电极层和第一电极层之间的有效面积，在单位面积的基底上，所述第一电极层、电容介质层、以及所述第二电极层所构成的MIM电容的电容值更大。
所述第一凹槽300的剖面可以为矩形或倒梯形。与所述第一凹槽的剖面为阶梯形的方案相比，本实施例所述第一凹槽300具有陡直的侧壁，有利于简化形成所述第一凹槽300的工艺流程，而且，还有利于降低后续第一电极层的形成难度。
本实施例中，所述第一凹槽300的剖面为矩形。通过使所述第一凹槽300的剖面为矩形，有利于降低形成所述第一凹槽300的工艺难度，提高工艺兼容性。
本实施例中，所述第一凹槽300的俯视图图形为矩形。通过使所述第一凹槽300的俯视图图形为矩形，使所述第一凹槽300的侧壁露出来的面积较多，有利于进一步增大后续第一电极层和第二电极层之间的有效面积；而且，通过使所述第一凹槽300的俯视图图形为矩形，还有利于降低形成保形覆盖所述第一凹槽300的第一电极层的工艺难度。
在其他实施例中，根据实际工艺需求，所述第一凹槽的俯视图图形还可以是圆形等形状。
本实施例中，形成所述第一凹槽300的步骤中，所述第一凹槽300呈矩阵排布。通过使所述第一凹槽300呈矩阵排布，便于进行版图布局(layout)的设计，而且，易于与现有工艺相结合，工艺难度较低。
所述第一凹槽300的深度和开口尺寸的比值不宜过小，也不宜过大。如果所述第一凹槽300的深度和开口尺寸的比值过小，则在所述第一凹槽300的开口尺寸不变的情况下，所述第一凹槽300的深度过小，所述第一凹槽300侧壁露出的面积相应过小，所述第一凹槽300用于增大后续第一电极层和第二电极层之间有效面积的效果不显著；如果所述第一凹槽300的深度和开口尺寸比值过大，容易增加后续形成保形覆盖所述第一凹槽300的第一电极层的工艺难度，而且，在所述第一凹槽300的宽度不变的情况下，所述第一凹槽300的深度相应过大，所述第一凹槽300的底部过于接近所述顶层金属层103，容易增加后续第一电极层与所述顶层金属层103之间的干扰。为此，本实施例中，所述第一凹槽300的深度和开口尺寸的比值大于1且小于5。
本实施例中，需合理搭配所述第一凹槽300的深度和开口尺寸，从而在使所述第一凹槽300的深宽比满足上述条件的同时，能够提高所述第一凹槽300用于增大后续第一电极层和第二电极层之间有效面积的效果，且工艺兼容性较高。为此，本实施例中，所述第一凹槽300的深度为
至
所述第一凹槽300的开口尺寸为2μm至50μm。
需要说明的是，提供基底后，还包括：刻蚀所述划片有效区II的部分介电层101，在所述划片有效区II的介电层101内形成第二凹槽400(如图2所示)。
所述第二凹槽400用于作为后续工艺制程中的对准标记(Mark)。
本实施例中，刻蚀所述划片有效区II的部分介电层101的步骤中，刻蚀所述电容区I的部分厚度所述介电层101，形成所述多个第一凹槽300。
通过在同一步骤中形成所述第二凹槽400和第一凹槽300，从而将形成所述第一凹槽300的工艺和现有工艺制程相整合，对现有工艺制程的改动较小，工艺兼容性高；而且，与分别在不同步骤中形成所述第二凹槽和第一凹槽的方案相比，本实施例省去了一张光罩(mask)，有利于降低工艺成本。
因此，本实施例中，形成所述第二凹槽400和第一凹槽300后，所述第二凹槽400和第一凹槽300的深度相同，即所述第二凹槽400和第一凹槽300的底部相齐平。
具体地，形成所述第一凹槽300和第二凹槽400的步骤包括：在所述介电层101上形成第一掩膜层104，所述第一掩膜层104中形成有图形开口(未标示)；以所述第一掩膜层104为掩膜，刻蚀部分厚度的所述介电层101，在所述介电层101内形成所述第一凹槽300和第二凹槽400。
本实施例中，所述第一掩膜层104的材料为光刻胶。形成所述第一掩膜层104的工艺为半导体领域中常用的光刻工艺，本实施例在此不再赘述。
本实施例中，采用干法刻蚀工艺刻蚀所述介电层101。干法刻蚀工艺具有各向异性刻蚀的特性，有利于使所述第一凹槽300的形貌和深宽比、以及第二凹槽400的形貌满足工艺需求。
形成所述第一凹槽300和第二凹槽400后，还包括：去除所述第一掩膜层104。具体地，采用灰化工艺去除所述第一掩膜层104。
参考图3，在所述第一凹槽300的底部和侧壁、以及所述电容区I的介电层100上形成第一电极层105。
所述第一电极层105保形覆盖所述第一凹槽300的底部和侧壁，增大了所述第一电极层105和后续第二电极层之间的有效面积。
所述第一电极层105用于形成MIM电容的下极板(bottom plate)。
为此，所述第一电极层105的材料为导电材料。
本实施例中，所述第一电极层105的材料为TiN。在其他实施例中，所述第一电极层的材料还可以为TaN。
所述第一电极层105的厚度不宜过小，也不宜过大。如果所述第一电极层105的厚度过小，由于所述第一电极层105需覆盖所述第一凹槽300的底部和侧壁，容易导致所述第一电极层105的薄膜质量较差，所述第一电极层105在拐角处发生断裂的概率较高，而且容易降低后续电容介质层和第二电极层的形成质量；如果所述第一电极层105的厚度过大，容易导致所述第一凹槽300被所述第一电极层105填满，或者，导致后续形成的电容介质层将所述第一凹槽300填满，从而难以起到增大第一电极层105和后续第二电极层之间有效面积的效果。为此，本实施例中，所述第一电极层105的厚度为
至
本实施例中，采用溅射(sputter)工艺形成所述第一电极层105。溅射工艺为半导体工艺中常用的形成电极层的工艺，工艺兼容性高，工艺成本较低。
需要说明的是，所述划片有效区II的介电层101上形成有第二凹槽400。因此，形成所述第一电极层105的步骤中，所述第一电极层105还形成于所述第二凹槽400的底部和侧壁、以及所述划片有效区II的介电层101上。
继续参考图3，形成保形覆盖所述第一电极层105的电容介质层106。
所述电容介质层106用于形成MIM电容中的绝缘层。
本实施例中，所述电容介质层106的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。
具体地，所述电容介质层106为堆叠形成的高k介质层，即所述电容介质层106为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层106的厚度满足工艺需求的同时，具有较好的形成质量。
为此，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的任意多种。
本实施例中，所述电容介质层106为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
所述电容介质层106的厚度不宜过小，也不宜过大。如果所述电容介质层106的厚度过小，则所述电容介质层106对第一电极层105和后续第二电极层的绝缘效果较差，而且，所述电容介质层106在拐角处发生断裂等问题的概率较高；如果所述电容介质层106的厚度过大，容易减小MIM电容的电容值，而且所述第一凹槽300容易被所述电容介质层106填满，后续第二电极层难以形成在所述第一凹槽300内，从而所述第一电极层105和第二电极层之间的有效面积难以增大。本实施例中，所述电容介质层106的厚度为
至
本实施例中，采用化学气相沉积工艺形成所述电容介质层106，工艺兼容性高，且有利于降低工艺成本。
继续参考图3，形成保形覆盖所述电容介质层106的第二电极层107。
所述第二电极层107保形覆盖所述电容介质层106，即所述第一凹槽300的侧壁上也形成有堆叠的第一电极层101、电容介质层106和第二电极层107，因此，所述第二电极层107与第一电极层101之间的有效面积较大，在单位面积的基底上，所述第一电极层105、电容介质层106、以及所述第二电极层107所构成的MIM电容的电容值更大。
所述第二电极层107用于形成MIM电容的上极板(top plate)。
为此，所述第二电极层107的材料为导电材料。
本实施例中，所述第二电极层107的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN。
本实施例中，采用溅射工艺形成所述第二电极层107。
所述第二电极层107的厚度不宜过小，也不宜过大。如果所述第二电极层107的厚度过小，容易增加形成所述第二电极层107的难度，而且容易增加所述第二电极层107在所述拐角处发生断裂问题的概率；如果所述第二电极层107的厚度过大，容易导致所述第二电极层107将所述第一凹槽300填满，从而难以增大第二电极层107和第一电极层105之间的有效面积。为此，本实施例中，所述第二电极层107的厚度为
至
结合参考图4至图6，形成所述第二电极层107之后，还包括：图形化所述第二电极层107、电容介质层107和第一电极层105。
通过对所述第二电极层107、电容介质层107和第一电极层105进行图形化处理，从而定义MIM电容的上极板、绝缘层和上极板的图形。
具体地，图形化所述第二电极层107、电容介质层106和第一电极层105的步骤包括：
如图4所示，对所述第二电极层107进行第一图形化处理，至少去除所述电容区I和划片有效区II交界处的第二电极层107和电容介质层106。
本实施例中，进行第一图形化处理之前，还包括：在所述第二电极层107上形成第二掩膜层108。
本实施例中，所述第二掩膜层108的材料为光刻胶。具体地，采用光刻工艺形成所述第二掩膜层108。
因此，以所述第二掩膜层108为掩膜，对所述第二电极层107和电容介质层106进行第一图形化处理。
具体的，采用干法刻蚀工艺，进行所述第一图形化处理。
进行所述第一图形化处理后，还包括：去除所述第二掩膜层108。具体的，采用灰化工艺去除所述第二掩膜层108。
如图5和图6所示，进行所述第一图形化处理后，对所述第一电极层105进行第二图形化处理，至少去除所述电容区I和划片有效区II交界处的第一电极层105。
需要说明的是，进行所述第二图形化处理后，在所述电容区I和划片有效区II交界处，所述第一电极层105未完全被所述第二电极层107和电容介质层106所覆盖，即部分所述第一电极层105露出于所述第二电极层107和电容介质层106。
其中，未被所述第二电极层107和电容介质层106所覆盖的第一电极层105用于为后续互连结构的形成提供工艺平台，从而将所述第一电极层105的电性引出。
本实施例中，进行所述第二图形化处理之前，还包括：在剩余所述第二电极层107上以及所述交界处的部分第一电极层105上形成第三掩膜层109(如图5所示)。
本实施例中，所述第三掩膜层109的材料为光刻胶。
因此，以所述第三掩膜层109为掩膜，刻蚀所述第一电极层105。
具体地，采用干法刻蚀工艺，进行所述第二图形化处理。
结合参考图6，进行所述第二图形化处理后，还包括：去除所述第三掩膜层109。具体地，采用灰化工艺去除所述第三掩膜层109。
相应的，本发明还提供一种半导体结构。参考图6，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(图未示)，所述基底包括电容区I；介电层101，位于所述基底上；多个第一凹槽300(如图2所示)，位于所述电容区I的介电层101内；第一电极层105，位于所述第一凹槽300底部和侧壁、以及所述电容区I的基底上；电容介质层106，保形覆盖于所述第一电极层105上；第二电极层107，保形覆盖于所述电容介质层106上。
与电容区的介电层中不设置有所述第一凹槽的方案相比，本实施例所述第一电极层105还位于所述第一凹槽300的侧壁上，相应地，所述电容介质层106保形覆盖于所述第一电极层105，所述第二电极层107保形覆盖于所述电容介质层106上，所述第一凹槽300的侧壁上也形成有堆叠的第一电极层101、电容介质层106和第二电极层107，从而增加了第二电极层107和第一电极层105之间的有效面积，在单位面积的基底上，所述第一电极层105、电容介质层106、以及所述第二电极层107所构成的MIM电容的电容值更大。
所述基底用于为MIM电容的形成提供工艺平台，MIM电容相应形成于所述电容区I的基底上。
本实施例中，所述基底包括衬底(图未示)，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，MIM电容在后段制程中形成，因此，所述半导体结构包括：金属层间介质层100，位于所述基底上，且根据工艺情况，沿所述基底表面法线方向上，所述金属层间介质层100内形成有一层或多层堆叠的金属层，例如：第一金属(即M1)层、第二金属(即M2)层等；当金属层为多层时，相邻两层金属层通过位于两者之间的通孔互连结构实现电连接。
本实施例中，仅示意出了顶层金属层103，位于所述金属层间介质层100内，所述金属层间介质层100露出所述顶层金属层103顶部。
本实施例中，所述金属层间介质层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述金属层间介质层100的材料为超低k介质材料，从而降低互连结构之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
所述基底中还可以形成有其他结构，例如，MOS晶体管、电阻器、电感器等。
本实施例中，所述基底还包括划片有效区II。所述划片有效区II内的部分区域用于作为后续将晶圆上的芯片分离时的切割部位。
所述介电层101用于为MIM电容的形成提供工艺平台。
本实施例中，所述介电层101的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述介电层101的材料为超低k介质材料，从而降低后续第一电极层和第二电极层与所述顶层金属层103之间的寄生电容，进而减小后段RC延迟。具体地，所述超低k介质材料可以为SiOCH。
本实施例中，所述半导体结构还包括：刻蚀停止层102，覆盖所述金属层间介质层100和金属层间介质层100。
后续通常还包括在所述介电层101内形成通孔互连结构的步骤，所述刻蚀停止层102用于在形成所述通孔互连结构的刻蚀工艺中，定义刻蚀停止的位置。
本实施例中，所述刻蚀停止层102的材料为为NDC。在其他实施例中，所述刻蚀停止层的材料还可以为其他与所述介电层材料具有较大刻蚀选择性的材料，例如：氮化硅等。
所述第一凹槽300的剖面可以为矩形或倒梯形。与所述第一凹槽的剖面为阶梯形的方案相比，本实施例所述第一凹槽300具有陡直的侧壁，有利于简化形成所述第一凹槽300的工艺流程，而且，还有利于降低第一电极层105的形成难度。
本实施例中，所述第一凹槽300的剖面为矩形。通过使所述第一凹槽300的剖面为矩形，从而有利于降低所述第一凹槽300的形成难度，提高工艺兼容性。
本实施例中，所述第一凹槽300的俯视图图形为矩形。通过使所述第一凹槽300的俯视图图形为矩形，从而使所述第一凹槽300的侧壁露出来的面积较多，有利于进一步增大第一电极层105和第二电极层107之间的有效面积；而且，通过使所述第一凹槽300的俯视图图形为矩形，还有利于降低形成保形覆盖所述第一凹槽300的第一电极层的工艺难度。
在其他实施例中，根据实际工艺需求，所述第一凹槽的俯视图图形还可以是圆形等形状。
本实施例中，所述第一凹槽300呈矩阵排布。通过使所述第一凹槽300呈矩阵排布，便于进行版图布局的设计，而且，易于与现有工艺相结合，工艺难度较低。
所述第一凹槽300的深度和开口尺寸的比值不宜过小，也不宜过大。如果所述第一凹槽300的深度和开口尺寸的比值过小，则在所述第一凹槽300的开口尺寸不变的情况下，所述第一凹槽300的深度过小，容易导致所述第一凹槽300侧壁露出的面积过小，所述第一凹槽300用于增大第一电极层105和第二电极层107之间有效面积的效果不显著；如果所述第一凹槽300的深度和开口尺寸比值过大，容易增加形成保形覆盖所述第一凹槽300的第一电极层105的工艺难度，而且，在所述第一凹槽300的宽度不变的情况下，所述第一凹槽300的深度相应过大，所述第一凹槽300的底部过于接近所述顶层金属层103，容易增加第一电极层105与所述顶层金属层103之间的干扰。为此，本实施例中，所述第一凹槽300的深度和开口尺寸的比值大于1且小于5。
本实施例中，需合理搭配所述第一凹槽300的深度和开口尺寸，从而在使所述第一凹槽300的深宽比满足上述条件的同时，能够提高所述第一凹槽300用于增大第一电极层105和第二电极层107之间有效面积的效果，且工艺兼容性较高。为此，本实施例中，所述第一凹槽300的深度为
至
所述第一凹槽300的开口尺寸为2μm至50μm。
所述第一电极层105用于作为MIM电容的下极板。
为此，所述第一电极层105的材料为导电材料。
本实施例中，所述第一电极层105的材料为TiN。在其他实施例中，所述第一电极层的材料还可以为TaN。
所述第一电极层105的厚度不宜过小，也不宜过大。如果所述第一电极层105的厚度过小，由于所述第一电极层105需覆盖所述第一凹槽300的底部和侧壁，容易导致所述第一电极层105的薄膜质量较差，所述第一电极层105在拐角处发生断裂的概率较高，而且容易降低电容介质层106和第二电极层107的形成质量；如果所述第一电极层105的厚度过大，容易导致所述第一凹槽300被所述第一电极层105填满，或者，容易导致所述电容介质层106将所述第一凹槽300填满从而难以起到增大第一电极层105和第二电极层107之间有效面积的效果。为此，本实施例中，所述第一电极层105的厚度为
至
所述电容介质层106用于作为MIM电容中的绝缘层。
本实施例中，所述电容介质层106的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高MIM电容的电容值，相应提高电容密度。
具体地，所述电容介质层106为堆叠形成的高k介质层，即所述电容介质层106为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层106的厚度满足工艺需求的同时，具有较好的形成质量。
为此，所述高k介质材料可以为HfO2、HfSiO、TiO2、HfZrO、HfSiON、HfTaO、HfTiO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3、BaSrTiO和SiN中的任意多种。
本实施例中，所述电容介质层106为ZAZ层。其中，ZAZ层包括堆叠形成的第一ZrO2层、Al2O3层和第二ZrO2层。
在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
所述电容介质层106的厚度不宜过小，也不宜过大。如果所述电容介质层106的厚度过小，则所述电容介质层106对第一电极层105和第二电极层107的绝缘效果较差，而且，所述电容介质层106发生断裂等问题的概率较高；如果所述电容介质层106的厚度过大，容易减小MIM电容的电容值，而且所述第一凹槽300容易被所述电容介质层106填满，第二电极层107难以位于所述第一凹槽300内，所述第一电极层101和第二电极层107之间的有效面积难以增大。本实施例中，所述电容介质层106的厚度为
至
所述第二电极层107用于作为MIM电容的上极板。
为此，所述第二电极层107的材料为导电材料。
本实施例中，所述第二电极层107的材料为TiN。在其他实施例中，所述第二电极层的材料还可以为TaN。
所述第二电极层107的厚度不宜过小，也不宜过大。如果所述第二电极层107的厚度过小，容易增加所述第二电极层107的形成难度，而且容易增加所述第二电极层107在所述拐角处发生断裂问题的概率；如果所述第二电极层107的厚度过大，容易导致所述第二电极层107将所述第一凹槽300填满，从而难以增大第二电极层107和第一电极层105之间的有效面积。为此，本实施例中，所述第二电极层107的厚度为
至
需要说明的是，所述第一电极层105覆盖所述电容区I的部分介电层101顶部，用于定义MIM电容的下极板、绝缘层和上极板的图形。
还需要说明的是，在所述电容区I和划片有效区II的交界处，部分所述第一电极层105露出于所述第二电极层107和电容介质层106。其中，未被所述第二电极层107和电容介质层106所覆盖的第一电极层105用于为后续互连结构的形成提供工艺平台，从而将所述第一电极层105的电性引出。
此外，所述半导体结构还包括：第二凹槽400，位于所述划片有效区II的介电层101内。
所述第二凹槽400用于作为工艺制程中的对准标记。
本实施例中，所述第二凹槽400和所述第一凹槽300的底部相齐平。
所述第二凹槽400和所述第一凹槽300的底部相齐平，是由于所述第二凹槽400和第一凹槽300在同一工艺步骤中形成，有利于将形成所述第一凹槽300的工艺和现有工艺制程相整合，对现有工艺制程的改动较小，工艺兼容性高；而且，还省去了一张光罩，有利于节约成本。
因此，所述第一电极层105还位于所述第二凹槽400的底部和侧壁、以及所述划片有效区II的介电层101上。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括电容区，所述基底还包括划片有效区；
在所述基底上形成介电层；
刻蚀所述电容区部分厚度的所述介电层，在所述介电层内形成多个第一凹槽，刻蚀所述划片有效区的部分介电层，在所述划片有效区的介电层内形成第二凹槽；
在所述第一凹槽的底部和侧壁、所述第二凹槽的底部和侧壁以及所述电容区的介电层上形成第一电极层；
形成保形覆盖所述第一电极层的电容介质层；
形成保形覆盖所述电容介质层的第二电极层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽呈矩阵排布。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的深度和开口尺寸的比值大于1且小于5。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的深度为
至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的开口尺寸为2μm至50μm。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一电极层的步骤中，所述第一电极层的厚度为
至
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述电容介质层的步骤中，所述电容介质层的厚度为
至
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二电极层的步骤中，所述第二电极层的厚度为
至
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述介电层，形成所述第一凹槽。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，
刻蚀所述划片有效区的部分介电层的步骤中，刻蚀所述电容区的部分厚度所述介电层，形成所述多个第一凹槽。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括电容区，所述基底还包括划片有效区；
介电层，位于所述基底上；
多个第一凹槽，位于所述电容区的介电层内；所述半导体结构还包括：第二凹槽，位于所述划片有效区的介电层内，所述第一凹槽和第二凹槽的底部相齐平；
第一电极层，位于所述第一凹槽底部和侧壁、所述第二凹槽底部和侧壁以及所述电容区的介电层上；
电容介质层，保形覆盖于所述第一电极层上；
第二电极层，保形覆盖于所述电容介质层上。
12.如权利要求11所述的半导体结构，其特征在于，所述第一凹槽呈矩阵排布。
13.如权利要求11所述的半导体结构，其特征在于，所述第一凹槽的深度和开口尺寸的比值大于1且小于5。
14.如权利要求11所述的半导体结构，其特征在于，所述第一凹槽的深度为
至
15.如权利要求11所述的半导体结构，其特征在于，所述第一凹槽的开口尺寸为2μm至50μm。
16.如权利要求11所述的半导体结构，其特征在于，所述第一电极层的厚度为
至
17.如权利要求11所述的半导体结构，其特征在于，所述电容介质层的厚度为
至
18.如权利要求11所述的半导体结构，其特征在于，所述第二电极层的厚度为
至
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910302872.6A CN111834332B (zh) | 2019-04-16 | 2019-04-16 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910302872.6A CN111834332B (zh) | 2019-04-16 | 2019-04-16 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111834332A CN111834332A (zh) | 2020-10-27 |
| CN111834332B true CN111834332B (zh) | 2022-11-01 |
Family
ID=72915407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910302872.6A Active CN111834332B (zh) | 2019-04-16 | 2019-04-16 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111834332B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101160655A (zh) * | 2005-04-15 | 2008-04-09 | 国际商业机器公司 | Mim电容器及其制造方法 |
| CN102623430A (zh) * | 2011-01-28 | 2012-08-01 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN104637878A (zh) * | 2015-02-11 | 2015-05-20 | 华天科技（昆山）电子有限公司 | 超窄节距的晶圆级封装切割方法 |
| CN104681403A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN107579045A (zh) * | 2017-08-14 | 2018-01-12 | 晶能光电（江西）有限公司 | 晶圆切割方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101819922A (zh) * | 2009-02-27 | 2010-09-01 | 中芯国际集成电路制造(上海)有限公司 | 金属-绝缘体-金属电容器及其制造方法 |
| WO2015178188A1 (ja) * | 2014-05-19 | 2015-11-26 | シャープ株式会社 | 半導体ウェハ、半導体ウェハから個片化された半導体装置および半導体装置の製造方法 |
-
2019
- 2019-04-16 CN CN201910302872.6A patent/CN111834332B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101160655A (zh) * | 2005-04-15 | 2008-04-09 | 国际商业机器公司 | Mim电容器及其制造方法 |
| CN102623430A (zh) * | 2011-01-28 | 2012-08-01 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN104681403A (zh) * | 2013-11-26 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| CN104637878A (zh) * | 2015-02-11 | 2015-05-20 | 华天科技（昆山）电子有限公司 | 超窄节距的晶圆级封装切割方法 |
| CN107579045A (zh) * | 2017-08-14 | 2018-01-12 | 晶能光电（江西）有限公司 | 晶圆切割方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111834332A (zh) | 2020-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9236296B2 (en) | Fabrication method for MIM capacitor | |
| US10170539B2 (en) | Stacked capacitor with enhanced capacitance | |
| CN111211092B (zh) | 半导体结构及其形成方法 | |
| US20130320493A1 (en) | Capacitor for interposers and methods of manufacture thereof | |
| US9818689B1 (en) | Metal-insulator-metal capacitor and methods of fabrication | |
| US8872248B2 (en) | Capacitors comprising slot contact plugs | |
| JP2006512787A (ja) | キャパシタおよびその製造方法 | |
| US9478547B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9627468B2 (en) | Capacitor structure and method of manufacturing the same | |
| TWI832415B (zh) | 半導體元件及其形成方法 | |
| CN111834332B (zh) | 半导体结构及其形成方法 | |
| KR20200091192A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20230395649A1 (en) | Metal-insulator-metal (mim) capacitor module | |
| KR100955841B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100510557B1 (ko) | 다미신 공정을 적용한 반도체 소자의 커패시터 및 그형성방법 | |
| US20130234288A1 (en) | Trench Structure for an MIM Capacitor and Method for Manufacturing the Same | |
| KR100607662B1 (ko) | 메탈 절연체 메탈 커패시터 형성방법 | |
| US20230268380A1 (en) | Metal-insulator-metal (mim) capacitor module with dielectric sidewall spacer | |
| US20230268376A1 (en) | Metal-insulator-metal (mim) capacitor module with outer electrode extension | |
| KR20100079205A (ko) | Ｍｉｍ 커패시터를 가지는 반도체 소자 및 방법 | |
| KR20060072420A (ko) | 이중 다마신 구조를 갖는 금속-절연체-금속 커패시터 및그 제조 방법 | |
| CN117651476A (zh) | 半导体结构及其形成方法 | |
| CN117479824A (zh) | 半导体结构及其形成方法 | |
| KR100340900B1 (ko) | 반도체장치의 제조방법 | |
| CN113921712A (zh) | 版图结构、半导体器件结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |