JP2006512787A

JP2006512787A - キャパシタおよびその製造方法

Info

Publication number: JP2006512787A
Application number: JP2005518265A
Authority: JP
Inventors: ヨアヒムバース，ハンス; フェルスナー，ペートラ; カルタリオル，エルデム; ケルスト，ウーヴェ; シャフバウアー，トーマス
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-20
Filing date: 2004-02-17
Publication date: 2006-04-13
Also published as: CN1751367B; WO2004075218A1; DE602004003476D1; CN1751367A; DE602004003476T2; US7615440B2; EP1595268B1; US20070294871A1; EP1595268A1; US20040164339A1; US7268383B2

Abstract

高誘電率誘電体（２４０）と、その両側に設けられた一対の配線（２２０、２３０）とから形成されるキャパシタ（２１２）を備えた半導体装置を、その製造方法と共に提供する。これらの配線は、ビアと金属層とを備えている。

Description

発明の詳細な説明

（発明の背景）
半導体素子は、様々な用途のために、様々なタイプの装置において用いられている。多くの装置に用いられる重要な半導体素子として、キャパシタが挙げられる。キャパシタには様々な型のものがあるが、標準的な構造のキャパシタには、誘電体によって隔てられた２つの板（電極）が備えられている。キャパシタは、データを表す電荷を保持するものである。また、キャパシタは、電子素子間の絶縁に用いられ、他の多くの機能を実行することもできる。無線周波数（“ＲＦ”）、アナログ／デジタル混在、ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）といった、需要の多い技術においては、どのキャパシタを選択するかということが、システムの性能およびコストに重要な影響を与える。

また、キャパシタは、半導体装置の構成部分（例えば、ＤＲＡＭメモリセル内に配置された溝キャパシタ）として形成される。さらに、キャパシタは、半導体チップの製造プロセスの様々な段階で形成される。例えば、キャパシタを、半導体装置とチップのその他の領域との間の配線の製造中に形成してもよいし、その後に形成してもよい。配線を製造する前に行われる工程は、通常、前工程（“ＦＥＯＬ”工程）として知られている。配線の製造中またはその後に行われる工程は、後工程（“ＢＥＯＬ”工程）と呼ばれている。

また、キャパシタを含む半導体素子を、リソグラフィーによってパターン形成してもよい。例えば、まず、誘電体を半導体基板に堆積した後、誘電体に１つまたは複数の凹部を形成するために、フォトリソグラフィーによって所望のパターンに形成したマスク層を用いることができる。このマスク層は、誘電体の複数の領域を露光させ、露光しない領域の誘電体を被覆するものである。次に、エッチングによって、誘電体の露光部分を除去する。そして、誘電体の凹部領域に、導電性材料または半導体材料の層を堆積し、所望の素子が形成されるまで、エッチングおよび新たな材料の堆積を繰り返す。

金属‐絶縁体‐金属キャパシタ（“ＭＩＭＣＡＰ”）は、リソグラフィーＢＥＯＬ工程によって製造されるキャパシタの一種である。ＭＩＭＣＡＰは、板状キャパシタを形成する金属層と、誘電体を含む絶縁体とを含んでいる。ＭＩＭＣＡＰにおける絶縁体としては、通常、二酸化シリコン（ＳｉＯ_２）や窒化シリコン等が用いられる。このような材料を用いて、０．７ｆＦ／μｍ_２（１平方ミクロン当たり０．７フェムトファラッド）よりも大きな単位面積容量を有するキャパシタを形成してもよい。また、１つまたは複数のマスク層を用いるリソグラフィーによってＭＩＭＣＡＰを製造することもできる。各マスク層に対して、例えば、マスク層を堆積しパターン化する工程、パターン化されたマスク層によって露光された領域をエッチングする工程、残存マスク層があれば除去し、必要に応じて洗浄する工程等の、複数の工程が必要となる。各マスク層を、前段のマスク層に対して適切に位置合わせをする必要もある。したがって、リソグラフィーを行うことにより新たに必要となった各工程を行うと、時間がかかり、装置の製造コストが上がる。例えば、銅を含んだ配線を使用する技術では、たいていのＭＩＭＣＡＰには、動作温度、動作電圧、および、装置の耐用年数といった「品質基準」を満たすために、少なくとも２つのマスク層が必要である。

また、ＢＥＯＬ工程によって製造できる他の型のキャパシタとして、垂直サンドイッチキャパシタが挙げられる。図７は、従来の垂直サンドイッチキャパシタ３００の断面図を示している。キャパシタ３００は、層間誘電体（“ＩＬＤ”）の中の、金属層およびビア層によって形成されている。層間誘電体は、半導体チップの基部または基板３０１の、内部に形成してもよいし、上面に形成してもよい。図７に示すように、キャパシタ３００の形成には、４つの金属層と３つのビア層とを使用する。各金属層は、基板の平面に対してほぼ平行である。具体的に述べると、第１電極３３０には、第１金属３０４と、第２金属３１２と、第３金属３２０とが含まれており、これらの金属は、第１ビア３０８と第２ビア３１６とによって接続されている。また、第２電極３３２には、第１金属３０６と、第２金属３１４と、第３金属３２２と、第４金属３２６とが含まれており、これらの金属は、第１ビア３１０と、第２ビア３１８と、第３ビア２３４とによって隔てられている。第２電極３３２の第４金属３２６と、第１電極３３０の第３金属３２０との間には、有効キャパシタ３４０が図示されている。また、図７の垂直サンドイッチキャパシタを、マスク工程を加えずに製造することもできる。しかし、このようなキャパシタには、通常、少なくとも３つの金属層と、比較的低い単位面積容量（約０．２ｆＦ／μｍ^２）が必要である。また、少なくとも３つの金属層を設ける必要があるだけでなく、上記のような比較的低い単位面積容量を達成するためには、チップ上に大きな面積を要するので、上記のような垂直サンドイッチキャパシタは、コスト高を生じうる。したがって、所望の単位面積容量を備えながら、工程数の増加を最小限に抑えてＢＥＯＬ工程の一部において製造可能なキャパシタが求められている。

（発明の開示）
本発明は、様々な半導体装置において使用するための、ＢＥＯＬ工程によって簡単に製造できる、単純かつ低価格のＭＩＭＣＡＰを提供する。

本発明は、その一側面において、第１電極と、第２電極と、高誘電率誘電体とを備えたキャパシタを提供する。第１電極は、半導体基板に形成されており、第１ビアと、該第１ビアに接続された金属層とを含んでいる。また、第１電極は、半導体基板の第１領域に電気的に接続されている。第２電極は、半導体基板に形成されており、第２ビアと、該第２ビアに接続された金属層とを含んでいる。また、第２電極は、半導体基板の第２領域に電気的に接続されている。高誘電率誘電体は、第１電極と第２電極との間に配置されている。第１電極の金属層および第２電極の金属層は、第１電極および第２電極の各ビアの上に配置されていることが好ましい。高誘電率誘電体の比誘電率は、３．９以上であることが好ましい。また、第１電極と第２電極とは、互いに入り組んで（interdigitated）いてもよい。第１電極は、該第１電極の第１ビアと金属層とをほぼ取り囲む第１外側ライニングをさらに備えていてもよい。同様に、第２電極は、該第２電極の第２ビアと金属層とをほぼ取り囲む第２外側ライニングをさらに備えていてもよい。

本発明は、その別の側面において、半導体装置を提供する。この半導体装置は、半導体基板と、第１電子素子と、第２電子素子と、第１電極と、第２電極と、高誘電率誘電体とを備えている。第１電子素子は、半導体基板の第１領域に形成されている。第２電子素子は、半導体基板の第２領域に形成されている。第１電極は、半導体基板の第３領域に形成されており、第１ビアと該第１ビアに接続された金属層とを含んでいる。また、第１電極は、第１電子素子に電気的に接続されている。第２電極は、半導体基板の第４領域に形成されており、第２ビアと該第２ビアに接続された金属層とを含んでいる。また、第２電極は、第２電子素子に電気的に接続されている。高誘電率誘電体は、第１電極と第２電極との間に配置されている。第１電極と、第２電極と、高誘電率誘電体とは、１つのキャパシタを含んでいる。第１電極および第２電極は、半導体基板の面に対してほぼ垂直に形成されていることが好ましい。

本発明は、その別の側面において、キャパシタの製造方法を提供する。この方法には、半導体基板の第１部分に第１電極を形成する工程と、半導体基板の第２部分に第２電極を形成する工程と、第１電極と第２電極との間に高誘電率誘電体を形成する工程とが含まれている。第１電極は、第１ビアと金属層とを含んでおり、半導体基板の第１領域に電気的に接続されている。第２電極は、第２ビアと金属層とを含んでおり、半導体基板の第２領域に電気的に接続されている。上記高誘電率誘電体を形成する工程には、初めに、第１電極と第２電極との間に位置する半導体基板の第３部分から、層間誘電体を除去する工程と、次に、第１電極と第２電極との間に位置する高誘電率誘電体を所定の温度で堆積する工程とが含まれていることが好ましい。上記所定の温度は、４００℃以下であることが好ましい。また、第１電極および第２電極を、デュアルダマシン法によって形成することがさらに好ましい。

本発明は、そのさらに別の側面において、半導体装置の製造方法を提供する。この方法には、半導体基板の第１領域に第１電子素子を形成する工程と、半導体基板の第２領域に第２電子素子を形成する工程と、半導体装置の第３領域に第１電極を形成する工程と、半導体装置の第４領域に第２電極を形成する工程と、第１電極と第２電極との間に高誘電率誘電体を形成する工程とが含まれている。この第１電極は、第１ビアと金属層とを含んでおり、第１電子素子に電気的に接続されている。第２電極は、第２ビアと金属層とを含んでおり、第２電子素子に電気的に接続されている。（第１電極および第２電極は、互いに入り組んだ構造を有するように形成されていることが好ましい。また、第１電極および第２電極の形成に、デュアルダマシン法を用いることが、より好ましい。

上記した本発明の各側面、特徴、利点については、以下の、好ましい実施形態の説明および添付図面を参照すると、十分に理解できるだろう。

（詳細な説明）
本発明を図面に基づいて説明する。なお、同じ部材には、同じ参照符号を付けている。なお、また、工程によっては、工程を行う順番を入れ替えたり、工程を同時に行ってもよいものがある。

図１は、半導体基板１００に本発明のキャパシタを形成するプロセス中の、一段階を示す断面図である。ここで、「半導体基板」という用語の意味は、初期のベタ膜に限定されない。「半導体基板」は、半導体基板に形成される、材料、素子、および／または、装置を含んでいてもよい。また、ここで、「に（on）」の意味は、基板に直に接触しているかどうかに関わらず、基板上に、または、基板内にということである。基板１００は、下側部分１０２を含んでいる。この下側部分には、溝キャパシタまたはトランジスタといった一つまたは複数の半導体素子（図示せず）が形成されている。また、下側部分１０２は、シリコンからなることが好ましいが、ヒ化ガリウム、リン化インジウム、または、炭化珪素といった他の材料を用いてもよい。また、下側部分１０２は、基板１００に形成された材料からなる１つまたは複数の成長層または堆積層を含んでいてもよい。半導体装置を形成するために、材料の層の部分が、通常、パターン化、エッチング、および／または、ドープされている。

また、ライニング１０８が、下側部分１０２の上に形成されており、下側部分１０２を上側部分１０４から隔てていることが好ましい。このライニング１０８は、ほぼ非導電性であってもよく、窒化物または他の絶縁体材料によって形成されていることが好ましい。

上側部分１０４は、ライニング１０８の上に形成されており、ライニング１０８の上面の少なくとも一部を覆うＩＬＤ１０６を含んでいる。このＩＬＤ１０６は、上側部分１０４の複数の層に配置された配線を、電気的に絶縁している。ＩＬＤ１０６の比誘電率は、隣接しあう配線間の結合、つまり「クロストーク」を最小限に抑えるために、できる限り低くすることが好ましい。配線間にクロストークが生じると、装置の動作を妨害したり、配線された装置を破損したりしてしまう恐れがある。ＩＬＤ１０６の材料の比誘電率は、二酸化シリコンの比誘電率である３．９以下であることがさらに好ましい。例えば、ＩＬＤ１０６は、Ｓｉｌｋ^ＴＭであってもよい。Ｓｉｌｋ^ＴＭは、Dow Chemical Company製の半導体絶縁樹脂であり、その比誘電率は３未満である。

配線１２０・１３０は、上側部分１０４に形成されており、ライニング１０８の開口部を介して、下側部分１０２に設けられた様々な電子素子に接触していてもよい。これと同時に、またはこれに代えて、配線１２０・１３０は、基板１００の他の領域（例えば、上側部分１０４の内部または上方のインダクタ素子）に接続されていてもよい。上記電子素子の例としては、トランジスタ、インダクタ、または、他の能動素子または受動素子が挙げられる。

図１の断面図では、配線１２０は配線１３０の両側にあり、これらの配線１２０・１３０は、ＩＬＤ１０６によって電気的に絶縁されている。配線１２０・１３０は、別々に設けてもよいし、互いに入り組むように設けてもよく、図４の平面図に示したように、基板１００の面に対してほぼ垂直な、櫛状のまたは互い違いになった構造としてもよい。

図１に戻ると、配線１２０・１３０は、それぞれ、外側ライニング１３２と、ビア部分１３４と、接触部分１３６とを備えていることが好ましい。ビア部分１３４は、電気的接続のための部分であり、上側部分１０４から下側部分１０２の内部まで延びている。接触部分１３６は、基板１００の上側部分１０４内部において横方向への接続を可能にすることが好ましい。ビア部分１３４と接触部分１３６とは、同時に形成してもよいし、連続した工程によって形成してもよい。また、ビア部分１３４および接触部分は、金属からなることが好ましく、銅を含んでいればさらに好ましい。配線１２０・１３０の製造には、ダマシン法等、様々なプロセスを用いることができる。全体的な構造は、「水平型サンドイッチ」キャパシタである。

ダマシン法では、化学的機械研磨（“ＣＭＰ”）を用いて金属配線を形成する。まず、誘電体の層の中の配線パターンを、リソグラフィーによって形成する。次に、金属を堆積してこの配線パターンを埋める。次に、ＣＭＰを用いて、上記金属にスラリー化合物を塗布することにより、余分な金属を除去する。

配線１２０・１３０の形成には、デュアルダマシン法を用いることがさらに好ましい。デュアルダマシン法とは、標準的なダマシン法の修正型である。デュアルダマシン法では、２つの配線パターンを、リソグラフィーによって誘電体の層に形成してもよい。次に、金属を堆積してこの配線パターンを埋めてもよい。次に、ＣＭＰを用いて、上記金属にスラリー化合物を塗布することにより、余分な金属を除去してもよい。

以下では、配線１２０・１３０の製造方法について説明する。まず、上側部分１０４のＩＬＤ１０６を、ライニング１０８の上に堆積する。そして、ＩＬＤ１０６を例えばＣＭＰによって平坦化することにより、水平面を形成する。次に、ＩＬＤ１０６の上に第１マスク層を堆積し、この第１マスク層を適切なリソグラフィー技術を用いてパターン化する。続いて、パターン化された第１マスク層を介して、ＩＬＤ１０６の部分を露光し、ビア部分１３４を形成する。そして、ＩＬＤ１０６の露光部分を、例えば反応性イオンエッチング（“ＲＩＥ”）または他のエッチング法を用いてエッチングし、凹部を形成する。次に、第２マスク層を堆積し、それをＩＬＤ１０６の上においてパターン化する。この第２マスク層は、接触部分１３６を形成するためのパターンである。そして、ＩＬＤ１０６をエッチングして接触部分１３６を堆積するための凹部を形成する。なお、ビア部分１３４と接触部分１３６とを、同じマスク工程・エッチング工程を用いて形成することもできる。

エッチングにより形成された凹部は、上側部分１０４およびライニング１０８を介して、下側部分１０２の領域内まで延びていることが好ましい。この領域は、例えば、トランジスタのソースまたはドレイン、あるいは、キャパシタの電極といった、半導体装置の素子であってもよい。

次に、外側ライニング１３２を、凹部の側壁に沿って堆積することが好ましい。（外側ライニング１３２は、金属等の導電性材料であってもよい。）外側ライニング１３２を堆積した後、凹部に金属（例えば、銅）を充填する。このようにして、ビア部分１３４および接触部分１３６を形成することが好ましい。上記の金属は、ＣＭＰによって平坦化してもよい。その後、ＩＬＤ１０６および配線１２０・１３０の上に、上端ライニング１１０を堆積する。この上端ライニング１１０は、非導電性材料（例えば、窒化物）からなることが好ましい。

次に、上端ライニング１１０の上に、さらなるマスク層を堆積し、パターン化することにより、ＩＬＤ１０６の一部、および、配線１２０の選択部分と配線１３０の選択部分との間の上端ライニング１１０が露出する。図２に示したように、さらなるマスク層によって露光した上端ライニング１１０とＩＬＤ１０６とを、ＲＩＥまたは他のエッチング法によってエッチングできる。これにより、配線１２０と配線１３０との間に溝１１２が形成される。この溝１１２は、外側ライニング１３２の外側側壁と、ライニング１０８の規定する底部とによって規定される。

配線１２０の選択部分と配線１３０の選択部分との間のＩＬＤ１０６を上記のようにエッチングした後、図３に示すように、溝１１２内に、高誘電率（“high-k”）誘電体１４０を、例えば化学蒸着（“ＣＶＤ”）によって形成する。この高誘電率誘電体１４０は、両側の配線１２０・１３０とともに、キャパシタ１４２を形成する。これらの配線１２０・１３０は、キャパシタ１４２の電極として機能する。また、高誘電率誘電体１４０の比誘電率は、ＳｉＯ_２の比誘電率（約３．９）以上であることが好ましい。また、高誘電率誘電体１４０が、ＳｉＯ_２よりも大きな比誘電率を有する材料からなることがさらに好ましい。そのような材料としては、例えば、比誘電率が約７である窒化物、または、比誘電率が約２５である５酸化タンタル（Ｔａ_２Ｏ_５）が挙げられる。こうして得られたキャパシタ１４２は、約０．７ｆＦ／μｍ^２の単位面積容量を有していることが好ましい。なお、この容量は、比誘電率、配線１２０・１３０間の間隔、各配線１２０・１３０の高さ、といった要素によって決まる。

高誘電率誘電体１４０の材料は、比誘電率が高いという点に加えて、材料の信頼性（絶縁破壊の起こりやすさおよび品質基準）を考慮して決定する。また、誘電体としては、溝１１２をほぼ満たすことができ、かつ溝１１２における継ぎ目、隙間、その他の欠陥を最小限にできる材料が望ましい。材料を選択する上でのさらに他の要素は、高誘電率誘電体１４０のリーク電流である。一般的に言えば、リーク電流とは、半導体装置に流れる不要な寄生電流のことである。したがって、高誘電率誘電体を、上記基準を満たすように選択する必要がある。

また、この高誘電率誘電体を、配線１２０・１３０を含む金属が融解したり、損傷を受けたりしない温度で堆積することが好ましい。高誘電率誘電体１４０の堆積温度は、約４００℃未満であることが好ましい。また、高誘電率誘電体１４０は、複数の層状に堆積してもよいし、後に行う製造工程において、高誘電率誘電体１４０をさらに付け加えてもよい。

図１〜図３に示したように、キャパシタ１４２は、配線１２０・１３０を形成した後、追加のマスク層を１つだけ用いることによって製造できる。また、例えば、高誘電率誘電体１４０の表面を平坦化したり、キャパシタ１４２へのリード線を形成したり、配線１２０・１３０の層をさらに形成するなど、さらなる処理を施してもよい。

図４は、キャパシタ１４２を含んだ基板１００を示す平面図である。上端ライニング１１０は、ＩＬＤ１０６を被覆している。キャパシタ１４２をより明確に示すために、上端ライニング１１０を部分的にのみ示している。また、上端ライニング１１０が、配線１２０・１３０の一部または全部を覆っていてもよい。図１〜図３の断面図に示したように、配線１２０・１３０を別々に設けてもよいし、櫛状の構造を形成するために、互いに入り組むようにしてもよい。あるいは、キャパシタ１４２を形成するために用いられる配線１２０・１３０の部分が互いにほぼ平行であるような、他の形状を用いてもよい。上記の部分は、１つまたは複数の側壁１５０と、他の側壁１５２と、端壁１５４とを含んでいてもよい。他の側壁および端壁は、側壁１５０に隣接していてもよい。

図５は、本発明の他の実施の形態を示している。図５では、上端ライニング１１０は、ＩＬＤ１０６を被覆しているが、高誘電率誘電体１４０が堆積された配線１２０・１３０を被覆していない。高誘電率誘電体１４０の堆積に備えてＩＬＤ１０６をエッチングするために、簡単なリソグラフィーマスク工程を使用してもよい。また、高誘電率誘電体１４０を堆積する前に上端ライニング１１０を除去し、配線１２０・１３０の上に新たな上端ライニング層を堆積してもよい。これにより、次の製造工程において、基板１００にさらなる配線層を形成できる。

図６は、基板２００上にＦＥＯＬ部分２０２が形成され、その上にＢＥＯＬ部分２０４が設けられた構成を示している。ここでも、図１〜図５を参照して説明した各実施形態と同様に、ライニング２０８が、ＦＥＯＬ部分２０２とＢＥＯＬ部分２０４とを隔てていることが好ましい。ＢＥＯＬ部分２０４は、本発明の各側面に基づいて形成された、ＩＬＤ２０６と、上端ライニング２１０と、キャパシタ２１２とを含んでいることが好ましい。キャパシタ２１２は、高誘電率誘電体２４０によって隔てられた配線２２０・２３０を含んでいる。これらの配線は、好ましくは、デュアルダマシン法によって、同じ金属（例えば、銅）から形成された、接触部分２３６とビア部分２３４とを含んでいる。これら接触部分２３６とビア部分２３４とは、外側ライニング（図示せず）によってほぼ被覆されていてもよい。キャパシタ２１２に戻って、ビア部分２３４を、第１金属層の上の第１ビア層に形成してもよい。同様に、接触部分２３６を、第２金属層に形成してもよい。

ＦＥＯＬ部分２０２は、能動素子を含んでいることが好ましい。この能動素子を、例えば公知技術であるｎ型ウェル２５０およびｐ型ウェル２６０に形成してもよい。図示したように、この能動素子は、それぞれソース２５２・２６２、ドレイン２５４・２６４、および、ゲート２５６・２６６からなる電界効果トランジスタであるが、他の素子を用いてもよい。能動素子を、絶縁体２３８（例えば、浅い溝状の絶縁体）が隔てていることが好ましい。

図に示すように、キャパシタ２１２は、接触部を介してウェル２５０・２６０内の能動素子に接続されている。具体的には、配線２２０は、接触部２８２および接触部２７２を介して、ソース２６４に接続されている。これらの接触部を、層２７６によって隔てられた、異なる層に配置してもよい。なお、接触部２８２および接触部２７２は、直接物理的に接触している（例えば、接触部２７２・２８２のいずれか一方が層２７６を貫通している）ことが好ましい。同様に、配線２３０は、接触部２８４および接触部２７４を介してゲート２５６に接続されている。接触部２７２・２８２と同様に、接触部２７４・２８４も、直接物理的に接触していることが好ましい。

ゲート２６６は、接触部２７０・２８０を介して、例えば信号または電源に接続されていてもよい。接触部２８０・２８２・２８４は、金属から構成することが好ましく、能動素子の上の第１金属層に形成してもよい。また、接触部２８０、２８２、および、２８４は、ＩＬＤ２８８によって絶縁されていてもよい。同様に、接触部２７０、２７２、および、２７４は、ＩＬＤ２７８によって隔てられたビアであってもよい。

本発明の１つの利点は、水平サンドイッチキャパシタを、従来のキャパシタ（例えば、ＭＩＭＣＡＰＳおよび垂直サンドイッチキャパシタ）より効果的に製造できる点にある。垂直サンドイッチキャパシタの単位面積容量が０．２ｆＦ／μｍ^２であるのに対して、水平サンドイッチキャパシタの単位面積容量は、約０．７ｆＦ／μｍ^２である。また、ＭＩＭＣＡＰが従来のプロセスに加えて２つ、３つまたはそれ以上のマスクを必要とするのに対して、この水平サンドイッチキャパシタは、従来のプロセスにマスクを１つ加えるだけで形成できる。また、本発明の他の利点は、デュアルダマシン法を用いることにより、より安価かつ簡単にキャパシタを製造できるという点にある。さらに他の利点は、キャパシタ中に高誘電率誘電体を使用することにより、単位面積容量を高められる点にある。

本発明を特定の実施形態を参照しながら説明してきたが、これらの実施形態は、本発明の原理や適用の例示にすぎない。したがって、例示された各実施形態は、様々に変形することができ、また、特許請求の範囲によって規定する本発明の精神および範囲から離れることなく、他の構成を得ることもできる。

キャパシタ側壁を形成する前の、本発明の半導体装置を示す断面図である。上部ライニングをエッチングし、層間誘電体の一部を除去してキャパシタ側壁を形成した後の、本発明の半導体装置を示す断面図である。高誘電率誘電体を堆積した後の、本発明の半導体装置を示す断面図である。本発明の半導体装置を示す平面図である。本発明の半導体装置の形成プロセスにおける、他の工程の結果を示す断面図である。能動素子の上部に配置された本発明の半導体装置を示す断面図である。従来の垂直サンドイッチキャパシタを示す図である。

Claims

半導体基板に形成され、第１ビアと、該第１ビアに接続された金属層とを含み、上記半導体基板の第１領域に電気的に接続されている第１電極と、
上記半導体基板に形成され、第２ビアと、該第２ビアに接続された金属層とを含み、上記半導体基板の第２領域に電気的に接続されている第２電極と、
上記第１電極と上記第２電極との間に配置された高誘電率誘電体とを備えたキャパシタ。
上記第１電極の金属層が、第１ビアの上に配置されており、上記第２電極の金属層が、第２ビアの上に配置されている、請求項１に記載のキャパシタ。
上記第１電極と上記第２電極とが、半導体基板の面に対してほぼ垂直に形成されている、請求項１に記載のキャパシタ。
上記高誘電率誘電体が３．９以上の比誘電率を有する、請求項１に記載のキャパシタ。
上記高誘電率誘電体が窒化物である、請求項４に記載のキャパシタ。
上記高誘電率誘電体が５酸化タンタルである、請求項４に記載のキャパシタ。
上記第１電極と上記第２電極とが互いに入り組んでいる、請求項１に記載のキャパシタ。
上記第１電極と上記第２電極とがそれぞれ複数の部分から形成されている、請求項１に記載のキャパシタ。
上記第１電極の第１ビアと金属層とをほぼ取り囲む第１外側ライニングと、
上記第２電極の第２ビアと金属層とをほぼ取り囲む第２外側ライニングとをさらに備えた、請求項１に記載のキャパシタ。
（ａ）半導体基板と、
（ｂ）上記半導体基板の第１領域に形成された第１電子素子と、
（ｃ）上記半導体基板の第２領域に形成された第２電子素子と、
（ｄ）上記半導体基板の第３領域に形成され、第１ビアと該第１ビアに接続された金属層とを含み、第１電子素子に電気的に接続されている第１電極と、
（ｅ）上記半導体基板の第４領域に形成され、第２ビアと該第２ビアに接続された金属層とを含み、第２電子素子に電気的に接続されている第２電極と、
（ｆ）上記第１電極と第２電極との間に配置された高誘電率誘電体とを備え、
上記第１電極と、上記第２電極と、上記高誘電率誘電体とが、１つのキャパシタを含んでいる半導体装置。
上記第１電極の金属層が、第１電極の第１ビアの上に配置されており、上記第２電極の金属層が、第２電極の第２ビアの上に配置されている、請求項１０に記載の半導体装置。
上記第１電極と上記第２電極とが、半導体基板の面に対してほぼ垂直に形成されている、請求項１０に記載の半導体装置。
上記第１電極と第２電極とが互いに入り組んでいる、請求項１２に記載の半導体装置。
上記第３領域の少なくとも一部が上記第１領域の上に配置されており、上記第４領域の少なくとも一部が上記第２領域の上に配置されている、請求項１０に記載の半導体装置。
上記第１電極の、第１ビアと金属層とをほぼ取り囲む第１外側ライニングと、
上記第２電極の、第２ビアと金属層とをほぼ取り囲む第２外側ライニングとを含む、請求項１０に記載の半導体装置。
（ａ）第１ビアと金属層とを含み、半導体基板の第１領域に電気的に接続されている第１電極を、半導体基板の第１部分に形成する工程と、
（ｂ）第２ビアと金属層とを含み、半導体基板の第２領域に電気的に接続されている第２電極を、上記半導体基板の第２部分に形成する工程と、
（ｃ）上記第１電極と上記第２電極との間に高誘電率誘電体を形成する工程とを含む、キャパシタの製造方法。
上記高誘電率誘電体を形成する工程が、
上記第１電極と上記第２電極との間に位置する半導体基板の第３部分から、層間誘電体を除去する工程と、
上記第１電極と上記第２電極との間に、高誘電率誘電体を所定の温度で堆積する工程とを含む、請求項１６に記載の方法。
上記所定の温度が４００℃以下である、請求項１７に記載の方法。
上記第１電極と上記第２電極とをデュアルダマシン法によって形成する、請求項１６に記載の方法。
上記第１電極および上記第２電極を形成する前に、
上記半導体基板の第１部分に第１外側ライニングを堆積する工程と、
上記半導体基板の第２部分に第２外側ライニングを堆積する工程とを含み、
上記第１電極のほぼ全体が、第１外側ライニング内に形成されており、上記第２電極のほぼ全体が、第２外側ライニング内に形成されている、請求項１６に記載の方法。
（ａ）半導体基板の第１領域に第１電子素子を形成する工程と、
（ｂ）上記半導体基板の第２領域に第２電子素子を形成する工程と、
（ｃ）上記半導体装置の第３領域に、第１ビアと金属層とを含み、第１電子装置に電気的に接触している第１電極を形成する工程と、
（ｄ）上記半導体装置の第４領域に、第２ビアと金属層とを含み、第２電子装置に電気的に接触している第２電極を形成する工程と、
（ｅ）上記第１電極と第２電極との間に高誘電率誘電体を形成する工程とを含む、半導体装置の製造方法。
上記第１電極および上記第２電極を形成する工程の前に、
上記第１電子素子または上記第２電子素子の上に層間誘電体を堆積する工程を含む、請求項２１に記載の方法。
上記の高誘電率誘電体を形成する工程が、
上記第１電極と上記第２電極との間に位置する半導体基板の第３部分から、層間誘電体を除去する工程と、
上記第１電極と上記第２電極との間に位置する第３部分に、高誘電率誘電体を所定の温度で堆積する工程とを含む、請求項２１に記載の方法。
上記第１電極と上記第２電極とが、半導体基板の面に対してほぼ垂直に形成されている、請求項２１に記載の方法。
上記第１電極と上記第２電極とが、互いに入り組んだ構造を有するように形成されている、請求項２１に記載の方法。
上記第１電極と上記第２電極とを、デュアルダマシン法によって形成する、請求項２１に記載の方法。