KR101748949B1 - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들은 커패시터를 포함하는 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 반도체 메모리 소자의 상기 커패시터는, 스위칭 소자에 전기적으로 연결되어 기판의 상부 표면에 노출되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열 복수의 콘택들; 상기 기판 상에서 상기 복수의 콘택들 중 상기 제 1 방향으로 인접하는 콘택들 사이에 형성되고, 소정의 두께를 갖고 상기 제 2 방향으로 소정의 폭을 갖도록 형성되며, 상기 기판의 수직 방향으로 신장된 몰드 절연체들; 상기 몰드 절연체들 각각의 제 1 방향에 수직하는 측벽 상에 제공되어 지지되고 상기 복수의 콘택들에 각각 전기적으로 연결되는 수직 평판 구조의 하부 전극들; 상기 하부 전극들 상에 형성되는 유전막; 및 상기 유전막 상에 형성되는 상부 전극을 포함한다.

Description

반도체 메모리 소자 및 이의 제조 방법{semiconductor memory device and method of fabricating the same}
본 발명은 메모리 기술에 관한 것으로서, 더욱 상세하게는, 커패시터를 포함하는 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 메모리 소자 중 디램(Direct Random Access Memory; DRAM)의 메모리 셀은 읽기/쓰기 동작을 제어하는 스위칭 소자와 정보 저장을 위한 커패시터로 이루어진다. 상기 디램의 스케일 축소에 따라 메모리 셀의 캐패시터가 차지하는 면적은 지속적으로 감소하고 있다. 감소된 셀 면적에 대응하여 충분한 유효 용량을 확보하기 위한 기술로서, 대표적으로, 실린더(cylinder)형 또는 핀(fin)형으로 하부 전극을 입체화하는 기술 또는 하부 전극의 높이를 증가시키는 방법이 제안되고 있다.
그러나, 20 nm 이하의 디램 스케일링이 요구됨에 따라, 이에 대응하기 위한 커패시터의 구조적 변화는 정전 용량을 확보하기 위해 더 큰 어려움에 직면하고 있다. 정전 용량 확보를 위한 초고유전막 및 전극 재료 기술의 향상에 따라 등가 산화막 두께(equivalent oxide thickness, EOT)의 스케일링은 최근 0.4nm 이하의 값까지 보고되고 있다. 예를 들면, 2014년판 ACS Appl. Mater. Interfaces 6의 7,910 내지 7,917 쪽에 개시된 논문에서는, 물리적 두께가 약 8 ~ 9 nm인 0.37 nm의 EOT를 갖는 Al-doped TiO2가 발표되었다. 그러나 이와 같은 전기적 특성의 향상을 3차원 구조에서 구현하기 위해서는, 유전체 박막 및 전극의 물리적인 두께가 일정 이하로 제한되어야 하며, 충분한 두께 감소를 얻지 못하면 전기적 특성에 관계없이 해당 3 차원 구조를 구현할 수 없는 문제가 있다.
예를 들면, DRAM의 커패시터의 하부 전극의 표면적의 극대화를 위하여, 상기 하부 전극은 실린더 구조를 가지며, 이의 재료는 타이타늄 질화막(TiN)이 채택되고 있다. 그러나, 20 nm 이하의 디자인룰에서는 상기 실린더 구조 내부에 2 층의 중첩된 유전막과 한 층의 상부 전극을 채워 넣을 공간을 확보하기가 극히 어려우며, 이를 해결하기 위해 상기 하부 전극의 두께를 줄이면 실린더 구조의 구조적 안정성이 저해 되어 양산성이 확보되지 않는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 디램의 지속적인 고집적화에 대응하기 위하여 간단한 하부 전극의 구조를 가지면서도 충분한 정전 용량을 확보하고, 누설 전류 및 절연 파괴와 같은 불량이 개선된 고집적 커패시터를 갖는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 반도체 메모리 소자를 용이하고 신뢰성 있게 제조할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 스위칭 소자 및 상기 스위칭 소자에 전기적으로 연결된 정보 저장을 위한 커패시터를 포함하는 반도체 메모리 소자이다. 일 실시예에서, 상기 커패시터는, 상기 스위칭 소자에 전기적으로 연결되어 기판의 상부 표면에 노출되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열 복수의 콘택들; 상기 기판 상에서 상기 복수의 콘택들 중 상기 제 1 방향으로 인접하는 콘택들 사이에 형성되고, 소정의 두께를 갖고 상기 제 2 방향으로 소정의 폭을 갖도록 형성되며, 상기 기판의 수직 방향으로 신장된 몰드 절연체들; 상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 측벽 상에 제공되어 지지되고 상기 복수의 콘택들에 각각 전기적으로 연결되는 수직 평판 구조의 하부 전극들; 상기 하부 전극들 상에 형성되는 유전막; 및 상기 유전막 상에 형성되는 상부 전극을 포함할 수 있다
일 실시예에서, 상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 가질 수 있다. 또한, 상기 몰드 절연체들과 상기 하부 전극들은 상기 제 2 방향으로 상기 몰드 절연체들의 폭에 상응하는 폭과 상기 기판의 상기 수직 방향으로 상기 몰드 절연체들의 높이에 상응하는 높이를 가질 수 있다.
일 실시예에서, 상기 몰드 절연체들은 라인 패턴을 가질 수 있다. 다른 실시예에서, 상기 몰드 절연체들은 미언더 패턴이나 물결과 같은 패턴을 가질 수도 있다. 상기 하부 전극들은 상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 양 측벽 상에 제공되어 지지되고 전기적으로 분리되는 하부 전극쌍을 포함할 수 있다. 상기 제 1 방향으로의 상기 몰드 절연체들의 개수는 상기 제 1 방향으로의 메모리 셀 개수의 1/2일 수 있다.
상기 하부 전극들은 상기 콘택들의 일부 표면과 각각 접촉하여 상기 콘택들에 전기적으로 연결될 수 있다. 상기 스위칭 소자는 상기 기판 내에 매립된 수직형 반도체 소자를 포함할 수 있다.
상기 콘택들의 반복 단위는 2 F x 4 F의 면적을 갖고, 반복 단위당 2 개의 메모리 셀들이 배치되는 4F2의 디자인룰을 가질 수 있다. 또한, 일 실시예에서, 상기 반도체 메모리 소자는, 상기 몰드 절연막들 사이를 지지하는 지지 구조를 더 포함할 수도 있다. 일 실시예에서, 상기 지지 구조는 상기 몰드 절연막들 사이에 상기 제 1 방향으로 연장되거나 부상된 보강 패턴들을 포함할 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법은, 스위칭 소자들이 형성된 기판을 제공하는 단계; 상기 기판의 표면 상에 상기 스위칭 소자들에 전기적으로 연결되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열된 콘택들을 형성하는 단계; 상기 콘택들 사이에 형성되고, 상기 제 1 방향으로 소정의 간격을 갖고 상기 제 2 방향으로 연장되고 소정의 높이를 가지며, 상기 콘택들의 적어도 일부를 노출시키는 몰드 패턴들을 형성하는 단계; 상기 노출된 콘택들과 상기 몰드 패턴들 상에 일정한 두께의 제 1 도전층을 형성하는 단계; 상기 제 1 도전층에 대하여 제 1 셀 분리 공정을 수행하여, 상기 제 1 방향으로 셀 분리되고 상기 몰드 패턴들의 양 측벽에 기대어 지지되고 상기 제 2 방향 및 수직 방향으로 연장된 제 1 도전 패턴들을 형성하는 단계; 상기 제 1 도전 패턴들 상에 유전막을 형성하는 단계; 상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막에 대하여 제 2 셀 분리 공정을 수행하여, 상기 제 2 방향으로 분리된 몰드 절연막, 하부 전극들, 및 유전층들을 형성하는 단계; 및 상기 유전체층들 상에 상부 전극이 될 제 2 도전층을 형성하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제 1 도전 패턴들의 높이는 상기 몰드 패턴들의 높이에 상응할 수 있다. 상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 가질 수 있다. 상기 몰드 패턴들은 라인 패턴을 가질 수 있다.
상기 하부 전극들은 각각, 상기 콘택들의 일부 표면과 접촉하여 상기 콘택들에 전기적으로 연결될 수 있다. 또한, 상기 유전막의 두께는 서로 대향하는 상기 제 1 도전 패턴들 사이에 상기 상부 전극이 형성될 제 1 트렌치를 제공할 수 있는 범위 내에서 선택될 수 있다.
일 실시예에서, 상기 유전막 상에 상기 제 1 트렌치를 채우도록 희생막을 형성하는 단계가 더 수행될 수 있다. 상기 제 2 셀 분리 공정은, 상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막과 함께 상기 희생막에 대하여 상기 제 1 방향을 따라 수행되어 상기 희생막 패턴들이 형성되고, 상기 제 1 방향으로 배열된 상기 몰드 절연막들, 상기 하부 전극들, 상기 유전층들, 및 상기 희생막 패턴들 사이에 상기 제 1 방향으로 연장된 제 2 트렌치가 형성될 수 있다.
일 실시예에서, 상기 제 2 트렌치를 채우도록 상기 희생막 패턴들 상에 절연막을 형성하는 단계; 및 상기 희생막 패턴들을 제거하여 상기 제 1 트렌치를 복원시키는 단계가 더 수행될 수 있다. 이 경우, 상기 제 2 도전층은 상기 유전층들 상에 상기 복원된 제 1 트렌치를 채우도록 형성될 수 있다.
일 실시예에서, 상기 절연막에 대하여 하지의 상기 희생막 패턴들이 노출될 때까지 상기 절연막의 일부를 제거하여, 상기 제 2 트렌치에 매립된 절연막 패턴을 형성하는 단계가 더 수행될 수 있으며, 상기 노출된 희생막 패턴들을 제거하여 상기 제 1 트렌치가 복원될 수 있다.
일 실시예에서, 상기 몰드 패턴들은 상기 제 1 방향으로 배열된 2 개의 콘택들마다 하나씩 형성되고 상기 제 2 방향으로 신장될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 몰드 절연체들의 측벽 상에 제공되어 지지되는 수직 평판 구조의 하부 전극들을 이용하여 상기 하부 전극 상에 유전막과 상부 전극을 순차 형성함으로써, 메모리 소자의 고집적화에 대응하여 간단한 하부 전극의 구조를 가지면서도 충분한 정전 용량을 확보하고, 누설 전류 및 절연 파괴와 같은 불량 원인이 개선된 고집적 커패시터를 갖는 반도체 메모리 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법에 따르면, 전술한 이점을 갖는 반도체 메모리 소자를 용이하고 신뢰성 있게 제조할 수 있는 반도체 메모리 소자의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 복수의 메모리 셀들의 하부 전극의 구조를 도시하는 사시 단면도이다.
도 2a 내지 도2l은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 도시하는 사시 단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자의 커패시터의 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 커패시터의 투시 상면도이다.
도 5a 및 도 5b는 각각 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 제조 방법들을 도시하는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 복수의 메모리 셀들의 하부 전극(BE)의 구조를 도시하는 사시 단면도이다.
도 1을 참조하면, 반도체 메모리 소자는 기판(10)에 평행한 제 1 방향(x 방향) 및 상기 제 1 방향과 다른 제 2 방향(y 방향)으로 배열된 복수의 메모리 셀들을 포함한다. 제 1 방향(x)과 제 2 방향(y)은 서로 직교하거나 60°와 120° 와 같은 다른 각도를 가질 수도 있다. 단위 메모리 셀은 스위칭 소자 및 정보 저장을 위한 커패시터를 포함할 수 있다.
상기 스위칭 소자는 다이오드 또는 트랜지스터일 수 있다. 상기 스위칭 소자(미도시)는 기판(10) 내에 매립 형성되고, 상기 다이오드 및 트랜지스터는 불순물의 농도 및/또는 도전형이 서로 다른 반도체 영역을 갖는 필라 구조의 수직형 반도체 소자일 수 있다. 일 실시예에서, 상기 스위칭 소자의 구동 전류를 증가시키기 위해서 또는 스위칭을 위하여 게이트 전극이 제공될 수 있으며, 상기 게이트 전극은 상기 필라 구조의 반도체 영역의 어느 일 측부 영역에 절연체를 사이에 두고 배치될 수 있다. 상기 게이트 전극은 선택된 메모리 셀에 엑세스하기 위한 워드 라인에 결합될 수 있다.
기판(10)의 상부 표면에는 스위칭 소자의 일 단부, 예를 들면, 트랜지스터의 드레인이 직접 노출되거나 상기 드레인과 전기적으로 연결된 플러그, 비아, 패드 또는 재배선과 같은 도전 부재가 노출될 수 있다. 본 명세서에서, 이와 같이 기판의 표면 상에 노출된 스위칭 소자의 일 단부 또는 상기 도전 부재들을 콘택들이라고 통칭한다. 콘택들(20)은 각각 서로 일정한 간격으로 이격되어 단위 메모리 셀마다 할당되고, 사각형, 원형 또는 타원형의 수평 단면을 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 도 1에서는 정사각형의 콘택들(20)을 예시한다. 콘택들(20) 주변의 기판(10)의 노출된 상부 표면(10S)은 절연성 표면이다. 절연성 표면(10S)은 콘택들(20) 사이 및/또는 그 하지의 스위칭 소자 또는 배선들을 절연시키기 위한 기판(10)에 제공되는 층간 절연막(11)의 표면일 수 있다.
일 실시예에서, 콘택들(20)은 2 F(feature size)의 셀 피치를 갖도록 배열될 수 있다. 예를 들면, 콘택들(20)의 일 폭은 1 F의 크기를 가지며, 콘택들은 1 F의 크기만큼 이격될 수 있다.
기판(10) 상에는 인접하는 콘택들(20) 사이에 제 2 방향(y 방향)으로 연장되고, 제 2 방향((y 방향)으로의 소정의 폭(w30)과 제 1 방향(x 방향)으로 소정의 두께(t30)를 가지고, 기판(10)의 수직 방향(z 방향)으로 소정의 높이(h30)를 갖도록 신장된 몰드 절연체들(30)이 제공된다.
도 4를 참조하여 후술하는 바와 같이, 제 2 방향(y 방향)으로 연장된 몰드 절연체들(30)은 제 1 방향(x 방향)으로 2 개의 메모리 셀들마다 배치될 수 있으며, 이 경우, 단일 셀간 분리막 내에 2 개의 메모리 셀들이 할당될 수 있다. 몰드 절연체들(30)은 제 2 방향(y 방향)으로 메모리 셀들마다 분리될 수 있다. 이 경우, 제 2 방향(y) 방향으로 배열되는 몰드 절연체들(30) 사이에는, 도 1에 도시된 틈들(v2)이 제공될 수 있다.
일부 실시예에서는, 틈들(V2) 내에 절연막이 채워질 수 있다. 일 실시예에서, 제 2 방향(y 방향)으로 연장된 몰드 절연체들(30)은 제 1 방향(x 방향)으로 1 개 이상의 메모리 셀들마다 배치되고, 틈들(V2)을 채우는 상기 절연막이 서로 결합되어 셀간 분리막이 제공될 수도 있다. 틈들(V2)을 채우는 상기 절연막은 제 1 방향(x 방향)으로 연장되고 제 2 방향(y 방향)으로 배열된 메모리 셀들 사이에 배치되는 절연막(도 4의 IL')일 수 있다.
일 실시예에서, 몰드 절연체들(30) 사이에는 제 1 방향(x 방향)으로 연장된 지지 구조가 더 제공되어, 몰드 절연체들(30)의 제조 동안 방지될 수 있는 기울어짐에 의한 불량이 방지될 수 있다.
몰드 절연체들(30)의 각 측벽 상에 하부 전극들(BE)이 각각 제공될 수 있다. 하부 전극(BE)의 하단부는 해당 메모리 셀의 콘택(20)의 적어도 일부와 접촉하여, 하부 전극(BE)과 콘택 사이의 전기적 연결이 달성된다.
도 1에 도시된 것과 같이, 몰드 절연체들(30) 각각의 제 1 방향(x 방향)에 수직하는 양 측벽 상에 각각 하부 전극들(BE)이 제공되어 지지될 수 있다. 이 경우, 단일한 몰드 절연체(30)에 2 개의 메모리 셀의 하부 전극들(BE1, BE2)이 지지될 수 있다. 따라서, 제 1 방향(x 방향)으로의 몰드 절연체들(30)의 개수는 제 1 방향(x 방향)으로의 메모리 셀 개수의 1/2이 될 수 있다. 본 명세서에서는, 이와 같이, 하나의 몰드 절연체(30)를 공유하여 몰드 절연체(30)의 양 측벽에 형성되는 2 개의 하부 전극들(BE1, BE2)을 통칭하여 하부 전극쌍이라 지칭할 수도 있다. 일 실시예에서, 상기 하부 전극쌍에 연결된 스위칭 소자들이 함께 하나의 비트 라인을 공유할 수 있다. 이 경우, 상기 비트 라인은 몰드 절연체들(30)의 하지에서 제 2 방향(y 방향)으로 신장된 매립 비트 라인일 수 있다.
다른 실시예에서, 인접하는 하부 전극쌍들 중 어느 하나의 하부 전극쌍의 하부 전극과 다른 하나의 하부 전극쌍의 하부 전극에 연결된 스위칭 소자들이 함께 비트 라인을 공유할 수도 있을 것이다. 이 경우, 비트 라인은 인접하는 몰드 절연체들(30)의 가운데에 해당하는 위치에서 제 2 방향(y 방향)으로 신장된 매립 비트 라인일 수 있다. 전술한 비트 라인의 방향 및 메모리 셀의 결합은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
하부 전극들(BE)은 몰드 절연체들(30)에 의해 지지되고 전기적으로 분리되며, 각각 해당 메모리 셀의 하부 전극으로서 기능하게 된다. 일 실시예에서, 하부 전극들(BE)은 도 1에 도시된 것과 같이 몰드 절연체들(30)의 폭(W30)과 높이(h30)에 상응되는 폭(WBE)과 높이(hBE)를 가질 수 있다. 본 명세서에서 "상응한다"라는 것은, 그 크기가 실질적으로 동일하거나 몰드 절연체들(30) 및 하부 전극들(BE) 하지의 다른 구조들, 예를 들면, 층간 절연막(11) 또는 콘택들(20)의 높이 및/또는 프로파일에 따라 발생할 수 있는 차이가 고려된 크기를 갖는 것을 의미한다. 이러한 몰드 절연체들930)과 하부 전극들(BE)의 각 하부 구조의 차이로부터 실질적인 높이 차이가 발생하더라도 몰드 절연체들(300의 상단부와 콘택들(20)의 상단부는 서로 일치되는 레벨을 가질 수 있다.
서로 상응하는 크기와 폭을 갖는 몰드 절연체들(30)과 하부 전극(BE)의 패터닝 공정을 통해 달성될 수 있으며, 이에 관하여는 후술하도록 한다. 하부 전극들(BE)의 일 측면은 몰드 절연체(30)에 의해 지지되고 다른 측면은 노출되며, 하부 전극들(BE)의 상기 노출된 다른 측면 상에 유전막과 상부 전극이 순차 적층된다.
본 발명의 실시예에 따르면, 하부 전극들(30)의 높이(hBE)는 몰드 절연체(30)의 높이(h30)를 증가시킴으로써, 증가될 수 있다. 따라서, 하부 전극들(BE)은 몰드 절연체들(30)에 의해 지지되어 기계적으로 안정되고, 소정의 폭을 가지면서 증가된 높이를 가질 수 있으며, 그 형상은 수직 평판(vertical plate) 구조를 갖게 된다.
하부 전극들(BE)의 표면은 평탄하거나 표면적을 증가시키기 위하여, 당해 기술 분야에서 잘 알려진 바와 같이, 반구형 그레인(hemisphere-shaped grain; HSG) 또는 양자점 또는 마이크로 결정을 포함할 수 있으며, 그에 따라, 하부 전극들(BE)의 표면은 불균일한 표면 모폴로지를 가질 수도 있다.
일 실시예에서, 몰드 절연체들(30)의 폭(w30)과 두께(t30)는 각각 1.5 F 및 0.5 F의 크기를 가질 수 있으며, 이 경우, 하부 전극들(BE)의 폭(wBE)은 1.5F가 될 수 있으며, 하부 전극들(30)의 두께(tBE)는 콘택들(20)과의 전기적 접촉을 위해 소정의 크기, 예를 들면, 0.5F 를 가질 수 있다. 노출된 하부 전극들(BE)의 표면 상에 전술한 것과 같이 유전체막과 상부 전극이 순차 형성될 수 있다. 몰드 절연체들(30)의 두께(t30)가 0.5 F이더라도 몰드 절연체와 몰드 절연체 사이에 3.5 F 크기의 간격이 확보되며, 0.5 F의 상부 전극을 사용하더라도 1 F 두께의 고유전 유전체를 사용하여, 하부 전극의 높이를 증가시켜, 누설 전류를 억제하면서 충분한 정전 용량을 확보할 수 있는 커패시터가 제공될 수 있다. 상기 수치는 예시적이며, 설계된 정전 용량에 따라 상기 유전체막의 누설 전류 및 절연 파괴를 억제 또는 감소시키기 위해 적절히 선택될 수 있다.
도 2a 내지 도2l은 본 발명의 일 실시예에 따른 반도체 메모리 소자(100)의 제조 방법을 도시하는 사시 단면도들이다. 전술한 구성 부재들의 참조 부호가 동일한 참조 부호를 갖는 구성 부재들에 대하여는 모순되지 않는 한 전술한 개시 사항이 참조될 수 있다.
도 2a를 참조하면, 기판(10)이 제공된다. 기판(10) 내에는, 각각의 메모리 셀들에 액세스하기 위한 전술한 스위칭 소자들이 형성될 수 있다. 이들 스위칭 소자들은 워드 라인들과 비트 라인들에 각각 연결될 수 있다.
기판(10)의 표면(10S) 상에는 콘택들(20)이 형성된다. 기판(10)의 표면(10S)은 절연성 표면이다. 상기 절연성 표면은 콘택들(20)의 표면을 노출시키면서 콘택들(20)을 둘러싸는 층간 절연막(11)에 의해 제공될 수 있다. 층간 절연막(11)은 실리콘 산화물 또는 실리콘 질화물일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
콘택들(20)은 기판(10)의 표면(10S)에 평행한 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 각각 소정의 간격만큼 이격되어 2차원적으로 배열될 수 있다. 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교하거나 60°와 120° 와 같은 다른 각도를 가질 수도 있다. 제 1 방향(x)으로는 비트 라인이 연장되고 제 2 방향(y)으로 워드 라인이 연장되거나, 반대로, 제 1 방향(x)으로는 워드 라인이 연장되고 제 2 방향(y)으로는 비트 라인이 연장될 수 있다.
콘택들(20)은 도핑된 실리콘, 티타늄, 탄탈륨, 루테늄, 텅스텐과 같은 금속, 또는 상기 금속의 도전성 질화물 또는 도전성 산화물을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 콘택들(20)은 1 F2의 크기를 가질 수 있다.
도 2b를 참조하면, 기판(10) 상에 제 1 절연막(30L)을 형성한다. 제 1 절연막(30L)의 높이(ho)는 전술한 하부 전극(도 1의 BE)의 설계 높이(hBE)에 상응하는 크기를 가질 수 있다. 제 1 절연막(30L)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 제 1 절연막(30L)은 도 2a의 층간 절연막(11)과 식각 선택비를 갖는 다른 종류의 절연체로 형성될 수 있다. 예를 들면, 층간 절연막(11)이 실리콘 산화물로 형성되는 경우, 제 1 절연막(30L)은 실리콘 질화물로 형성될 수 있다. 또한, 다른 실시예에서, 제 1 절연막(30L)의 형성 이전에 콘택들(20)을 제 1 절연막(30L)의 패터닝 공정으로부터 보호하기 위한 식각 저지막(미도시)이 형성될 수도 있다. 이 경우, 제 1 절연막(30L)과 층간 절연막(11)은 동일한 절연체로 형성될 수 있다. 층간 절연막(11) 및 제 1 절연막(30L)을 형성하기 위한 절연체는 예시적이며, 이들 예에 본 발명의 실시예가 한정되는 것은 아니다.
도 2c를 참조하면, 제 1 절연막(30L)을 패터닝하여 몰드 패턴들(30P)을 형성한다. 몰드 패턴들(30P)은 콘택들(20) 사이에 형성되고 콘택들(20)의 표면의 적어도 일부를 노출시킨다. 도 2c는 콘택들(20)의 표면이 전부 노출된 것을 도시한다. 몰드 패턴들(30P)은 기판(10)의 절연성 표면, 예를 들면, 층간 절연막(11) 상에 형성될 수 있다.
일 실시예에서, 몰드 패턴들(30P)은, 도 2c에 도시된 것과 같이, 라인 앤 스페이스 패턴(이하, 라인 패턴)을 가질 수 있다. 이를 위하여, 포토리소그래피 공정을 통해 제 1 절연막(30L) 상에 제 2 방향(y 방향)으로 연장된 라인 패턴의 마스크막을 형성하고, 상기 마스크막을 식각 마스크로 사용하여 식각 공정, 예를 들면, 플라즈마를 이용한 반응성 이온 식각 공정을 통해 제 2 방향(y 방향)으로 연장되고, 제 1 방향(x 방향)으로 소정의 간격을 갖는 라인 패턴의 몰드 패턴들(30P)을 형성할 수 있다. 본 명세서에서, "라인"이란 용어는 반드시 직선에 한정되는 것은 아니며, 물결, 미언더, 또는 지그 재그와 같이 직선 형태는 아니지만, 제 2 방향(y 방향)으로 꾸준하게 연장되는 것도 포함한다. 일 실시예에서, 기판(10) 상에 상기 식각 저지막이 형성된 경우라면, 몰드 패턴들(30P)의 형성 이후, 콘택들(30)의 표면을 노출시키기 위해 몰드 패턴들(30P)이 없는 영역에서 상기 식각 저지막을 제거하는 공정이 수행될 수 있다.
몰드 패턴들(30P)의 높이(ho)는 제 1 절연막(30L)의 높이와 동일하고, 몰드 패턴들(30P)의 두께(to)는 콘택들(20)의 적어도 일부 표면을 노출시킬 수 있는 크기를 가지며, 예를 들면, 0.5 F의 크기를 가질 수 있다. 이와 같이, 몰드 패턴들(30P)의 두께(to)가 0.5 F인 경우라면, 콘택들(20)은 몰드 패턴들(30P) 사이에서 전면적으로 노출될 수 있다.
일 실시예에서, 라인 패턴의 몰드 패턴들(30P)은, 도 2c에 도시된 것과 같이, 제 1 방향(x)으로 배열된 2 개의 콘택들(20)마다 하나씩 형성되고, 제 2 방향(y 방향)으로 연장되도록 형성될 수 있다. 그에 따라, 몰드 절연체들(도 1의 30 참조) 중 어느 하나를 제 1 방향(x 방향)으로 인접하는 2 개의 메모리 셀들의 하부 전극들(BE)이 공유하는 구성이 달성될 수 있다.
도 2d를 참조하면, 노출된 콘택들(20)과 몰드 패턴들(30P) 상에 일정한 두께의 제 1 도전층(BL)을 형성한다. 제 1 도전층(BL)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 몰리브데늄(Mo), 크롬(Cr), 바나듐(V), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni), 망간(Mn), 주석(Sn) 또는 이의 합금, 질화물, 산화물이거나, 그라파이트(graphite), 탄소나노튜브 및 풀러린(fullerene) 중 어느 하나 또는 2 이상의 적층 구조 또는 혼합물일 수 있다.
제 1 도전층(BL)은 고 종횡비를 갖는 몰드 패턴(30P) 상에 콘포멀한 증착이 가능한 화학기상증착 또는 원자층 증착을 통해 형성될 수 있다. 일 실시예에서, 제 1 도전층(BL)의 두께(tBL)는 0.5 F 내외일 수 있으며, 이보다 더 작거나 더 클 수도 있으며, 후속하는 패터닝 공정에서 하지의 콘택들(20)과 접촉할 수 있는 크기 범위에서 선택될 수 있다. 또한, 제 1 도전층(BL)의 두께(tBL)는 몰드 패턴들(30P) 사이의 제 1 도전층(BL) 상에 순차대로 형성되는 유전막(도 2f의 DL 참조)과 상부 전극을 위한 제 2 도전층(도 2l의 UE 참조)의 증착을 위해 필요한 여유 공간을 활보할 수 있을 정도의 크기를 가질 수 있다.
도 2e를 참조하면, 제 1 도전층(BL)에 대하여 제 1 방향(x 방향)으로의제 1 셀 분리 공정을 수행하여, 제 1 방향(x 방향)으로 셀 분리된 제 1 도전 패턴들(BL')을 형성한다. 제 1 도전 패턴들(BL')은 몰드 패턴들(30P)의 양 측벽에 기대어 지지되고, 제 2 방향(y 방향) 및 제 3 방향(z 방향)으로 연장된다. 제 1 도전 패턴(BL')의 높이(hBL)는 몰드 패턴들(30P)의 높이(ho)에 상응할 수 있다. 상기 제 1 셀 분리 공정은 플라즈마를 이용한 반응성 이온 식각(reactive ion etching)과 같은 비등방 식각 공정에 의한 에치백 공정을 통해 달성될 수 있다. 상기 비등방 식각 공정은 제 1 도전층(BL)에 대하여, 몰드 패턴들(30P)의 상면이 노출되고 인접하는 몰드 패턴들(30P) 사이의 제 1 도전층(BL')의 부분이 제거될 때까지 수행될 수 있다.
상기 제 1 셀 분리 공정에 의해 형성된 제 1 도전 패턴들(BL')의 저부는 각각 제 2 방향(y 방향)으로 배열된 콘택들(20)의 적어도 일부 표면과 접촉하여 콘택들(20)에 전기적으로 연결될 수 있다. 콘택들(20)과 접하는 제 1 도전 패턴들(BL')의 접촉 면적은 몰드 패턴들(30P)의 두께(to), 피치와 제 1 도전층의 두께(tBL)에 의해 조절될 수 있다.
도 2f를 참조하면, 제 1 도전 패턴들(BL') 상에 유전막(DL)을 형성한다. 유전막(DL)은 단차 피복성(step coverage)이 우수한 증착 공정을 통해 형성될 수 있다. 예를 들면, 유전막(DL)은 화학기상증착 또는 원자층증착 공정을 통해 형성될 수 있다.
유전막(DL)은 실리콘 산화물 또는 high-k 유전막을 포함할 수 있다. 상기 high-k 유전막은 실리콘 질화막, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈늄 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 그러나, 전술한 재료들은 예시적일 뿐, 본 발명의 실시예가 이들에 한정되는 것은 아니다.
유전막(DL)의 두께(tDL)는 충분한 상부 전극 면적을 확보하기 위해 서로대향하는 제 1 도전 패턴들(BL1', BL2') 사이에 상부 전극용 제 2 도전층(도 2l의 UE 참조)이 형성될 제 1 트렌치(V1)를 제공할 수 있는 범위 내에서 선택될 수 있어, 유전막(DL)의 두께(tDL)는 충분히 크게 확보될 수 있다. 예를 들면, 제 1 도전 패턴들(BL1', BL2') 사이의 거리가 2.5 F가 되는 경우, 유전막(DL)의 두께(tDL)는 1 F가 되더라도 0.5 F 크기의 폭(VL)을 갖는 제 1 트렌치(V1)를 확보할 수 있어 상부 전극용 제 2 도전층(UL)을 용이하게 형성할 수 있다. 다른 관점에서, 본 발명의 실시예에 따르면, 유전막(DL)의 두께(tDL)가, 예를 들면, 1 F 이상으로 증가될 수 있으며, 이로 인하여, 유전막(DL)의 충분한 물리적 두께를 확보할 수 있기 때문에, 누설 전류 및 절연파괴에 따른 커패시터의 불량을 완화시킬 수 있다. 이와 같이 유전막(DL)의 두께를 증가시키더라도 몰드 절연막(30)의 높이(h30)를 증가시키고 그에 따라 하부 전극(BE)의 높이(hBL)를 증가시킴으로써, 유전막(DL)의 두께 증가에 따른 유전률의 감소분을 보상할 수 있게 된다.
도 2g를 참조하면, 일 실시예에서, 유전막(DL) 상에 제 1 트렌치(V1)를 채우도록 희생막(SL)을 형성할 수 있다. 희생막(SL)은 제 1 방향(x 방향)으로 인접하는 메모리 셀들 사이의 제 1 트렌치(V1)를 후속 공정에서 복원시키기 위한 것으로서, 공통 전극인 커패시터의 상부 전극이 형성될 영역을 확보하기 위한 임시적 구조체이다. 희생막(SL)은 여하의 적합한 절연체를 포함할 수 있다. 예를 들면, 희생막(SL)은 실리콘 질화물, 또는 실리콘 산화물로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2h를 참조하면, 기판(10) 상에 형성된 몰드 패턴들(30P), 제 1 도전 패턴들(BL), 및 유전막(DL)을 제 2 방향(y 방향)으로 제 2 셀 분리 공정이 수행될 수 있다. 상기 제 2 셀 분리 공정은 제 2 방향(y 방향)으로 배열된 콘택들의 사이마다 제 1 방향(x 방향)으로 연장된 트렌치들(V2)을 형성함으로써 수행될 수 있다. 트렌치(V2)는 도 1을 참조하여 설명된 틈들(V2)일 수 있다.
상기 제 2 셀 분리 공정은 포토리소그래피에 의한 제 1 방향(x 방향)으로 연장된 라인 패턴의 마스크막을 형성한 후, 플라즈마를 이용한 반응성 이온 식각(reactive ion etching)과 같은 비등방 식각 공정을 이용하여, 형성된 결과물들을, 예를 들면, 기판(10)의 절연성 표면(10S)이 노출될 때까지 식각함으로써 달성될 수 있다. 일 실시예에서, 도 2g에서 개시된 것과 같이, 희생막(SL)이 형성된 경우, 상기 라인 패턴의 마스크막은 희생막(SL) 상에 형성될 수 있다.
상기 제 2 셀 분리 공정에 의해, 몰드 패턴들(30P), 제 1 도전 패턴들(BL'), 및 유전막(DL), 그리고 선택적으로는 희생막(SL)이 제 2 방향(y 방향)으로 분리되며, 이에 의해 제 1 도전 패턴들(BL')로부터 몰드 절연막(도 1의 30), 제 1 도전 패턴들(BL')로부터 하부 전극들(BE), 유전막(DL)으로부터 유전층들(DC), 그리고 선택적으로는 희생막(SL)으로부터 희생막 패턴들(SL')이 형성된다. 또한, 상기 제 2 셀 분리 공정에 의해 제 1 방향(x 방향)으로 배열된 몰드 절연막들(30), 하부 전극들(BE) 및 유전층들(DL) 사이에 또는 제 1 방향(x 방향)으로 배열된 콘택들(20) 사이에 제 1 방향(x 방향)으로 연장된 제 2 트렌치(V2)가 형성될 수 있다.
도 2i를 참조하면, 제 2 트렌치(V2)를 채우도록 분리된 희생막 패턴들(SL') 상에 절연막(IL)이 형성될 수 있다. 절연막(IL)은 희생막 패턴(SL')과 식각 선택비를 갖는 재료를 포함할 수 있다. 예를 들면, 희생막 패턴들(SL')이 실리콘 질화물로 형성되는 경우, 절연막(IL)은 실리콘 산화물로 형성될 수 있다. 또한, 일 실시예에서, 절연막(IL)은 몰드 패턴들(30P)을 형성하기 위한 제 1 절연막(도 2b의 30L)과 동일한 재료를 포함할 수 있다.
도 2j를 참조하면, 절연막(IL)에 대하여 하지의 희생막 패턴들(SL')이 노출될 때까지 절연막(IL)의 일부를 제거하여 제 2 트렌치(V2)에 매립된 절연막 패턴(IL')이 형성될 수 있다. 절연막 패턴(IL')은 메모리 셀들의 제 1 방향(x 방향)으로의 셀 분리막으로서 기능할 수 있다.
도 2k를 참조하면, 이후, 노출된 희생막 패턴들(SL')을 제거한다. 희생막들(SL)의 제거는 절연막 패턴(IL')과 하지의 유전층(DC)의 식각 선택비를 이용하여 수행될 수 있다. 노출된 희생막 패턴들(SL')의 제거는 습식 식각 또는 에치백 건식 식각 공정을 통해 달성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 노출된 희생막 패턴들(SL')의 제거로 제 1 방향(x 방향)으로 인접한 하부 전극들(BE) 사이에서, 유전층들(DC)의 제 1 트렌치(V1')가 복원 또는 노출된다.
복원된 제 1 트렌치(V1')는 도 2f의 제 1 트렌치(V1)와 달리 절연막 패턴(IL')에 의해 제 2 방향(y 방향)으로 셀간 절단될 수 있다. 그 결과, 기판(10) 상에 형성된 몰드 절연체들(30), 하부 전극(BE), 유전층들(DC)은 x-y 평면 내에서 소자 분리가 완성될 수 있다.
도 2l을 참조하면, 복원된 제 1 트렌치(v1')를 채우도록 유전층들(DC) 상에 상부 전극이 될 제 2 도전층(UE)을 형성한다. 메모리 셀 영역 내의 제 2 도전층을 잔존시키는 패터닝 공정을 통해 공통 전극인 플레이트 전극으로서 상부 전극(UE)이 제공될 수 있다. 그 결과, 기판(10) 상에, 몰드 절연체들(30)에 의해 지지되고 콘택들(20)에 각각 전기적으로 연결된 평판형 하부 전극들(BE), 유전층들(DC) 및 공통 전극인 상부 전극(UE)으로 구성된 커패시터(CU)의 어레이가 제공될 수 있다.
전술한 실시예는 제 1 트렌치(v1)을 확보하기 위해, 도 2g에 도시된 것과 같이, 희생층(SL)을 형성하지만, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 희생층(SL) 대신에, 바로 제 1 트렌치(v1)를 채우는 상부 전극이 될 제 2 도전층을 형성하고, 이후, 기판(10) 상에 형성된 몰드 패턴들(30P), 제 1 도전 패턴들(BL), 유전막(DL) 및 상기 제 2 도전층을 제 2 방향(y 방향)으로 제 2 셀 분리 공정이 수행될 수 있다. 상기 제 2 셀 분리 공정은 제 2 방향(y 방향)으로 배열된 콘택들의 사이마다 제 1 방향(x 방향)으로 연장된 트렌치들(V2)을 형성함으로써 수행될 수 있다. 이후, 트렌치(V2)는 도 1을 참조하여 설명된 틈들(V2)일 수 있다.
도 3a 및 도 3b는 각각 본 발명의 일 실시예에 따른 반도체 메모리 소자(100)의 커패시터(CU)의 단면도들이다. 도 3a는 도 2l의 선 IIIA를 따라 절취된 커패시터(CU)의 단면도이며, 도 3b는 선 IIIB를 따라 절취된 커패시터(CU)의 단면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자(100)의 커패시터의 투시 상면도이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 소자(100)의 몰드 절연체들(30)의 두께가 0.5 F로 설계되는 경우, 몰드 절연체들(30) 사이의 제 1 방향(x 방향)의 간격은 3.5 F가 될 수 있다. 몰드 절연체들(30)의 양 측면에 붙어 지지되는 하부 전극들(BE)의 모양은 제 2 방향(y 방향)으로 1.5 F의 폭(WBE)을 갖는 수직 평판(VP)의 형상을 갖는다. 하부 전극들(BE)의 두께(tBE)를 0.5 F로 가정하면 인접하는 2 개의 하부 전극들(BE) 사이의 간격은 2.5 F가 될 수 있다. 따라서 상부 전극들(UE)에 대하여 0.5 F의 두께(tUE)를 허용하더라도, 여전히 제 1 방향(x 방향)으로 인접하는 하부 전극들(BE) 사이에는 2 F의 거리가 남게 되므로 유전층(DC)의 두께(tDC)를 1 F까지 증가시킬 수 있다. 이와 같이, 유전층(DC)의 두께(tDC)를 증가시킬 수 있는 셀 설계는 종래의 실린더 구조의 하부 전극 구조에서는 얻기 어려운 본 발명의 실시예에 따른 이점이다.
또한, 전술한 수직 평판 형상의 하부 전극은 제조시 단독으로 유지되는 것이 아니고, 반도체 메모리 소자의 초기 단계에서 형성되는 몰드 절연체들(30)에 의해 지지되어, 종래의 실린더 형과 같은 노드 형태의 하부 전극보다 월등히 향상된 구조적 안정성을 확보할 수 있다. 따라서, 본 발명의 실시예에 따르면, 하부 전극의 높이(hBE)를 몰드 절연체들(30)의 높이를 향상시키는 것만 것 증가시킬 수 있는 이점이 있다.
정전 용량 측면에서, 도 3b를 참조하면, 본 발명의 실시예에 따르면, 하부 전극들(BE)의 폭(WBE)은 1.5 F가 될 수 있다. 본 발명의 실시예에 따른 하부 전극들(BE)은 한쪽의 노출 표면만을 전극 면적으로 사용하므로, 단위 메모리 셀의 하부 전극의 면적은 1.5 F × hBE이고 하부 전극들의 양쪽 측면을 모두 사용하는 커패시터와 동일 면적을 얻으려면 종래의 하부 전극의 폭이 1 F인 하부 전극과 대비시 높이를 2/1.5 배만큼 증가시키면 된다. 예를 들면, 하부 전극의 양 측면을 모두 사용하는 커패시터의 하부 전극 높이가 200 nm인 경우, 본 발명의 실시예에 따른 커패시터의 하부 전극은 267 nm 의 높이를 가지면 한 전극 면적이 얻어질 수 있다. 이 경우, 본 발명의 실시예에 따르면, 하부 전극이 독립적으로 서 있는 경우에 비하여 몰드 절연체에 의해 하부 전극이 지지되므로 하부 전극의 높이를 증가시키는 것이 가능하여 하부 전극의 어느 한쪽 표면만을 사용하더라도 동일한 하부 전극 면적을 확보할 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자에서, 기판(10) 상의 콘택들(20)과 커패시터(CU)의 상대적 배치 관계가 파악될 수 있다. 일 실시예에서, 메모리 셀 구조의 반복 단위는 2 F x 4 F의 면적을 가질 수 있으며, 반복 단위당 2 개의 메모리 셀들이 배치시키는 경우, 메모리 셀당 허용 면적인 4F2의 디자인룰을 갖는 반도체 메모리 소자가 제공될 수 있다. 또한, 본 발명의 실시예에 따르면, 2 개의 커패시터를 몰드 절연체들과 절연막이 둘러싸는 구조로 만들어지기 때문에, 구조적인 안정성을 가지면서 인접하는 메모리 셀들 사이의 전기적 간섭이 억제된 안정된 메모리 셀이 제공될 수 있다.
도 5a 및 도 5b는 각각 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 제조 방법들을 도시하는 사시도이다.
본 발명의 다른 실시예에서, 반도체 메모리 소자의 제조시 기판(10) 상에 형성되는 몰드 패턴들(30P)의 구조적 안정성을 향상시키기 위해 추가적인 지지 구조를 더 형성할 수 있다. 예를 들면, 도 5a에 도시된 것과 같이, 제 1 방향(x 방향)으로 이격된 라인 패턴의 몰드 패턴들(30P)의 기울어짐과 같은 불량을 방지하기 위하여, 상기 지지 구조로서 몰드 패턴들(30P) 사이에 제 1 방향(x 방향)으로 연장된 보강 패턴들(35a)이 더 형성될 수 있다.
일 실시예에서, 보강 패턴들(35a)은 몰드 패턴들(30P)과 동시에 형성될 수 있다. 이 경우, 몰드 패턴들(30P)과 보강 패턴들(35a)은 격자 무늬의 마스크막을 형성하는 포토리소그래피 공정과 식각 공정을 통해 패터닝될 수 있다. 보강 패턴들(35a)은 이에 인접하는 메모리 셀들의 하부 전극 면적을 소모할 수 있기 때문에, 이의 적용은 최소화되는 것이 바람직하다.
다른 선택적인 실시예에서, 도 5b에 도시된 것과 같이, 상기 지지 구조는 몰드 패턴들(30P)을 가로지르며, 기판(10)으로부터 부상된 보강 패턴들(35b)일 수 있다. 일 실시예에서, 기판(10)으로부터 부상된 지지 구조(35b)는 지지 구조(35b)를 받치는 희생층(미도시)을 먼저 기판(10) 상에 형성한 후 상기 지지 구조를 형성하고 상기 희생층을 제거함으로써 지지 구조(35b)가 형성될 수 있다. 전술한 보강 패턴들(35a, 35b)은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 보강 패턴들(35a, 35b)에 관하여는 종래의 실린더 구조의 하부 전극을 지지하기 위한 지지 구조에 관한 사항이 적용될 수 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (22)

  1. 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 스위칭 소자 및 상기 스위칭 소자에 전기적으로 연결된 정보 저장을 위한 커패시터를 포함하는 반도체 메모리 소자로서, 상기 커패시터는,
    상기 스위칭 소자에 전기적으로 연결되어 기판의 상부 표면에 노출되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열 복수의 콘택들;
    상기 기판 상에서 상기 복수의 콘택들 중 상기 제 1 방향으로 인접하는 콘택들 사이에 형성되고, 소정의 두께를 갖고 상기 제 2 방향으로 소정의 폭을 갖도록 형성되며, 상기 기판의 수직 방향으로 신장된 몰드 절연체들;
    상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 측벽 상에 제공되어 지지되고 상기 복수의 콘택들에 각각 전기적으로 연결되는 수직 평판 구조의 하부 전극들;
    상기 하부 전극들 상에 형성되는 유전막; 및
    상기 유전막 상에 형성되는 상부 전극을 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 갖는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 몰드 절연체들과 상기 하부 전극들은 상기 제 2 방향으로 상기 몰드 절연체들의 폭에 상응하는 폭과 상기 기판의 상기 수직 방향으로 상기 몰드 절연체들의 높이에 상응하는 높이를 갖는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 몰드 절연체들은 라인 패턴을 갖는 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 하부 전극들은 상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 양 측벽 상에 제공되어 지지되고 전기적으로 분리되는 하부 전극쌍을 포함하는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 제 1 방향으로의 상기 몰드 절연체들의 개수는 상기 제 1 방향으로의 메모리 셀 개수의 1/2인 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 하부 전극들은 상기 콘택들의 일부 표면과 각각 접촉하여 상기 콘택들에 전기적으로 연결되는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 스위칭 소자는 상기 기판 내에 매립된 수직형 반도체 소자를 포함하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 콘택들의 반복 단위는 2 F x 4 F의 면적을 갖고, 반복 단위당 2 개의 메모리 셀들이 배치되는 4F2의 디자인룰을 갖는 반도체 메모리 소자.
  10. 제 1 항에 있어서,
    상기 몰드 절연체들 사이를 지지하는 지지 구조를 더 포함하는 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 지지 구조는 상기 몰드 절연체들 사이에 상기 제 1 방향으로 연장되거나 부상된 보강 패턴들을 포함하는 반도체 메모리 소자.
  12. 스위칭 소자들이 형성된 기판을 제공하는 단계;
    상기 기판의 표면 상에, 상기 스위칭 소자들에 전기적으로 연결되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열된 콘택들을 형성하는 단계;
    상기 콘택들 사이에 형성되고, 상기 제 1 방향으로 소정의 간격을 갖고 상기 제 2 방향으로 연장되고 소정의 높이를 가지며, 상기 콘택들의 적어도 일부를 노출시키는 몰드 패턴들을 형성하는 단계;
    상기 노출된 콘택들과 상기 몰드 패턴들 상에 일정한 두께의 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층에 대하여 제 1 셀 분리 공정을 수행하여, 상기 제 1 방향으로 셀 분리되고 상기 몰드 패턴들의 양 측벽에 기대어 지지되고 상기 제 2 방향 및 수직 방향으로 연장된 제 1 도전 패턴들을 형성하는 단계;
    상기 제 1 도전 패턴들 상에 유전막을 형성하는 단계;
    상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막에 대하여 제 2 셀 분리 공정을 수행하여, 상기 제 2 방향으로 분리된 몰드 절연막, 하부 전극들, 및 유전층들을 형성하는 단계; 및
    상기 유전층들 상에 상부 전극이 될 제 2 도전층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 도전 패턴들의 높이는 상기 몰드 패턴들의 높이에 상응하는 반도체 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 갖는 반도체 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 몰드 패턴들은 라인 패턴을 갖는 반도체 메모리 소자의 제조 방법.
  16. 제 12 항에 있어서,
    상기 하부 전극들은 각각, 상기 콘택들의 일부 표면과 접촉하여 상기 콘택들에 전기적으로 연결되는 반도체 메모리 소자의 제조 방법.
  17. 제 12 항에 있어서,
    상기 유전막의 두께는 서로 대향하는 상기 제 1 도전 패턴들 사이에 상기 상부 전극이 형성될 제 1 트렌치를 제공할 수 있는 범위 내에서 선택되는 반도체 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 유전막 상에 상기 제 1 트렌치를 채우도록 희생막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법
  19. 제 18 항에 있어서,
    상기 제 2 셀 분리 공정은, 상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막과 함께 상기 희생막에 대하여 상기 제 1 방향을 따라 수행되어 희생막 패턴들이 형성되고,
    상기 제 1 방향으로 배열된 상기 몰드 절연막들, 상기 하부 전극들, 상기 유전층들, 및 상기 희생막 패턴들 사이에 상기 제 1 방향으로 연장된 제 2 트렌치가 형성되는 반도체 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 트렌치를 채우도록 상기 희생막 패턴들 상에 절연막을 형성하는 단계; 및
    상기 희생막 패턴들을 제거하여 상기 제 1 트렌치를 복원시키는 단계를 더 포함하며,
    상기 제 2 도전층은 상기 유전층들 상에 상기 복원된 제 1 트렌치를 채우도록 형성되는 반도체 메모리 소자의 제조 방법.
  21. 제 20 항에 있어서,
    상기 절연막에 대하여 하지의 상기 희생막 패턴들이 노출될 때까지 상기 절연막의 일부를 제거하여, 상기 제 2 트렌치에 매립된 절연막 패턴을 형성하는 단계를 더 포함하고,
    상기 노출된 희생막 패턴들을 제거하여 상기 제 1 트렌치를 복원시키는 반도체 메모리 소자의 제조 방법.
  22. 제 12 항에 있어서,
    상기 몰드 패턴들은 상기 제 1 방향으로 배열된 2 개의 콘택들마다 하나씩 형성되고 상기 제 2 방향으로 신장된 반도체 메모리 소자의 제조 방법.
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