CN105448926B - 记忆元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种记忆元件及其制造方法。该记忆元件包括多个栅极柱结构与多个介电柱，在一第一方向间隔相互交替，在一第二方向相互交替且接触，且自一第三方向嵌入于堆叠层中，借以将堆叠层分隔成多个堆叠结构。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。本发明借由在堆叠层中嵌入相互交替的多个栅极柱结构与多个介电柱，将堆叠层分隔成多个堆叠结构，可避免位线通道的弯曲与字线桥接的问题，并且介电柱可电性隔离栅极柱结构与堆叠结构，因此可降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

Description

记忆元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。

背景技术

随着科技日新月异,电子元件的进步增加了对更大储存能力的需要。为了增加储存能力，记忆元件变得更小而且集成度更高。因此，三维记忆元件已逐渐受到业界的高度关注。

然而，随着三维记忆元件的集成度提高，由于高高宽比(High aspect ratio)与复合膜堆叠所导致垂直栅极(Vertical gate)工艺上的缺陷也随之增加。上述缺陷包括位线通道的弯曲(BL channel bending)与字线桥接(WL bridge)的现象等等。再者，随着记忆元件的尺寸愈变愈小，相邻记忆胞之间的干扰(Interference)进而影响记忆胞或记忆胞阵列的效能也日趋严重。因此，如何发展出一种高集成度的记忆元件及其制造方法，以避免位线通道的弯曲与字线桥接的现象已成为当前重要的研发课题之一。

发明内容

本发明的目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以解决垂直栅极工艺上位线通道的弯曲与字线桥接的问题。

本发明的另一目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，包括多个栅极柱结构与多个介电柱，在第一方向间隔相互交替，在第二方向相互交替且接触，且自第三方向嵌入于堆叠层中，借以将堆叠层分隔成多个堆叠结构。第一方向与第二方向不同,且与第三方向不同。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中每一介电柱在第一方向的宽度大于或等于其相邻的栅极柱结构在第一方向的宽度。

前述的记忆元件，其中每一栅极柱结构的导体柱与所对应的电荷储存层的接触面积大于或等于电荷储存层与所对应的堆叠结构的接触面积。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件,包括衬底、多个字线、多个隔离结构、多个堆叠结构、多个栅极柱结构以及多个介电柱。衬底具有多个第一区、多个第二区以及多个第三区。该些第一区与该些第二区沿着第一方向相互交替。每一第三区位于所对应的第一区与第二区之间。多个字线位于衬底上。每一字线沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。多个隔离结构位于相邻两个字线之间的衬底上。每一隔离结构沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。多个堆叠结构位于该些第三区的衬底上。每一堆叠结构沿着第二方向延伸，且横越该些字线与该些隔离结构。多个栅极柱结构位于该些字线上。每一栅极柱结构沿着第三方向延伸。每一栅极柱结构包括导体柱与电荷储存层。该些导体柱与该些第一区中第偶数条字线电性连接，及与该些第二区中第奇数条字线电性连接。每一电荷储存层位于所对应的导体柱周围，以电性隔离所对应的堆叠结构与导体柱。第一方向与第二方向不同,且与第三方向不同。多个介电柱位于该些字线上。每一介电柱沿着第三方向延伸，其中该些介电柱与该些第一区中第奇数条字线接触，及与该些第二区中第偶数条字线接触。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中每一第一区的栅极柱结构与介电柱以及所对应的第二区的栅极柱结构与介电柱之间的第三区的堆叠结构的形状包括锯齿状或波浪状。

前述的记忆元件，其中每一导体柱与所对应的电荷储存层的接触面积大于或等于电荷储存层与所对应的堆叠结构的接触面积。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法,包括其在衬底上形成堆叠层。在堆叠层中形成多个栅极柱结构与多个介电柱。该些栅极柱结构与该些介电柱在第一方向相互间隔交替，在第二方向相互交替且接触，且分别自第三方向嵌入于堆叠层中，借以将堆叠层分隔成沿着第二方向延伸的多个堆叠结构。第一方向与第二方向不同，且与第三方向不同。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件的制造方法，还包括：提供衬底，衬底具有多个第一区、多个第二区以及多个第三区。该些第一区与该些第二区沿着第一方向相互交替。每一第三区位于相邻的第一区与第二区之间。在衬底上形成多个字线。每一字线沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。在相邻的字线之间形成隔离结构。每一隔离结构沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。上述该些字线与该些隔离结构沿着第二方向相互交替。在衬底上形成堆叠层。在字线上的堆叠层中形成多个第一孔洞。该些第一孔洞暴露该些第一区中第偶数条字线的顶面，及暴露该些第二区中第奇数条字线的顶面。在每一第一孔洞中形成栅极柱结构。每一栅极柱结构包括导体柱与电荷储存层。该些导体柱与该些第一区中第偶数条字线电性连接，及与该些第二区中第奇数条字线电性连接。每一电荷储存层位于所对应的导体柱周围，电性隔离所对应的堆叠层与导体柱。在字线上的堆叠层中形成多个第二孔洞。第二孔洞暴露该些第一区中第奇数条字线的顶面，及暴露该些第二区中第偶数条字线的顶面。该些第二孔洞与该些栅极柱结构沿着第一方向与第二方向相互交替。每一第二孔洞与其相邻的栅极柱结构在所对应的隔离结构上互相接触，使得堆叠层在第三区中形成堆叠结构。该些堆叠结构沿着第二方向延伸。在每一第二孔洞中形成介电柱。其中，形成该栅极柱结构的步骤包括：在该衬底上形成一电荷储存材料层，该电荷储存材料层覆盖该堆叠层的顶面、该些第一孔洞的侧壁以及该些字线的顶面；进行非等向性蚀刻工艺,移除部分该电荷储存材料层，以暴露该堆叠层与该些字线的顶面，以在每一第一孔洞的侧壁上形成该电荷储存层；以及在每一第一孔洞中形成该导体柱，使得每一电荷储存层位于所对应的该导体柱周围。前述的记忆元件的制造方法，其中每一第一区的栅极柱结构与介电柱以及相邻的第二区的栅极柱结构与介电柱之间的第三区的堆叠结构的形状包括锯齿状或波浪状。

前述的记忆元件的制造方法，其中每一导体柱与所对应的电荷储存层的接触面积大于或等于电荷储存层与所对应的堆叠结构的接触面积。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明记忆元件及其制造方法至少具有下列优点及有益效果：本发明借由在第一区与第二区中的堆叠层之中嵌入相互交替的多个栅极柱结构与多个介电柱，可将堆叠层分隔成多个堆叠结构(例如是做为位线)。因此,本发明的记忆元件及其制造方法可避免位线通道的弯曲与字线桥接的问题。另外，介电柱可电性隔离栅极柱结构与堆叠结构，因此可降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。本发明的记忆元件及其制造方法可应用在电荷捕捉记忆体(Charge trapping memory)、非挥发记忆体(Non-volatile memory)以及嵌入式记忆体(Embedded memory)。

综上所述，本发明是有关于一种记忆元件及其制造方法。该记忆元件包括多个栅极柱结构与多个介电柱，在一第一方向间隔相互交替，在一第二方向相互交替且接触，且自一第三方向嵌入于堆叠层中，借以将堆叠层分隔成多个堆叠结构。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1A至图1E是依照本发明实施例所绘示的记忆元件的制造流程的俯视示意图。

图2A至图2E分别是沿图1A至图1E的A-A线的剖面示意图。

10、20：孔洞 100：衬底

102：隔离层 104：字线

105：隔离结构 106：堆叠层

106a、114b：导体层 106b、114a：绝缘层

108：栅极柱结构 110：电荷储存层

112：导体柱 114：堆叠结构

116：介电柱 D1、D2、D3：方向

M：记忆胞 R1、R2、R3：区

S1、S2：面积

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的记忆元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

图1A至图1E是依照本发明实施例所绘示的记忆元件的制造流程的俯视示意图。图2A至图2E分别是沿图1A至图1E的A-A线的剖面示意图。

请同时参阅图1A与图2A所示，衬底100例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。衬底100具有多个第一区R1、多个第二区R2以及多个第三区R3。第一区R1与第二区R2沿着第一方向D1相互交替。每一第三区R3位于所对应的第一区R1与第二区R2之间。

接着，在衬底100上形成多个字线104。每一字线104沿着第一方向D1延伸，且横越第一区R1、第二区R2以及第三区R3。具体来说，先在衬底100上依序形成隔离材料层与字线材料层(未绘示)。之后，对隔离材料层与字线材料层进行微影工艺与蚀刻工艺，以在衬底100上形成多个隔离层102与多个字线104。每一隔离层102与每一字线104沿着第一方向D1延伸，且横越第一区R1、第二区R2以及第三区R3。上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法(Reactive Ion Etching，RIE)。在一实施例中，隔离层102的材料可包括绝缘材料，例如是氧化硅或介电常数低于4的低介电常数材料层，其形成方法可利用化学气相沉积法或热氧化法来形成。字线104的材料可包括多晶硅、金属硅化物、金属或其组合，其形成方法可利用化学气相沉积法来形成。金属硅化物可例如是硅化钨、硅化钴、硅化镍、硅化钛、硅化铜、硅化钼、硅化钽、硅化铒、硅化锆、或硅化铂。

然后，在相邻的字线104之间形成隔离结构105。每一隔离结构105沿着第一方向D1延伸，且横越第一区R1、第二区R2以及第三区R3。具体地说，在衬底100上形成隔离结构材料层(未绘示)。之后，对隔离结构材料层进行回蚀刻工艺，以在相邻的字线104之间形成隔离结构105。每一隔离结构105配置于相邻两个字线104之间，且字线104与隔离结构105沿着第二方向相互交替，其使得每一字线104彼此电性隔离。隔离结构105的材料包括氧化硅或介电常数低于4的低介电常数材料层，其形成方法可利用化学气相沉积法来形成。

请同时参阅图1B与图2B所示，在衬底100上形成堆叠层106。堆叠层106包括多个绝缘层106a与多个导体层106b，其中绝缘层106a与导体层106b沿着第三方向D3交互堆叠。第三方向D3与第一方向D1不同，且与第二方向D2不同。在一实施例中，第三方向D3实质上垂直于第一方向D1与第二方向D2，且第一方向D1实质上垂直于第二方向D2。

在一实施例中，导体层106b的数目可包括8层、16层、32层或更多层。同样地，绝缘层106a配置于相邻两个导体层106b之间，因此，绝缘层106a也可包括8层、16层、32层或更多层。在一实施例中，绝缘层106a的材料可包括氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。导体层106b的材料可包括是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可利用化学气相沉积法。

请同时参阅图1C与图2C所示，对堆叠层106进行微影工艺与蚀刻工艺，以在第一区R1与第二区R2的字线104上的堆叠层106中形成多个第一孔洞10。在第一区R1中的第一孔洞10与在第二区R2的第一孔洞10彼此交替设置。更具体地说，第一孔洞10沿着第三方向D3延伸，分别暴露出在第一区R1中的第偶数条字线104，以及第二区R2中的第奇数条字线104。在一实施例中，第一孔洞10的形状可例如是圆形、方形、矩形或任意形状，只要在经过上述微影工艺与蚀刻工艺之后，能够贯穿堆叠层106至裸露出所对应的字线104的顶面即可。每一第一孔洞10的尺寸可大于或等于所对应的字线104的宽度，只要每一第一孔洞10不与其相邻的任一第一孔洞10互相连通即可。上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法。当在堆叠层106开出第一孔洞10时，其他未形成第一孔洞10的其余的堆叠层106彼此结构相连，可以互相支撑避免倒塌或弯曲。

请同时参阅图1D与图2D所示，在每一第一孔洞10中形成一个栅极柱结构108。在第一区R1中的栅极柱结构108与在第二区R2中的栅极柱结构108彼此交替设置。更具体地说，每一栅极柱结构108沿着第三方向D3延伸，其包括电荷储存层110与导体柱112(例如是做为控制栅极)。导体柱112分别与第一区R1中第偶数条字线104电性连接，以及第二区R2中第奇数条字线104电性连接。因此，每一导体柱112可当作是所对应的字线104的延伸。每一电荷储存层110位于所对应的导体柱112周围，以使所对应的堆叠层106的多个导体层106b与导体柱112电性隔离。具体来说，在每一第一孔洞10中形成所对应的栅极柱结构108的步骤如下。首先，在衬底100上形成电荷储存材料层(未绘示)。电荷储存材料层覆盖堆叠层106的顶面、第一孔洞10的侧壁以及字线104的顶面。接着，在电荷储存材料层上形成导体材料层。之后，进行化学机械研磨工艺或非等向性蚀刻工艺,移除部分电荷储存材料层与导体材料层，以暴露出堆叠层106与字线104的顶面，在每一第一孔洞10的侧壁上形成电荷储存层110与导体柱112。在一实施例中，电荷储存材料层的材料可包括氧化层、氮化层或其任意组合的复合层，此复合层可为三层或更多层，本发明并不限于此。电荷储存材料层的形成方法可以是化学气相沉积法、热氧化法等。举例来说,电荷储存材料层可包括氧化层/氮化层/氧化层(ONO)、氧化层/氮化层/氧化层/氮化层(ONON)等复合层。在一实施例中,导体材料层的材料可包括多晶硅、金属硅化物、金属或其组合,其形成方法可利用化学气相沉积法来形成。金属硅化物可例如是硅化钨、硅化钴、硅化镍、硅化钛、硅化铜、硅化钼、硅化钽、硅化铒、硅化锆、或硅化铂。

请同时参阅图1E与图2E所示，在堆叠层106中形成多个介电柱116。在第一区R1中的介电柱116与在第二区R2的介电柱116彼此交替设置。更具体地说，介电柱116位于第一区R1中第奇数条字线104上以及第二区R2中第偶数条字线104上。介电柱116沿着第三方向D3延伸。并且，在第一方向D1上，介电柱116与栅极柱结构108相互交替。在第二方向D2上，介电柱116与栅极柱结构108相互交替且接触，使栅极柱结构108与堆叠结构114电性隔离。

具体来说，首先，对堆叠层106进行微影工艺与蚀刻工艺，以在字线104上的堆叠层106中形成多个第二孔洞20。在第一区R1中的第二孔洞20与在第二区R2的第二孔洞20彼此交替设置。更具体地说，第二孔洞20暴露第一区R1中第奇数条字线104的表面，且暴露第二区R2中第偶数条字线104的表面。第二孔洞20与栅极柱结构108在沿着第一方向D1上相互交替，且在沿着第二方向D2上相互交替。每一第二孔洞20的侧壁裸露出与其相邻的栅极柱结构108。在一实施例中，第二孔洞20的形状可例如是圆形、方形、矩形或任意形状，只要在经过上述微影工艺与蚀刻工艺之后，能够贯穿堆叠层106至裸露出所对应的字线104的顶面即可。每一第二孔洞20的尺寸可大于或等于所对应的字线104的宽度，只要每一第二孔洞20可裸露出所对应的栅极柱结构108的侧壁即可。在一实施例中,上述蚀刻工艺可例如是干式蚀刻工艺。干式蚀刻工艺可例如是反应性离子蚀刻法。在本发明实施例中，当在堆叠层106开出第二孔洞20时，虽然堆叠层106已经被图案化成长条状的堆叠结构114，但堆叠结构114彼此之间可借由结构相连的栅极柱结构108提供支撑，因此可以避免倒塌或弯曲。

接着，在衬底100上形成介电材料层(未绘示)，介电材料层填入第二孔洞20中。介电材料层的材料可包括氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。然后，对介电材料层进行平坦化工艺,以暴露出栅极柱结构108与堆叠结构114的顶面，其使得第二孔洞20中形成多个介电柱116。在一实施例中，平坦化工艺可例如是化学机械研磨(CMP)工艺。

在以上的实施例中，借由在第一区R1与第二区R2中的堆叠层106之中嵌入介电柱116与栅极柱结构108，可将堆叠层106分隔成多个堆叠结构114。堆叠结构114沿着第二方向D2延伸，位于第一区R1与第二区R2之间的第三区R3中，且横越多个字线104与多个隔离结构105。当介电柱116与栅极柱结构108任一者不是呈矩形且尺寸不同时，每一介电柱116在第二方向D2的侧壁与其相邻的栅极柱结构108在第二方向D2的侧壁非共平面，使得堆叠结构114的侧壁不是平面，其侧壁的形状包括锯齿状或波浪状。

此外，每一栅极柱结构108与其相对应的堆叠结构114构成记忆胞串。每一个记忆胞串无论是与第一方向D1上相邻的记忆胞串之间，或是与第二方向D2上相邻的记忆串之间皆设置介电柱116。因此介电柱116可用以电性隔离相邻两个记忆胞，其可降低相邻两个记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

虽然，在以上的实施例中，是先在堆叠层中嵌入彼此相互交替的多个栅极柱结构，再嵌入彼此相互交替的多个介电柱，以将堆叠层分隔成多个长条状的堆叠结构来说明。然而，本发明的实施例并不以此为限，在其他的实施例中，也可以先在堆叠层中嵌入彼此相互交替的多个介电柱，再嵌入彼此相互交替多个栅极柱结构，以将堆叠层分隔成多个长条状的堆叠结构。

请同时参阅图1E与图2E所示，本发明实施例的记忆元件包括衬底100、多个字线104、多个隔离结构105、多个栅极柱结构108、多个堆叠结构114(例如是做为多个位线)以及多个介电柱116。

衬底100具有多个第一区R1、多个第二区R2以及多个第三区R3。第一区R1与第二区R2沿着第一方向D1相互交替。每一第三区R3位于所对应的第一区R1与第二区R2之间。多个字线104位于衬底100上。每一字线104沿着第一方向D1延伸，且横越第一区R1、第二区R2以及第三区R3。多个隔离结构105位于相邻两个字线104之间的衬底100上。每一隔离结构105沿着第一方向D1延伸，且横越第一区R1、第二区R2以及第三区R3。

多个堆叠结构114(例如是做为位线)位于第三区R3的衬底100上。每一堆叠结构114沿着第二方向D2延伸，且横越字线104与隔离结构105。堆叠结构114包括多个绝缘层114a与多个导体层114b。绝缘层114a与导体层114b沿着第三方向D3交互堆叠(如图2E所示)。每一堆叠结构114的两侧，分别设置彼此相对的栅极柱结构108与介电柱116，且在堆叠结构114任一侧的栅极柱结构108与介电柱116彼此相互交替设置。

多个栅极柱结构108彼此相互交替设置，位于堆叠结构114两侧的第一区R1与第二区R2中的字线104上。更具体地说，每一栅极柱结构108沿着第三方向D3延伸。每一栅极柱结构108包括电荷储存层110与导体柱112(例如是做为控制栅极)。在第一区R1中的导体柱112设置在第偶数条字线104上并与其电性连接，在第二区R2中的导体柱112设置在第奇数条字线104上并与其电性连接。每一电荷储存层110位于所对应的导体柱112周围，以电性隔离所对应的堆叠结构114以及导体柱112。第一方向D1与第二方向D2不同，且与第三方向D3不同。在一实施例中，第三方向D3实质上垂直于第一方向D1与第二方向D2，且第一方向D1实质上垂直于第二方向D2。

多个介电柱116彼此相互交替设置，位于堆叠结构114两侧的第一区R1与第二区R2中的字线104上。更具体地说，介电柱116沿着第三方向D3延伸。在第一区R1中的介电柱116设置在第奇数条字线104上并其接触，在第二区R2中的介电柱116设置在第偶数条字线104上并与其接触。

在第二方向D2上，栅极柱结构108与介电柱116相互交替且彼此接触。借由介电柱116，相邻的栅极柱结构108之间彼此电性隔离。而在第一方向D1上，栅极柱结构108与介电柱116间隔相互交替。也即，每一栅极柱结构108位于相邻的两个介电柱116之间，其两侧分别设置着堆叠结构114。每一栅极柱结构108与其相邻的堆叠结构114可建构一个具有单栅极结构的记忆胞串。换言之，本实施例每一个记忆胞串可借由单栅极结构来控制。

另外，请参阅图1E所示，在本发明的实施例中，介电柱116可以在形成的过程中控制其轮廓，使得所形成的介电柱116与栅极柱结构108的接触面，具有倾斜或弧形的轮廓。借此，以记忆胞串M为例，每一导体柱112与所对应的电荷储存层110的接触面积S1可大于或等于电荷储存层110与所对应的堆叠结构114的接触面积S2。较大的接触面积S1可使得记忆胞M的电性控制较佳。

综上所述，本发明实施例借由在堆叠层中嵌入彼此相互交替的多个栅极柱结构与多个介电柱，将堆叠层分隔成多个长条状的堆叠结构。由于栅极柱结构以及介电柱均是以开孔再回填所需材料的方式来形成，因此,当堆叠层开出孔洞时，其他未形成孔洞的相同材料或不同材料可彼此互相提供支撑，避免倒塌或弯曲。因此，本发明的记忆元件及其制造方法可避免位线通道的弯曲与字线桥接的问题。

再者，介电柱可隔离彼此相邻的栅极柱结构与彼此相邻的堆叠结构,也即，介电柱可以电性隔离相邻两个记忆胞。因此，可以有效降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

此外，本发明实施例可将每一导体柱与所对应的电荷储存层的接触面积控制为大于或等于电荷储存层与所对应的堆叠结构的接触面积，使得其所对应的记忆胞具有较佳的电性控制。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种记忆元件，其特征在于其包括：

多个导体柱，电荷储存层位于所述导体柱周围，

所述多个导体柱与多个介电柱，在一第一方向间隔相互交替，在一第二方向相互交替且接触，且自一第三方向嵌入于一堆叠层中，借以将该堆叠层分隔成多个堆叠结构，其中该第一方向与该第二方向不同，且与该第三方向不同，且，

每一介电柱在该第二方向的侧壁与其相邻的该导体柱与电荷储存层结构在该第二方向的侧壁非共平面。

2.根据权利要求1所述的记忆元件，其特征在于其中每一介电柱在该第一方向的宽度大于或等于其相邻的该导体柱与电荷储存层结构在该第一方向的宽度。

3.根据权利要求1所述的记忆元件，其特征在于其中每一导体柱与电荷储存层结构的导体柱与所对应的电荷储存层的接触面积大于或等于该电荷储存层与所对应的该堆叠结构的接触面积。

4.一种记忆元件，其特征在于其包括：

一衬底，具有多个第一区、多个第二区以及多个第三区，其中该些第一区与该些第二区沿着一第一方向相互交替，每一第三区位于所对应的该第一区与该第二区之间；

多个字线，位于该衬底上，其中每一字线沿着该第一方向延伸，且横越该些第一区、该些第二区以及该些第三区；

多个隔离结构，位于相邻两个字线之间的该衬底上，其中每一隔离结构沿着该第一方向延伸，且横越该些第一区、该些第二区以及该些第三区；

多个堆叠结构，位于该些第三区的该衬底上，每一堆叠结构沿着一第二方向延伸，且横越该些字线与该些隔离结构；

多个导体柱与电荷储存层结构，位于该些字线上，每一导体柱与电荷储存层结构沿着一第三方向延伸，

其中该些导体柱与该些第一区中第偶数条字线电性连接,及与该些第二区中第奇数条字线电性连接；

其中每一电荷储存层位于所对应的该导体柱周围,以电性隔离所对应的该堆叠结构与该导体柱，其中该第一方向与该第二方向不同，且与该第三方向不同；以及

多个介电柱，位于该些字线上，每一介电柱沿着该第三方向延伸，其中该些介电柱与该些第一区中第奇数条字线接触，及与该些第二区中第偶数条字线接触。

5.根据权利要求4所述的记忆元件，其特征在于其中每一第一区的该些导体柱与电荷储存层结构与该些介电柱以及相邻的该第二区的该些导体柱与电荷储存层结构与该些介电柱之间的该第三区的该堆叠结构的侧壁的形状包括锯齿状或波浪状。

6.根据权利要求4所述的记忆元件，其特征在于其中每一导体柱与所对应的该电荷储存层的接触面积大于或等于该电荷储存层与所对应的该堆叠结构的接触面积。

7.一种记忆元件的制造方法，其特征在于其包括以下步骤：

在一衬底上形成一堆叠层；以及

在该堆叠层中形成多个导体柱与电荷储存层结构与多个介电柱，电荷储存层位于所述导体柱周围，该些导体柱与电荷储存层结构与该些介电柱在一第一方向相互间隔交替，在一第二方向相互交替且接触,且分别自一第三方向嵌入于该堆叠层中，借以将该堆叠层分隔成沿着该第二方向延伸的多个堆叠结构，其中该第一方向与该第二方向不同，且与该第三方向不同，且每一介电柱在该第二方向的侧壁与其相邻的该导体柱与电荷储存层结构在该第二方向的侧壁非共平面。

8.根据权利要求7所述的记忆元件的制造方法，其特征在于其还包括：

提供该衬底，该衬底具有多个第一区、多个第二区以及多个第三区,其中该些第一区与该些第二区沿着该第一方向相互交替，每一第三区位于所对应的该第一区与该第二区之间；

在该衬底上形成多个字线，每一字线沿着该第一方向延伸，且横越该些第一区、该些第二区以及该些第三区；

在相邻的字线之间形成一隔离结构，每一隔离结构沿着该第一方向延伸，且横越该些第一区、该些第二区以及该些第三区，其中该些字线与该些隔离结构沿着该第二方向相互交替；

在该衬底上形成该堆叠层；

在该些字线上的该堆叠层中形成多个第一孔洞，该些第一孔洞暴露该些第一区中第偶数条字线的顶面，及暴露该些第二区中第奇数条字线的顶面；

在每一第一孔洞中形成该导体柱与电荷储存层结构，其中该些导体柱与电荷储存层结构包括：

多个导体柱，其中该些导体柱与该些第一区中第偶数条字线电性连接，及与该些第二区中第奇数条字线电性连接；以及

多个电荷储存层，其中每一电荷储存层位于所对应的该导体柱周围，以电性隔离所对应的该堆叠层与该导体柱；

在该些字线上的该堆叠层中形成多个第二孔洞，该些第二孔洞暴露该些第一区中第奇数条字线的顶面，及暴露该些第二区中第偶数条字线的顶面，其中该些第二孔洞与该些导体柱与电荷储存层结构沿着该第一方向与该第二方向相互交替，

每一第二孔洞与其相邻的该导体柱与电荷储存层结构在所对应的该隔离结构上互相接触，使得该堆叠层在该些第三区中形成该些堆叠结构，其中该些堆叠结构沿着该第二方向延伸；以及

在每一第二孔洞中形成该介电柱；

其中，形成该导体柱与电荷储存层结构的步骤包括：

在该衬底上形成一电荷储存材料层，该电荷储存材料层覆盖该堆叠层的顶面、该些第一孔洞的侧壁以及该些字线的顶面；

进行非等向性蚀刻工艺，移除部分该电荷储存材料层，以暴露该堆叠层与该些字线的顶面，以在每一第一孔洞的侧壁上形成该电荷储存层；以及

在每一第一孔洞中形成该导体柱，使得每一电荷储存层位于所对应的该导体柱周围。

9.根据权利要求8所述的记忆元件的制造方法，其特征在于其中每一第一区的该些导体柱与电荷储存层结构与该些介电柱以及相邻的该第二区的该些导体柱与电荷储存层结构与该些介电柱之间的该第三区的该堆叠结构的侧壁的形状包括锯齿状或波浪状。

10.根据权利要求7所述的记忆元件的制造方法，其特征在于其中每一导体柱与所对应的该电荷储存层的接触面积大于或等于该电荷储存层与所对应的该堆叠结构的接触面积。