KR20170008198A - 게이트 하단 격리를 가진 트랜지스터 디바이스 및 그 제조 방법 - Google Patents

게이트 하단 격리를 가진 트랜지스터 디바이스 및 그 제조 방법 Download PDF

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KR20170008198A
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세제 타카키
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샌디스크 테크놀로지스 엘엘씨
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Abstract

실시예는, 전기적 도전 콘택트 라인과 접촉하는 하단 부분으로부터 수직적으로 연장되는 반도체 재료의 기둥 - 전기적 도전 콘택트 라인은 수평 방향에서 기둥을 지나 옆으로 연장됨 -, 기둥의 측면 상의 게이트 절연 라이너 층, 기둥의 측면을 따라 연장되는 게이트 절연 층 상의 게이트 전극, 및 게이트 전극의 하단 부분과 전기적 도전 콘택트 라인의 상단 부분 사이의 공간을 충전하는 전기적 절연 반도체 산화물 재료의 영역을 포함하는, 트랜지스터 디바이스와 관련된다.

Description

게이트 하단 격리를 가진 트랜지스터 디바이스 및 그 제조 방법{TRANSISTOR DEVICE WITH GATE BOTTOM ISOLATION AND METHOD OF MAKING THEREOF}
[관련 출원들에 대한 상호 참조]
본 출원은 2014년 3월 25일자로 출원된 미국 출원 번호 제14/224,290호의 우선권을 주장하며, 그 내용이 전체적으로 본 명세서에 참조되어 포함된다.
[기술분야]
본 발명은 일반적으로 반도체 디바이스의 분야에 관한 것이고, 구체적으로는 수직 저항 랜덤 액세스 메모리(ReRAM) 디바이스들, 다른 삼차원 디바이스들, 및 그 제조 방법들에 관한 것이다.
비휘발성 메모리의 일 예는 낮은 또는 높은 저항 상태들로 설정될 수 있는 가변 저항 메모리 엘리먼트들을 이용하고, 초기 컨디션으로 실질적으로 리-셋될 때까지 그 상태에 머무를 수 있다. 가변 저항 메모리 엘리먼트들은 이차원 어레이에서 서로 교차하는 두 개의 직교하여 연장되는 도전체들(일반적으로 비트 라인과 워드 라인) 사이에 개별적으로 연결된다. 그러한 메모리 엘리먼트의 상태는 교차하는 도전체들에 배치되는 적절한 전압들에 의해 전형적으로 변화된다. 가변 저항 엘리먼트들 및 연관된 다이오드들의 어레이의 예가 미국 특허 출원 공개 번호 US 2009/0001344에서 주어진다.
일 실시예는 디바이스 내에 하나 이상의 트랜지스터들을 제조하는 방법과 관련된다. 이 방법은: a) 복수의 전기적 절연 라인들과 수평적으로 교호하는 복수의 전기적 도전 콘택트 라인들을 포함하는 베이스를 제공하는 단계 - 상기 복수의 전기적 절연 라인들은 상기 복수의 전기적 도전 콘택트 라인들 각각을 상기 복수의 전기적 도전 콘택트 라인들 중의 다른 것들로부터 절연시킴 -; b) 상기 복수의 전기적 도전 콘택트 라인들의 상단 면에 리세스들을 형성하는 단계; c) 상기 베이스의 상단 면에 반도체 재료의 적어도 하나의 층을 포함하는 층 스택을 형성하는 단계 - 상기 반도체 재료는 상기 리세스들 내로 연장되어 상기 리세스들을 충전함 -; d) 상기 복수의 전기적 절연 라인들을 노출시키고, 노출된 상기 복수의 전기적 절연 라인들을 오버레이하는, 상기 층 스택에 수평적으로 연장되는 제1 복수의 트랜치들을 형성하기 위해 상기 층 스택을 패터닝하는 단계; e) 전기적 절연 충전 재료로 상기 제1 복수의 트랜치들을 충전하는 단계; f) 상기 제1 복수의 트랜치들과 교차하는 방향으로 수평적으로 연장되는 제2 복수의 트랜치들을 형성하기 위해 상기 층 스택 및 상기 전기적 절연 충전 재료를 패터닝하는 단계 - 상기 제2 복수의 트랜치들 각각의 하단은 수평적으로 교호하는, 복수의 상위 절연 층들과 하나 이상의 상기 리세스들을 충전하는 복수의 상기 반도체 재료의 노출된 영역들을 포함함 -; 및 g) 하나 이상의 절연 산화물 영역들을 형성하기 위해 상기 하나 이상의 리세스들을 충전하는 상기 반도체 재료의 상기 하나 이상의 영역들을 산화시키는 단계를 포함한다.
다른 실시예는: 전기적 도전 콘택트 라인과 접촉하는 하단 부분으로부터 수직적으로 연장되는 반도체 재료의 기둥 - 상기 전기적 도전 콘택트 라인은 수평 방향에서 상기 기둥을 지나 옆으로 연장됨 -; 상기 기둥의 측면 상의 게이트 절연 라이너 층; 상기 기둥의 측면을 따라 연장되는 상기 게이트 절연 층 상의 게이트 전극; 및 상기 게이트 전극의 하단 부분과 상기 전기적 도전 콘택트 라인의 상단 부분 사이의 공간을 충전하는 전기적 절연 반도체 산화물 재료의 영역을 포함하는, 트랜지스터 디바이스와 관련된다.
다른 실시예는 복수의 트랜지스터들을 포함하는 디바이스와 관련된다. 어떤 실시예들에서, 이 디바이스는: 복수의 전기적 절연 라인들과 수평적으로 교호하는 복수의 전기적 도전 콘택트 라인들을 포함하는 베이스를 포함한다. 어떤 실시예들에서, 상기 복수의 전기적 절연 라인들은 상기 복수의 전기적 도전 콘택트 라인들 각각을 상기 복수의 전기적 도전 콘택트 라인들 중의 다른 것들로부터 절연시킨다. 어떤 실시예들에서, 상기 복수의 전기적 절연 라인들은 각각은 제2 전기적 절연 재료의 하위 층을 오버레이하는 제1 전기적 절연 재료의 상위 층을 포함한다. 어떤 실시예들에서, 상기 베이스는, 상기 복수의 전기적 도전 콘택트 라인들 각각을 오버레이하며 그 각각을 따라 제1 수평 방향으로 연장되는 각각의 리세스들을 포함하는 상단 면을 갖는다.
디바이스는 또한, 반도체 재료의 제1 복수의 기둥들을 포함할 수 있고, 각각의 상기 기둥은 상기 복수의 전기적 도전 콘택트 라인들 각각과 접촉하는 하단 부분으로부터 수직적으로 연장되고, 상기 복수의 전기적 도전 콘택트 라인들 각각을 오버레이하는 상기 복수의 리세스들 중 하나를 통해 상기 베이스의 상단 면 위에 수직으로 위치된 상단 부분까지 더 연장되고, 여기서 상기 각각의 전기적 도전 콘택트 라인의 일부와 각각의 상기 오버레이하는 리세스는 상기 제1 수평 방향을 따라 상기 기둥의 측면으로부터 연장된다. 디바이스는 또한, 상기 복수의 기둥들 각각의 측면을 따라 연장되고 게이트 절연 층에 의해 상기 기둥들로부터 전기적으로 절연되는 하나 이상의 게이트 전극을 포함할 수 있다. 디바이스는 또한, 상기 하나 이상의 게이트 전극들의 하단 부분들과 상기 복수의 전기적 도전 콘택트 라인들의 상단 부분들 사이의 공간들을 충전하는 게이트 하단 절연 영역들을 형성하기 위해, 상기 복수의 기둥들 각각의 측면으로부터 옆으로 연장되는 상기 리세스들의 적어도 일부들을 충전하는 반도체 산화물 재료를 포함할 수 있다.
도 1은 삼차원 ReRAM 메모리 디바이스의 사시도를 도시한다.
도 2a는 트랜지스터의 사시도를 도시한다.
도 2b는 도 2a의 라인 A-A를 통한 x-방향과 평행한 평면에서 도 2a의 트랜지스터의 측 단면도를 도시한다.
도 2c는 도 2b 및 도 3b에서 굵은 박스에 의해 지시된 도 2b 및 도 3b의 삽도 영역의 상세도를 도시한다.
도 3a는 도 2a 내지 도 2c에 도시된 타입의 여섯 개의 트랜지스터들을 포함하는 트랜지스터 디바이스의 사시도를 도시한다.
도 3b는 도 3a의 라인 A-A를 통한 x-방향과 평행한 평면에서 도 3a의 디바이스의 측 단면도를 도시한다.
도 3c는 도 3a의 라인 B-B를 통한 x-방향과 평행한 평면에서 도 3a의 디바이스의 측 단면도를 도시한다.
도 4a 내지 도 4j는 도 3a 및 도 3b에 도시된 디바이스를 제조하기 위한 공정의 사시도들을 도시한다.
도 5a는 도 4c에 도시된 구조체의 측 단면도이다.
도 5b는 도 4d에 도시되는 구조체의 측 단면도이다.
도 6a와 도 6b는 일 실시예의 NAND 스트링의 각각의 측 단면도와 상 단면도이다. 도 6a는 도 6b의 라인 Y-Y'를 따른 디바이스의 측 단면도인 반면에, 도 6b는 도 6a의 라인 X-X'을 따른 디바이스의 측 단면도이다.
도 7a와 도 7b는 각각 다른 실시예의 NAND 스트링의 측 단면도와 상 단면도이다. 도 7a는 도 7b의 라인 Y-Y'을 따른 디바이스의 측 단면도인 반면에, 도 7b는 도 7a의 라인 X-X'을 따른 디바이스의 측 단면도이다.
본 발명의 실시예들이 첨부 도면들을 참조하여 아래에 설명될 것이다. 다음의 설명은 본 발명의 예시적 실시예들을 설명하기 위해 의도되며, 본 발명을 제한하기 위해 의도되지 않는다는 것을 이해하여야 한다.
모놀리식 삼차원 메모리 어레이는 단일 기판, 예컨대 반도체 웨이퍼 위에, 개입 기판들 없이, 다중 메모리 레벨들이 형성되는 것이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 하부 레벨의 층들 상에 직접 피착되는 것을 의미한다. 그와 대조적으로, 이차원 어레이들은 개별적으로 형성될 수 있고, 그 후 비-모놀리식 메모리 디바이스를 형성하기 위해 함께 패키징될 수 있다. 예를 들어, 비-모놀리식 스택 메모리들은 "Three Dimensional Structure Memory"라는 제목의 Leedy의 미국 특허 번호 제5,915,167호에서와 같이, 메모리 레벨들을 개별 기판들에 형성하고, 메모리 레벨들을 서로의 위에 부착함으로써 구성되었다. 기판들은 접착되기 전에 메모리 레벨들로부터 제거될 수 있거나 박형화될 수 있지만, 메모리 레벨들이 개별 기판들 위에 처음 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 삼차원 메모리 어레이들이 아니다.
본 발명의 실시예들은, 예컨대 ReRAM 디바이스들의 어레이 또는 수직 NAND 스트링들과 같은, 모놀리식의, 메모리 디바이스들의 삼차원 어레이를 제공한다. 그러한 디바이스들의 메모리 셀들은 수직으로 배향될 수 있어서, 적어도 하나의 메모리 셀이 다른 메모리 셀 위에 위치되게 한다. 어레이는 실리콘 또는 다른 반도체 재료의 단위 면적당 메모리 셀들의 더 높은 밀도를 제공하기 위해, 디바이스들의 수직 스케일링을 허용한다.
도 1은, 그 내용이 전체적으로 본 명세서에 참조되어 포함되고 2012년 6월 14일자로 공개된 미국 특허 공개 제2012/0147648호에 기술된 타입의, 수직 배향 3D ReRAM 메모리 엘리먼트를 구현하기 위한 반도체 구조체의 일 예를 도시한다. ReRAM 디바이스는 처음 피착될 때 비-도전성인 비-휘발성 메모리 엘리먼트("NVM") 재료를 사용하도록 구성된다. 재료가 처음에 비-도전성이기 때문에, 워드 라인과 비트 라인의 교차점들에서 메모리 엘리먼트들을 서로 격리할 필요가 없다. 여러 메모리 엘리먼트들이 재료의 단일 연속 층에 의해 구현될 수 있으며, 이들은 도 1의 경우에는 z 방향에서 모든 평면들을 통해 위쪽으로 연장되고 y 방향에서 수직 비트 라인들의 대향 측면들을 따라 수직으로 배향된 NVM 재료의 스트라이프들이다. 도 1의 구조체의 주요 장점은 평면들의 그룹 내의 모든 워드 라인들과 그들 아래의 절연용의 스트라이프들이 단일 마스크를 사용하여 동시에 정의될 수 있고, 따라서 제조 공정을 대단히 간략화한다는 것이다.
도 1을 참조하면, 삼차원 어레이의 네 개의 평면들(예를 들어, z-방향에서 분리된 드라이브 레벨들)(2101, 2103, 2105, 2107)의 작은 부분이 도시된다. 모든 평면들은 동일한 수평 패턴의 도전성, 절연성, 및 NVM 재료들을 갖는다. 각각의 평면에서, 전기적 도전성(예를 들어, 금속) 워드 라인들(WLzy)은 x 방향으로 길어지게 되고, y 방향으로 이격된다. 각각의 평면은 그의 워드 라인들을 그 아래의 평면의, 또는 평면(101)의 경우에는, 그 아래의 기판 회로 컴포넌트들의, 워드 라인들로부터 격리하는 절연 재료(예를 들어, 유전체)의 층을 포함한다. 어떤 실시예들에서, 워드 라인들 WLzy는 고정된 값의 y에 대해, 메모리 디바이스를 넘어서 콘택트 영역(도시 생략)으로 연장될 수 있는 교호하는 층들의 스택을 형성한다.
수직 z 방향으로 긴 도전성(예를 들어, 금속) 로컬 비트 라인(LBL) "기둥들"의 집단이 각각의 평면을 통해 연장되고, x-y 평면들에서 규칙적인 어레이를 형성한다.
각각의 비트 라인 기둥은, 기판 내에 형성된 선택 디바이스들(Qxy)을 통해 기둥 간격과 동일한 피치로 y 방향에서 뻗는 하부 글로벌 비트 라인들(GBL)(예를 들어, 실리콘 기판에 위치됨)의 세트 중의 하나와 연결되고, 선택 디바이스들의 게이트들은 기판 내에 또한 형성되는, x 방향으로 긴 행 선택 라인들(SG)에 의해 구동된다. 선택 디바이스들(Qxy)은 예를 들어, 도 2a 내지 도 3c에 도시된 바와 같이, 본 명세서에서 상세히 설명되는 타입의 트랜지스터들일 수 있다. 도 1에는 도시되지 않았지만, 감지 증폭기들, 입력-출력(I/O) 회로, 제어 회로, 및 임의의 다른 필수 주변 회로가 또한 기판에 제조된다. 각각의 개별 로컬 비트 라인(LBL)에 대한 하나의 선택 디바이스(Q) 및 x 방향의 로컬 비트 라인 기둥들의 각각의 행에 대한 하나의 행 선택 라인(SG)이 있다.
NVM 재료의 각각의 수직 스트라이프는 모든 평면들에 수직으로 스택된 복수의 워드 라인들(WL)과 수직 로컬 비트 라인들(LBL) 사이에 샌드위치된다. 바람직하게, NVM 재료는 x 방향에서 로컬 비트 라인들(LBL) 사이에 존재한다. 메모리 저장 엘리먼트(M)는 워드 라인(WL)과 로컬 비트 라인(LBL)의 각각의 교차점에 위치된다. 메모리 저장 엘리먼트 재료를 위한 금속 산화물(예를 들어, 니켈 산화물 또는 구리 산화물)의 경우에, 교차하는 로컬 비트 라인(LBL)과 워드 라인(WL) 사이의 NVM 재료의 작은 영역은 교차하는 라인들에 인가되는 적절한 전압에 의해 더 도전적(세트) 상태와 덜 도전적(리세트) 상태 간에 제어 가능하게 교호된다.
도 2a 내지 도 2c를 참조하면, 어떤 실시예들에서, 선택 디바이스들(Q)은 각각 수직으로 배향된 트랜지스터(100)(예를 들어, 전계 효과 트랜지스터들)로서 형성될 수 있다. 어떤 실시예들에서, 트랜지스터(100)는 글로벌 비트 라인과 같은 제1 전기적 도전 콘택트 라인(102a)과 접촉하는 하단 부분(101a)으로부터 수직으로 연장되는(도 2a 내지 도 2c에 도시된 바와 같이, z-방향) 반도체 재료의 기둥(101)을 포함할 수 있다. 전기적 도전 콘택트 라인(102a)은 수평 방향에서(도 2a에 도시된 바와 같이, y-방향) 기둥을 지나 옆으로 연장된다.
어떤 실시예들에서, 복수의 전기적 도전 콘택트 라인(102a)은 금속, 예컨대 W, Mo, Cr, 또는 귀금속, 금속 질화물, 예컨대 WN, TiN, 또는 금속 실리사이드를 포함할 수 있다. 어떤 실시예들에서, 복수의 전기적 도전 콘택트 라인(102a)은 기둥(101)의 금속 부분과 하단 부분(101a) 사이에 배치되는 금속 실리사이드 콘택트 부분(도시 생략)을 포함할 수 있다.
어떤 실시예들에서, 복수의 전기적 도전 콘택트 라인(102a)은 전기적 절연 재료(130)(예를 들어, 실리콘 질화물(132)의 옵션적 상단 층을 갖는 실리콘 산화물(131)을 포함하는 유전체 재료)의 라인들 사이에 형성되는 트랜치 내에 위치될 수 있다.
옵션적으로, 배리어 금속 층(120)은 기둥(101)의 하단 부분(101a)과 전기적 도전 콘택트 라인(102a) 사이에 형성될 수 있다. 어떤 실시예들에서, 배리어 금속 층(120)은, 트랜지스터(100)의 제조 동안 수행되는 어닐링 또는 다른 열 공정들 동안, 전기적 도전 콘택트 라인(102a)과 기둥(101)의 하단 부분(101a) 사이에서의 재료들의 확산 및/또는 합성물 형성을 억제하는, 금속, 금속 질화물(예를 들어, WN, TiN), 또는 다른 적절한 재료의 얇은 층일 수 있다.
제1 게이트 절연 라이너 층(103a)이 기둥(101)의 제1 측면(예를 들어, 도 2a 내지도 2c에 도시된 바와 같이, 기둥(101)의 좌 측면) 상에 위치된다. 제1 게이트 전극(105a)은 제1 게이트 절연 라이너 층(103a) 상에 위치되고, 기둥(101)의 제1 측면을 따라(예를 들어, 도 2a에 도시된 바와 같이, x 방향으로) 연장된다. 어떤 실시예들에서, 제2 게이트 절연 라이너 층(103b)과 제2 게이트 전극(105b)은 기둥(101)의 다른 측면(예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 기둥(101)의 우 측면) 상에 위치될 수 있다.
어떤 실시예들에서, 제1 및/또는 제2 게이트 전극(105)은 도 1에 도시된 ReRAM 디바이스의 선택 게이트 라인들(SG) 중 하나를 포함할 수 있거나 또는 그것과 전기적으로 접촉할 수 있다. 어떤 실시예들에서, 하단 게이트 절연 라이너 층들(103c/103d)은 게이트 전극들(105a/105b) 아래에 형성될 수 있다.
다양한 실시예들에서 게이트 절연 라이너 층들(103)은 산화물 재료(예를 들어, 실리콘 산화물) 또는 질화물 재료(예를 들어, 실리콘 질화물)와 같은, 임의의 적절한 절연 재료로 제조될 수 있다.
어떤 실시예들에서, 게이트 전극들(105)은 예를 들어, 도핑된 반도체 재료(예를 들어, 도핑된 다결정질 실리콘) 또는 다른 전기적 도전성 재료(예를 들어, 금속, 금속 실리사이드, 금속 질화물, 또는 그들의 조합들)로 제조될 수 있다.
전기적 절연 반도체 산화물 재료(106a)(예를 들어, 실리콘 산화물)의 영역이 (기둥(101)의 좌 측면 상의) 게이트 전극(105a)의 하단 부분과 전기적 도전 콘택트 라인(102a)의 상단 부분 사이의 공간(107a)을 충전(예를 들어, 부분적으로, 실질적으로, 또는 완전히 충전)할 수 있다. 전기적 절연 반도체 산화물 재료(106b)의 다른 영역은 (기둥(101)의 우 측면 상의) 게이트 전극(105b)의 하단 부분과 전기적 도전 콘택트 라인(102a)의 상단 부분 사이의 공간(107b)을 충전할 수 있다. 어떤 실시예들에서, 하단 게이트 절연 층들(103c/103b)의 부분들은 게이트 전극들(105a/105b)의 하단과 반도체 산화물 재료(106a/106b)의 영역들의 상단들 사이에 샌드위치될 수 있어서 공간(107a/107b)을 충전한다.
어떤 실시예들에서, 전기적 절연 반도체 산화물 재료(106)는 게이트 전극(105)과 전기적 도전 콘택트 라인(102a) 사이의 전류 누설을 유리하게 감소시킬 수 있거나 제거할 수 있다.
도 2b 및 도 2c를 참조하면, 어떤 실시예들에서, 전기적 절연 반도체 산화물 재료(106)의 영역은 전기적 도전 콘택트 라인(102a) 위의 리세스(108)(도 2a에 도시된 공간들(107)을 정의함)를 실질적으로 충전한다. 리세스(108)의 모서리들은 전기적 절연 반도체 산화물 재료의 영역 아래에 배치된 산화되지 않은 반도체 재료 잔유물(109)을 포함할 수 있다. 예를 들어, 어떤 실시예들에서, 전기적 절연 반도체 산화물 재료(106)의 영역은 (기둥(101)이 도 2a의 라인 AA를 통한 횡단면의 평면 외부에 놓이는 것을 지시하기 위해 도 2b 및 도 2c서 고스트 이미지로서 도시된) 기둥(101)의 하단 부분(101a)으로부터 수평적으로(예를 들어, 도 2b 및 도 2c에 도시된 바와 같이 페이지의 안으로와 밖으로의 y 방향으로) 연장되는 반도체 재료의 산화된 부분(109)을 포함한다.
부가적으로 또는 대안적으로, 리세스(108)의 모서리들은 반도체 재료(101)의 기둥과 전기적 도전 콘택트 라인(102a) 사이에 배치된 옵션적 배리어 금속 층(120)의 산화된 부분들로부터의 산화된 금속 재료 잔유물(111)을 포함할 수 있다. 금속 재료 잔유물(111)은 예를 들어, 금속 산화물 또는 금속 산화질화물을 포함할 수 있다.
어떤 실시예들에서, 옵션적 배리어 금속 층(120)으로부터의 산화되지 않은 반도체 재료 잔유물(109) 및/또는 산화된 금속 재료 잔유물(111)이 도 4a 내지 도 4i를 참조하여 아래에 설명되는 타입의 제조 공정으로부터 초래된다. 절연성 또는 도전성 라이너(122)는 도 2b에 도시된 바와 같이, 각각의 콘택트 라인의 측면 또는 하단 면에 인접하여 위치될 수 있다.
어떤 실시예들에서, 기둥(101)은 트랜지스터 디바이스(100)의 채널(110c)을 포함하고, 전기적 도전 콘택트 라인(102a)은 트랜지스터의 소스 또는 드레인 콘택트 라인 중 하나를 포함한다. 전기적 도전 콘택트 라인(102a)은 다른 디바이스들과 연결 또는 통합될 수 있다. 예를 들어, 전기적 도전 콘택트 라인(102a)은 도 1에 도시된 글로벌 비트 라인들(GBL) 중 하나를 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다.
어떤 실시예들은 도 2a에 도시된 바와 같이, 트랜지스터(100)의 소스 또는 드레인 콘택트 라인 중 다른 하나를 포함하는 제2 전기적 도전 콘택트 라인(102b)을 포함한다. 제2 전기적 도전 콘택트 라인(102b)은 기둥(101)의 상단 부분(101b)과 전기적으로 접촉할 수 있다. 어떤 실시예들에서, 도전 콘택트 라인(102b)은 기둥(101)의 상단 부분(101b)의 상단 면 위에 형성된 절연 층(150)(예를 들어, 산화물, 또는 질화물 층)을 통해 연장될 수 있다. 예를 들어, 어떤 실시예들에서, 콘택트 라인(102b)의 일부가 절연 층(150)을 통해 연장되는 비아 홀을 충전할 수 있다.
전기적 도전 콘택트 라인(102b)은 또한 다른 디바이스들과 연결될 수 있거나 또는 통합될 수 있다. 어떤 실시예들에서, 제2 전기적 도전 콘택트 라인(102b)은 도 1에 도시된 ReRAM 디바이스의 로컬 비트 라인들(LBL) 중 하나를 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다.
어떤 실시예들에서, 기둥(101)은 (예를 들어, 기둥(101)의 상위 부분(101b)에 대응하는) 제2 도전 타입 반도체 재료의 소스 또는 드레인 층(110b)과 (예를 들어, 기둥(101)의 하위 부분(101a)에 대응하는) 제2 도전 타입 반도체 재료의 드레인 또는 소스 층(110a) 사이에 샌드위치되는 제1 도전 타입 반도체 재료의 채널 층(110c)을 포함한다.
도 2a 내지 도 2c에 도시된 예에서, 제1 도전 타입은 p 타입이며, 제2 도전 타입은 n 타입이다. 다른 실시예들에서, 제1 도전 타입은 n 타입이며, 제2 도전 타입은 p 타입이다. 어떤 실시예들에서, 기둥(101)의 반도체 재료는 다결정질 실리콘과 같은 다결정질 반도체 재료를 포함한다. 그러나, 다른 실시예들에서는 다른 타입들의 적절한 반도체 재료, 예를 들어, 비정질 또는 미세 결정질 실리콘, 화합물 반도체들(예를 들어, 카드뮴 셀레나이드 또는 갈륨 비소), 기타 등등이 이용될 수 있다.
도 3a 내지 도 3c를 참조하면, 디바이스(300)는 도 2a 내지 도 2c를 참조하여 위에서 설명된 타입의 복수의 트랜지스터들(100)을 포함한다. 2x3 어레이로 배치된 여섯 개의 트랜지스터들(100)이 도 3a에 도시되지만, 다양한 실시예들에서 임의의 적절한 개수 또는 배열이 이용될 수 있다. 예를 들어, 1, 2, 3개 또는 더 많은 트랜지스터들(100), 예컨대 1-10, 1-100, 1-1,000, 1-10,000, 1-100,000, 1-1,000,000, 1-1,000,000,000개의 트랜지스터들, 또는 상기의 범위들 중 임의의 것의 임의의 서브범위가 이용될 수 있다. 예를 들어, 어떤 실시예들에서, 도 3a에 도시된 구조체는 x 방향 및 y 방향 각각에서 일 회 이상 반복될 수 있다.
디바이스(300)는 복수의 전기적 절연 라인들(130a, 130b, 130c)과 수평적으로 교호하는 복수의 전기적 도전 콘택트 라인들(두 개의 라인들이 도시됨)(102, 102')을 포함하는 베이스(301)를 포함한다. 절연 라인들(130)은 복수의 전기적 도전 콘택트 라인들(102/102') 각각을 복수의 전기적 도전 콘택트 라인들 중의 다른 것들(102'/102)로부터 절연시킨다. 예를 들어, 도시된 바와 같이, 절연 라인(130b)은 도전 콘택트 라인(102)을 도전 콘택트 라인(102')으로부터 격리시킨다.
어떤 실시예들에서, 복수의 전기적 절연 라인들(130) 각각은 제2 전기적 절연 재료의 하위 층(131)을 오버레이하는 제1 전기적 절연 재료의 상위 층(132)을 포함한다. 예를 들어, 어떤 실시예들에서 하위 층(131)은 실리콘 산화물과 같은 산화물 재료를 포함하고, 상위 층(132)은 실리콘 질화물과 같은 질화물 재료를 포함한다.
베이스(301)는 전기적 도전 콘택트 라인들(102, 102')을 각각 오버레이하는 리세스들(302, 302')을 포함하는 상단 면(303)을 갖는다. 리세스들(302, 302')은 복수의 전기적 도전 콘택트 라인들(102, 102') 각각을 따라 제1 수평 방향(예를 들어, 도 3에 도시된 바와 같이, y-방향)으로 연장된다.
도시된 바와 같이, 디바이스(300)는 반도체 재료의 기둥들(101, 101')의 세 쌍들을 포함한다. 그러나, 다양한 실시예들에서 기둥들의 임의의 개수 또는 배열이 이용될 수 있다.
각각의 트랜지스터(100)는 기둥들(101/101') 각각을 포함한다. 도 3c에 상세화된 바와 같이, 각각의 기둥(101/101')은 복수의 전기적 도전 콘택트 라인들(102/102') 각각과 직접 또는 간접적으로(예를 들어, 배리어(120)를 통해) 전기적으로 접촉하는 하단 부분(101a)으로부터 수직적으로(도 3a 내지 도 3c에 도시된 바와 같이, z-방향으로) 연장된다. 기둥들(101, 101')은 복수의 전기적 도전 콘택트 라인들(102/102')을 오버레이하는 복수의 리세스들(302/ 302') 각각을 통해 베이스(301)의 상단 면(303) 위에 수직적으로 위치된 상단 부분(101b)까지 연장된다. 각각의 기둥(101/101')에 대해, 각각의 전기적 도전 콘택트 라인(102/102')의 일부와 각각의 오버레잉 리세스(302/302')는 제1 수평 방향을 따라(도 3a에 도시된 바와 같이, y-방향) 기둥의 측면으로부터 연장된다.
어떤 실시예들에서, 전기적 도전 콘택트 라인들(102, 102')은 도 1에 도시된 ReRAM 디바이스의 글로벌 비트 라인들(GBL) 중 하나를 포함할 수 있거나 또는 그것과 전기적으로 접촉할 수 있다. 예를 들어, 전기적 도전 콘택트 라인들(102, 102')은 글로벌 비트 라인들(GBL1, GBL2)을 각각 포함할 수 있거나 또는 그것과 전기적으로 접촉할 수 있다.
도 2a 내지 도 2c를 참조하여 상세히 논의한 바와 같이, 하나 이상의 (두 개로 도시된) 게이트 전극들(105)이 각각의 기둥들(101/101')의 측면들을 따라 연장되고, 게이트 절연 라이너 층(103)에 의해 기둥들(101)으로부터 전기적으로 격리된다.
도 2a 내지 도 2c를 참조하여 상세히 논의한 바와 같이, 복수의 기둥들(101/101') 각각은 제2 도전 타입 반도체 재료의 소스 또는 드레인 층(110a)과 제2 도전 타입 반도체 재료의 드레인 또는 소스 층(110b) 사이에 샌드위치된 제1 도전 타입 반도체 재료의 채널 층(110c)을 포함할 수 있다. 절연 재료(150)의 층은 각각의 기둥들(101/101')의 상단 면을 커버할 수 있다. 어떤 실시예들에서, 절연 재료는 실리콘 산화물과 같은 산화물 재료 또는 실리콘 질화물과 같은 질화물 재료를 포함할 수 있다. 어떤 실시예들에서, 질화물 층(150)은 제조 동안 반도체 재료의 하부의 기둥(101)을 유리하게 보호할 수 있다.
반도체 산화물 재료(106)는 적어도 하나 이상의 게이트 전극들(105)의 하단 부분들과 복수의 전기적 도전 콘택트 라인들(102/102')의 상단 부분들 사이의 공간(107a)을 충전하는 게이트 하단 절연 영역들을 형성하기 위해 각각의 기둥들(101)의 측면으로부터 옆으로 연장되는 리세스들(302/302')의 적어도 일부들을 충전한다. 앞서 논의한 바와 같이, 어떤 실시예들에서, 게이트 절연 라이너 층(103)의 일부들은 반도체 산화물 재료(106)의 상단 면과 게이트 전극(105)의 하단 면 사이에 샌드위치될 수 있다.
도 3b 및 도 3c에 상세히 도시된 바와 같이, 디바이스(300) 내의 각각의 트랜지스터(100)는 도 2b 및 도 2c에 도시된 것과 유사한 구조를 가진다. 전기적 절연 반도체 산화물 재료(106)(예를 들어, 실리콘 산화물)의 영역은 게이트 전극(105)의 하단 부분과 전기적 도전 콘택트 라인(102/102')의 상단 부분 사이의 공간(107)(리세스(108/302)에 의해 예를 들어, 레일 형상의 리세스들(302)의 일부(108)에 의해 정의됨)을 충전(예를 들어 부분적으로, 실질적으로, 또는 완전히 충전)한다. 어떤 실시예들에서, 전기적 절연 반도체 산화물 재료(106)는 게이트 전극들(105)과 전기적 도전 콘택트 라인(102/102') 사이의 전류 누설을 유리하게 감소시킬 수 있거나 제거할 수 있다.
도 2b 및 도 2c를 참조하여 상술한 바와 같이, 어떤 실시예들에서, 전기적 절연 반도체 산화물 재료(106)의 영역은 전기적 도전 콘택트 라인(102) 위의 (공간(107)을 정의하는) 리세스(108)를 실질적으로 충전한다. 리세스(108)의 모서리들은 전기적 절연 반도체 산화물 재료의 영역 아래에 배치된 산화되지 않은 반도체(예를 들어, 실리콘) 재료 잔유물(109)을 포함할 수 있다. 부가적으로 또는 대안적으로, 리세스(108)의 모서리들은 반도체 재료(101/101')의 기둥과 전기적 도전 콘택트 라인(102/102') 사이에 배치된 (도 2b에 도시된 바와 같은) 옵션적 배리어 금속 층(120)의 산화된 부분들로부터의 산화된 금속 재료 잔유물(111)(예를 들어, 티타늄 산화물 또는 산화질화물, 텅스텐 산화물 또는 산화질화물과 같은 금속 산화물, 기타 등등)을 포함할 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 기둥들은 세 개의 라인들(310a, 310b, 310c)을 형성하도록 배열되고, 그 각각은, 전기적 도전 콘택트 라인들(102/102')이 따라 연장되는 제1 수평 방향(도시된 바와 같이, y 방향)과 교차하는 제2 수평 방향(도시된 바와 같이, x 방향)을 따라 연장되는 수평 라인을 따라 배열된 한 쌍의 기둥들(101, 101')을 포함한다. 다른 실시예들에서, 기둥들(310)의 각각의 라인은 두 개 초과의 기둥들(101/101')을 포함할 수 있고, 기둥들(310)의 세 개의 라인보다 많거나 적는 것이 이용될 수 있다.
x-방향을 따라 연장되는 기둥들(101/101')의 라인들(310a, 310b, 310c) 각각에 대해, 기둥-간 전기적 절연 충전 재료(320)가 라인 내의 기둥들(101, 101')을 이격시키는 옆쪽 공간들을 충전한다. 따라서, x-방향을 따라 연장되는 충전 재료(320)와 기둥들(101/101')이 교호하여 구성되는 각각의 라인(310a, 310b, 310c)에 대해 벽 구조체가 형성된다. 어떤 실시예들에서, 기둥-간 전기적 절연 충전 재료(320)는 실리콘 산화물과 같은 산화물 재료, 또는 실리콘 질화물과 같은 질화물 재료를 포함할 수 있다.
x-방향을 따라 연장되는 기둥들(101)의 각각의 라인들(310a, 310b, 310c)에 대해, 한 쌍의 게이트 전극들(105)은 라인의 대향하는 측면들(도 3a에 도시된 바와 같이, 좌 측면 및 우 측면)을 따라 연장된다. 따라서, 공통 라인(310a, 310b 또는 310c)을 따라 배치되는 기둥들(101/101')을 포함하는 트랜지스터들(100)은 게이트 전극(105)의 공통 쌍을 공유할 것이다. 물론, 다른 실시예들에서는, 단일 게이트 전극(105)(또는 두 개 초과의 게이트 전극들)이 기둥들(101)의 각각의 라인(310)에 사용될 수 있다.
어떤 실시예들에서, 제1 및/또는 제2 게이트 전극들(105)은 도 1에 도시된 ReRAM 디바이스의 선택 게이트 라인(SG) 중 하나를 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다. 예를 들어, 라인들(310a, 310b, 310)을 접촉하는 게이트 전극들의 쌍들은 각각 선택 게이트 라인들(SG1, SG1, SG3)을 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다.
어떤 실시예들에서, 베이스(301)의 상위 절연 층(132)과 각각의 기둥들(101)의 상단 면을 커버하는 절연 재료(150)의 층은 동일한 재료, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 어떤 실시예들에서, 베이스(301)의 하위 절연 층(131)과 기둥-간 전기적 절연 충전 재료(320)는 동일한 재료, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 3a에 도시된 바와 같이, 기둥들(101/101')은 긴 전기적 도전 콘택트 라인들(102, 102')(y-방향)과 평행한 방향을 따라 연장되는 기둥들의 두 개의 라인들(311, 311')을 또한 형성한다. 각각의 라인(311, 311') 내의 기둥들(101/101')은 전기적 도전 콘택트 라인들(102, 102')과 공통적으로 전기적으로 접촉할 수 있다.
어떤 실시예들에서, 트랜지스터들(100)의 일부 또는 전부는 대응하는 기둥들(101/101')의 상단 부분(101a)과 전기적으로 접촉하는 소스 또는 드레인 콘택트 라인(102b)을 포함할 수 있다. 명료성을 위해, 단지 하나의 콘택트 라인(102b)이 도시되지만, 임의의 개수의 콘택트 라인들(102b), 예를 들어, 디바이스(300) 내의 트랜지스터(100) 당 하나가 이용될 수 있다.
어떤 실시예들에서, 도전 콘택트 라인(102b)은 기둥(101)의 상단 부분(101b)의 상단 면 위에 형성되는 절연 층(150)(예를 들어, 산화물 또는 질화물 층)을 통해 연장될 수 있다. 예를 들어, 어떤 실시예들에서, 콘택트 라인(102b)의 일부가 절연 층(150)을 통해 연장되는 비아 홀을 충전할 수 있다.
어떤 실시예들에서, 제2 전기적 도전 콘택트 라인(102b)은 도 1에 도시된 ReRAM 디바이스의 로컬 비트 라인들(LBL) 중 하나를 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다. 예를 들어, 도 3a에 도시된 디바이스(300) 내의 여섯 개의 트랜지스터들(100) 각각 중 하나는 도 1에 도시된 ReRAM 디바이스의 로컬 비트 라인 LBL11, LBL12, LBL13, LBL21, LBL22, 및 LBL23 중 하나와 각각 접촉할 수 있다.
도 4a 내지 도 4i는 디바이스(300) 내의 트랜지스터들(100)과 같은, 하나 이상의 트랜지스터들을 제조하는 방법을 도시한다.
도 4a를 참조하면, 제1 단계는 복수의(예를 들어, 도시된 바와 같이, 두 개, 또는 임의의 다른 적절한 개수의) 전기적 절연 라인들(130a, 130b, 130c)과 수평적으로 교호하는 복수의(예를 들어, 도시된 바와 같이, 세 개, 또는 임의의 다른 적절한 개수의) 전기적 도전 콘택트 라인들(102, 102')을 포함하는 베이스(301)를 제공하는 것을 포함한다. 복수의 전기적 절연 라인들(130a, 130b, 130c)은 복수의 전기적 도전 콘택트 라인들(102/102') 각각을 상기 복수의 전기적 도전 콘택트 라인들 중의 다른 것들(102'/102)로부터 절연시킨다. 예를 들어, 도시된 바와 같이, 절연 라인(130b)은 도전 콘택트 라인(102)을 도전 콘택트 라인(102')으로부터 절연시킨다.
베이스(301)는 예를 들어, 다마신 공정들 또는 에치 백 기법들을 포함한 임의의 적절한 기술들을 이용하여 형성될 수 있다. 어떤 실시예들에서, 전기적 도전 콘택트 라인(102a)은 베이스(301) 내의 리세스들 내에 형성된 W, Mo, Cr, 귀금속, 금속 질화물, 또는 금속 실리사이드를 포함할 수 있다.
원한다면, 리세스들은 라이너(122)로 라이닝될 수 있다. 대안적으로, 도전 콘택트 라인들(102)이 우선 형성될 수 있고, 그 후에 그 라인들 사이의 공간들을 절연 라인들로 충전한다.
어떤 실시예들에서, 복수의 전기적 절연 라인들(130) 각각은 제2 전기적 절연 재료의 하위 층(131)을 오버레이하는 제1 전기적 절연 재료의 상위 층(132)을 포함한다. 예를 들어, 어떤 실시예들에서 하위 층(131)은 실리콘 산화물과 같은 산화물 재료를 포함하고, 상위 층은 실리콘 질화물과 같은 질화물 재료를 포함한다.
도 4b을 참조하면, 다른 단계는 복수의 전기적 도전 콘택트 라인들(102, 102')의 상단 면에 리세스들(302, 302')을 형성하는 것을 포함한다. 예를 들어, 리세스들은 예를 들어, 습식 또는 건식 에칭을 포함한, 임의의 적절한 기술을 이용하여, 전기적 도전 콘택트 라인들(102, 102')의 상단 부분들로부터 재료를 선택적으로 제거함으로써 형성될 수 있다. 어떤 실시예들에서, 전기적 절연 라인들(130a, 130b, 및 130c)의 상단 층(132)은 마스크 또는 에치 스톱으로서 기능하여 하부의 하위 층(131)으로부터의 재료의 제거를 방지한다. 예를 들어, 상위 층(132)은, 실리콘 산화물(예를 들어, SiO2)과 같은, 더 낮은 내에칭성 산화물 재료로 형성된 하위 층(131)을 보호하는 실리콘 질화물과 같은 질화물 재료의 상대적으로 얇은 마스킹 층일 수 있다.
도 4c 및 도 5a를 참조하면, 다음 단계는 베이스(301)의 상단 면(303) 상에 반도체 재료의 적어도 하나의 층(110)을 포함하는 층 스택(401)을 형성하는 것이고, 여기서 층(110)으로부터의 반도체 재료는 리세스들(302) 내로 연장되어 충전한다. 도 5a는 x 방향을 따른 도 4c의 단면도이다.
도시된 바와 같이, 층 스택(401)은 제2 도전 타입 반도체의 소스 또는 드레인 층(110b)과 제2 도전 타입 반도체 재료의 드레인 또는 소스 층(110a) 사이에 샌드위치되는 제1 도전 타입 반도체 재료의 채널 층(110c)을 포함한다. 도 4a 내지 도 4i에 도시된 예에서, 제1 도전 타입은 p 타입이며, 제2 도전 타입은 n 타입이다. 다른 실시예들에서, 제1 도전 타입은 n 타입이며, 제2 도전 타입은 p 타입이다. 어떤 실시예들에서, 반도체 재료는 다결정질 실리콘과 같은 다결정질 반도체 재료를 포함한다. 그러나, 다른 실시예들에서는 다른 타입들의 적절한 반도체 재료, 예를 들어, 비정질 또는 미세 결정질 실리콘, 화합물 반도체들(예를 들어, 카드뮴 셀레나이드 또는 갈륨 비소), 기타 등등이 이용될 수 있다.
어떤 실시예들에서, 층 스택(401)은 반도체 재료(110)의 적어도 하나의 층 (예를 들어, 반도체 층들(110a, 110b, 110c)의 샌드위치)을 오버레이하는 전기적 절연 재료(150)의 층을 포함할 수 있다. 어떤 실시예들에서, 절연 재료(150)는 실리콘 산화물과 같은 산화물 재료 또는 실리콘 질화물과 같은 질화물 재료를 포함할 수 있다. 예를 들어, 어떤 실시예들에서, 절연 층(150)은 공정 중의 후속의 단계들(예를 들어, 에치 단계들) 동안 하부의 반도체 재료 층들(110a, 110b, 110c)을 유리하게 보호할 수 있는 질화물 층일 수 있다.
어떤 실시예들에서, 층 스택은 도 5a 및 도 5b에 도시된 바와 같이, 복수의 전기적 도전 콘택트 라인들(102/102')과 적어도 하나의 반도체 층(110)의 하단 면 사이에 배치된 옵션적 배리어 금속 층(120)을 포함한다. 어떤 실시예들에서, 배리어층(120)은 예를 들어, 도 4i를 참조하여 아래에 상세히 기술되는 게이트 하단부 산화물 형성 단계 동안, 복수의 전기적 도전 콘택트 라인들(120/120')과 적어도 하나의 반도체 층(110) 사이의 화합물 형성을 억제하도록 구성된다.
다양한 실시예들에서, 층 스택(401)은 스퍼터링, 피착(화학 기상 증착, 물리 기상 증착, 플라스마 증강 화학 기상 증착, 기타 등등)을 포함한, 임의의 적절한 기술을 이용하여 형성될 수 있다.
도 4d 및 도 5b를 참조하면, 다음 단계는 복수의 전기적 절연 라인들(130a, 130b, 130c)을 노출시키고, 노출된 복수의 전기적 절연 라인들(130a, 130b, 130c)을 오버레이하는, 층 스택(401)에 수평적으로 연장되는 제1 복수의 트랜치들(420a, 420b, 420c)을 형성하기 위해 층 스택(401)을 패터닝하는 것을 포함한다. 도 5b는 y 방향에서 도 4d의 단면도이다. 도시된 바와 같이, 트랜치들(420a, 420b, 420c)은 y 방향으로 연장된다.
다양한 실시예들에서, 층 스택(401) 내의 트랜치들(420a, 420b, 420c)을 형성하는 단계는 임의의 적절한 패터닝 기술을 포함할 수 있다. 예를 들어, 패터닝된 마스크(예를 들어, 하드 마스크 및/또는 포토레지스트)는 제거하고자 하는 하부 구조체의 부분들만을 노광시키는 포토리소그래피와 에칭을 이용하여 형성될 수 있다. 그 후 층 스택(401)의 노광된 부분들을 제거하기 위해 에칭 공정이 이용될 수 있다. 그 후 나머지 층 스택(401)의 상단 면을 노출시키기 위해, 예를 들어, 화학기계적 연마 공정(또는 하드마스크의 에칭 또는 포토레지스트의 애싱)을 이용하여 마스크가 제거될 수 있다.
어떤 실시예들에서, 베이스(301)는 층 스택(401)의 부분들을 제거하는 공정 동안 에치 스톱으로서 작용할 수 있어서, 베이스(301)의 상단 면(303)이 트랜치들(420a, 420b, 420c)의 플로어를 형성하도록 한다. 예를 들어, 어떤 실시예들에서, 상위 층(132)은 트랜치들(420a, 420b, 420c)을 형성하기 위해 층 스택(401)의 제거 부분들에 대해 사용되는 에칭 공정에 저항력이 있는 재료(예를 들어, 실리콘 질화물)를 포함할 수 있다.
도 4e을 참조하면, 다음 단계는 전기적 절연 충전 재료(320)로 제1 복수의 트랜치들(420a, 420b, 420c)을 충전하는 것을 포함한다. 어떤 실시예들에서, 절연 충전 재료(320)는 실리콘 산화물과 같은 산화물 재료 또는 실리콘 질화물과 같은 질화물 재료를 포함할 수 있다. 어떤 실시예들에서, 층 스택(401)의 상단 및 충전 재료(320)는 (예를 들어, 화학기계적 연마 또는 어떤 다른 적절한 기술을 이용하여) 평탄화될 수 있다.
도 4f를 참조하면, 다음 단계는 제1 복수의 트랜치들(420a-420c)과 교차하는 방향에서 수평적으로 연장되는 제2 복수의 트랜치들(420d-420g)을 형성하기 위해 층 스택(401) 및 전기적 절연 충전 재료(320)를 패터닝하는 것을 포함한다. 도시된 바와 같이, 트랜치들(420d-420g)은 x-방향을 따라 연장된다. 제2 복수의 트랜치들(420d-420g)의 각각의 하단은 수평적으로 교호하는, 베이스(301)의 상위 절연 층(132)과 리세스들(302, 302')을 충전하는 복수의 반도체 재료(110a)의 노출된 영역들을 포함한다.
이 패터닝 단계는 (예를 들어, 소스, 드레인, 및 채널 부분들(110b, 110a, 110c)을 포함하는) 반도체 재료(110)의 복수의 기둥들(101/101')을 결과적으로 제공할 수 있다. 각각의 기둥(101/101')은 복수의 전기적 도전 콘택트 라인들(102/102') 각각으로부터 수직적으로 (도시된 바와 같이, z-방향으로) 연장된다. 따라서, 각각의 복수의 기둥들(101/101') 각각은 대응하는 트랜지스터(100)에 대한 채널 영역(110c)을 포함할 수 있다.
다양한 실시예들에서, 층 스택(401)에 트랜치들(420d-420g)을 형성하는 단계는 임의의 적절한 패터닝 기술을 포함할 수 있다. 예를 들어, 패터닝된 마스크(예를 들어, 하드 마스크 및/또는 포토레지스트)는 제거하고자 하는 하부 구조체의 부분들만을 노광시키는 포토리소그래피와 에칭을 이용하여 형성될 수 있다. 그 후 층 스택(401) 및 충전 재료(320)의 노광된 부분들을 제거하기 위해 에칭 공정이 이용될 수 있다. 그 후 나머지 층 스택(401) 및 충전 재료(320)의 상단을 노출시키기 위해, 예를 들어, 화학기계적 연마 공정(또는 하드마스크의 에칭 또는 포토레지스트의 애싱)을 이용하여 마스크가 제거될 수 있다.
어떤 실시예들에서, 베이스(301)는 층 스택(401) 및 충전 재료(320)의 일부들을 제거하는 공정 동안 에치 스톱으로서 작용할 수 있어서, 베이스(301)의 상단 면(303)이 트랜치들(420d-420g)의 부분들을 형성하도록 한다. 예를 들어, 어떤 실시예들에서, 상위 층(132)은 트랜치들(420d-420g)을 형성하기 위해 층 스택(401) 및 충전 재료(320)의 제거 부분들에 대해 사용되는 에칭 공정에 저항력이 있는 재료(예를 들어, 실리콘 질화물)를 포함할 수 있다.
도 4g를 참조하면, 옵션적 단계에서, 산화 블로커 라이너 층(460)이 x 방향으로 연장되는 트랜치들(420d-420g)의 측면들 상에 형성될 수 있다. 예를 들어, 산화 블로커 라이너 층(460)은, 베이스(301), 층 스택(401)의 나머지 부분들, 및 충전 재료(320)의 노출된 표면들 위에 등각의 층을 형성하고, 그 후 트랜치들(420d-420g)의 측면들 상에 형성된 수직 부분들 외의 모든 부분들을 제거하기 위해 등각의 층을 에치 백함으로써(예를 들어, 측벽 스페이서 에치) 제조될 수 있다. 산화 블로커 라이너 층(460)은 아래에 기술되는 산화 단계 동안 베이스 층(301)의 상단 면(303) 위에 수직적으로 연장되는 반도체 재료(110)의 부분들의 산화를 방지하는 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 어떤 실시예들에서, 산화 블로커 라이너 층(460)은 실리콘 질화물을 포함한다.
도 4h를 참조하면, 다음 단계는 하나 이상의 절연 산화물 영역들(106)을 형성하기 위해 기둥들(101/101') 사이의 리세스들(302, 302')의 일부들(108)을 충전하는 반도체 재료(110)의 영역들을 산화시키는 것을 포함한다. 예를 들어, 어떤 실시예들에서, 산화는 산소의 존재 하에 도 4f 또는 도 4g에 도시된 구조체를 어닐링함으로써 달성될 수 있다. 배리어 금속 층(120)이 이용되는 실시예들에서, 배리어 금속 층(120)의 노출된 부분들(예를 들어, 트랜치들(420d-420g)의 플로어들을 따라 위치됨)이 또한, 산화된 금속(예를 들어, 금속 산화물) 영역들(111)을 형성하기 위해 산화될 것이다.
어떤 실시예들에서, 산화 공정은 공정을 지시하는 재료의 잔유물을 형성할 것이다. 예를 들어, 도 2c 및 도 3c를 참조하여 위에서 상세히 논의한 바와 같이, 잔유물은 복수의 리세스들(108)의 모서리들에 형성될 수 있으며, 여기서 잔유물은 복수의 리세스들(108)로 연장되는 반도체 재료 층(110)의 부분들로부터의 산화되지 않은 반도체 재료(109), 및 배리어 금속 층(120)으로부터의 산화된 금속 재료 잔유물(111)(예를 들어, 금속 산화물 및/또는 금속 산화질화물) 중 하나 또는 둘 다를 포함한다(도 5a 및 도 5b에 도시된 바와 같이).
도 4i를 참조하면, 다음 단계는 x 방향으로 연장되는 제2 복수의 트랜치들(402d-402g) 각각의 측면들 및 하단에 전기적 절연 재료의 게이트 절연 라이너 층(103)을 형성하는 것을 포함한다. 게이트 절연 라이너 층(103)은 예를 들어, 피착될 수 있거나 또는 산화에 의해 형성될 수 있다. 산화 블로커 라이너 층(460)이 이용되는 실시예들에서, 산화 블로커 라이너 층(460)은 게이트 절연 라이너 층(103)을 형성하기 전에 (예를 들어, 에칭에 의해) 제거될 수 있다. 게이트 절연 라이너 층(103)은 산화물(예를 들어, 실리콘 산화물) 또는 질화물(예를 들어, 실리콘 질화물)과 같은, 임의의 적절한 절연 재료를 포함할 수 있다.
어떤 실시예들은 기둥들(101/101')의 상단 면과 기둥들(101/101') 사이에 배치된 충전 재료(320)를 노출시키기 위해 게이트 절연 라이너 층(103)의 일부들을 (예를 들어, 에칭 또는 평탄화 공정을 통해) 제거하는 것을 포함한다.
도 4j를 참조하면, 다음 단계는 x 방향으로 연장되는 복수의 트랜치들(402d-402g)에 복수의 전기적 도전 게이트 전극들(105)을 형성하는 것을 포함한다. 결과적인 구조체는 도 3a에 도시된 디바이스(300)에 대응한다. 도 3a 내지 도 3c를 참조하여 위에서 상세히 설명한 바와 같이, 절연 산화물 영역들(106)은, 전기적으로 도전 게이트 전극들(105)의 하단 부분들과 전기적 도전 콘택트 라인들(102/102') 사이의 전류 누설을 감소시키거나 방지하는 게이트 하단 절연체들로서 작용한다.
도 3a 내지 도 3c를 참조하여 상세히 논의한 바와 같이, 어떤 실시예들에서, 베이스(301)의 상위 절연 층(132)과, 기둥들(101) 각각의 상단 면을 커버하는 절연 재료(150)의 층은 동일한 타입의 재료, 예를 들어, 실리콘 질화물과 같은 질화물로 형성될 수 있다. 어떤 실시예들에서, 베이스(301)의 하위 절연 층(131)과 기둥-간 전기적 절연 충전 재료(320)는 동일한 타입의 재료, 예를 들어, 실리콘 산화물과 같은 산화물로 형성될 수 있다.
어떤 실시예들에서, 방법은 대응하는 기둥(101/101')의 상단 부분과 전기적으로 접촉하는 소스 또는 드레인 콘택트 라인(102b)을 형성하는 것을 포함하는 상단 콘택트 형성 단계를 더 포함할 수 있다. 명료성을 위해, 단지 하나의 콘택트 라인(102b)이 도시되지만, 임의의 개수의 콘택트 라인들(102b), 예를 들어, 디바이스(300) 내의 트랜지스터(100) 당 하나가 이용될 수 있다.
어떤 실시예들은 트랜지스터의 소스 또는 드레인 콘택트 라인의 다른 하나를 포함하는 제2 전기적 도전 콘택트 라인(102b)을 포함한다. 제2 전기적 도전 콘택트 라인(102b)은 기둥의 상단 부분(101b)과 전기적으로 접촉할 수 있다. 어떤 실시예들에서, 도전 콘택트 라인(102b)의 부분은 기둥(101)의 상단 부분(101b)의 상단 면 위에 형성되는 절연 층(150)(예를 들어, 산화물 또는 질화물 층)에 형성된 비아 홀을 충전할 수 있다.
어떤 실시예들은 삼차원 솔리드 스테이트 메모리 디바이스를 형성하는 것을 포함하고, 여기서 기둥들(101)에서의 트랜지스터들(100)(예를 들어, 전계 효과 트랜지스터들) 각각은 삼차원 솔리드 스테이트 메모리 디바이스에 대한 메모리 셀 선택 게이트를 포함한다. 예를 들어, 앞서 논의한 바와 같이, 삼차원 솔리드 스테이트 메모리 디바이스는 삼차원 ReRAM 메모리 디바이스를 포함할 수 있다. 어떤 실시예들에서, 도 1에 도시된 ReRAM 메모리 셀들은 도 4j에 도시된 디바이스 위에 모놀리식적으로 형성될 수 있다. 각각의 트랜지스터(100)에 대한 소스(110b) 및/또는 소스 콘택트 라인(102b)은 도 1의 디바이스의 로컬 비트 라인 LBL과 전기적으로 연결되어, 각각의 트랜지스터(100)가 ReRAM 메모리 셀들에 대한 선택 트랜지스터로서 기능하게 한다.
마찬가지로, 다른 실시예들에서, 도 6a 내지 도 7b에 기재된 NAND 메모리 셀들이, 도 6a 및 도 6b에 도시되고 아래에 상세히 설명되는 전기적 연결들을 가지고, 도 4j에 도시된 디바이스 위에 모놀리식적으로 형성될 수 있음으로써, 각각의 트랜지스터(100)가 모놀리식 삼차원 NAND 메모리 디바이스 내의 수직 NAND 메모리 셀들에 대한 하단 선택 트랜지스터로서 기능하게 된다. 예를 들어, 트랜지스터(100)는 NAND 스트링에 대한 소스 측 선택 트랜지스터로서 작용한다. 수직 NAND 스트링의 하단이 스트링의 드레인 측이고 트랜지스터(100)가 NAND 스트링에 대해 드레인 측 선택 트랜지스터로서 작용한다면, 트랜지스터(100)의 소스 및 드레인 영역(110b, 110a)과 소스 및 드레인 라인(102b, 102a)은 역전될 수 있다.
도 6a 내지 도 7b를 참조하면, 어떤 실시예들에서, 모놀리식 삼차원 NAND 스트링(1180)은 도 6a 및 도 7a에 도시된 바와 같이, 베이스 층(1100)의 주표면(1100a)과 실질적으로 수직적으로 연장되는 적어도 하나의 단부를 갖는 반도체 채널(1)을 포함한다. 예를 들어, 반도체 채널(1)은 기둥 형상을 가질 수 있고, NAND 메모리 셀 영역 내의 전체 기둥-형상 반도체 채널은 도 6a 및 도 7a에 도시된 바와 같이, 베이스 층(1100)의 주표면(1100a)과 실질적으로 수직으로 연장된다. 이러한 실시예들에서, 디바이스의 소스/드레인 전극들은 도 6a 및 도 7a에 도시된 바와 같이, 반도체 채널(1) 위에 형성되는 상위 전극(1202)(예를 들어, 드레인 전극 또는 콘택트 라인)을 포함할 수 있다. 명료성을 위해, 채널의 상단의 드레인 선택 트랜지스터는 도시되지 않는다. 아래로부터 반도체 채널(1)의 연결 부분에 바디 콘택트를 제공하기 위해 베이스 층(1100)에 옵션적 바디 콘택트 전극(1102)이 배치될 수 있다. NAND 스트링(1180)의 선택 게이트 또는 액세스 트랜지스터들은 예를 들어, 도 2a 내지 도 3c를 참조하여 위에서 설명된 타입의 트랜지스터(100)일 수 있다.
각각의 트랜지스터(100)에 대한 상단 소스 또는 드레인 콘택트 라인(102b)은 NAND 스트링의 메모리 셀 부분(직접적으로 또는 바디 콘택트 전극(1102)을 통해)의 반도체 채널(1)과 전기적으로 접촉할 수 있다. 대안적으로 트랜지스터(100)의 상단의 라인(102)이 생략될 수 있고, 기둥의 상단 부분의 소스 영역(110b) 또는 채널(110c)은 NAND 스트링의 메모리 셀 부분의 반도체 채널(1)과 직접적으로 전기적으로 접촉할 수 있다.
각각의 트랜지스터(100)에 대한 게이트 전극(105)은 NAND 스트링(1180) 아래에 예를 들어, 베이스 층(1100)에 형성될 수 있다. 게이트 전극들(105)은 트랜지스터(100)의 반도체 기둥(101)의 소스, 드레인, 및 채널 영역들(110a, 110b, 110c)로부터 게이트 전극들(105)을 전기적으로 절연하는 게이트 격리 층(예를 들어, 도 2a 내지 도 3c에 도시된 바와 같은 층(103))을 포함할 수 있다. 게이트 전극들(105)은 NAND 스트링(1180)의 선택 게이트 전극, 예를 들어, 도 6a 및 도 7a에서 페이지의 안으로와 밖으로의 방향에서 연장되는 도전성 레일들(도시 생략)을 포함할 수 있거나 그것과 전기적으로 접촉할 수 있다.
트랜지스터의 채널(110c)은 베이스 층(1100)을 통해 하단의 도핑된 소스 또는 드레인 영역(110a)까지 아래로 수직적으로 연장된다. 어떤 실시예들에서, 베이스 층(1100)은 하단의 도핑된 소스 또는 드레인 영역(110a) 아래에 형성된 도전 재료(예를 들어, 금속, 금속 실리케이트, 또는 금속 질화물)로 형성된 소스 또는 드레인 콘택트 라인(102a)을 포함할 수 있다. 하단 콘택트 라인(102a)은 (예를 들어, 도 4j에 도시된 바와 같은) 베이스(301/1100)에 형성될 수 있다.
앞서 논의한 바와 같이, 어떤 실시예들에서, (도 2a 내지 도 3c에 도시된 바와 같은) 전기적 절연 반도체 산화물 재료(106)는 게이트 전극들(105)과 하단의 전기적 도전 콘택트 라인(102a) 사이의 전류 누설을 유리하게 감소시킬 수 있거나 제거할 수 있다.
본 개시 내용의 관점에서 본 기술 분야의 통상의 기술자에게 명백할 바와 같이, 어떤 실시예들에서, NAND 스트링들(1180)의 어레이는 도 4j에 도시된 트랜지스터들(100)의 어레이 위에 모놀리식적으로 형성될 수 있고, 각각의 트랜지스터(100)는 각각의 NAND 스트링(1180)에 대한 선택 게이트 또는 액세스 트랜지스터로서 기능한다.
어떤 실시예들에서, 반도체 채널(1)은 도 7a 및 도 7b에 도시된 바와 같이, 충전된 피처일 수 있다. 어떤 다른 실시예들에서, 반도체 채널(1)은 도 6a 및 도 6b에 도시된 바와 같이, 예를 들어, 절연 충전 재료(2)로 충전되는 속이 빈 실린더일 수 있거나 속이 비어있을 수 있다. 이러한 실시예들에서, 절연 충전 재료(2)는 반도체 채널(1)에 의해 둘러싸이는 속이 빈 부분을 충전하도록 형성될 수 있다.
베이스 층(1100)은 예를 들어, 본 기술 분야에 알려진 임의의 반도체 기판(500), 예컨대 단결정질 실리콘, IV-IV족 화합물들, 예컨대 실리콘-게르마늄 또는 실리콘-게르마늄-탄소, III-V족 화합물들, II-VI족 화합물들, 그러한 기판들의 위의 에피택셜 층들, 또는 임의의 다른 반도체 또는 비-반도체 재료, 예컨대 실리콘 산화물, 유리, 플라스틱, 금속, 또는 세라믹 기판을 포함할 수 있다. 베이스 층(1100)은 (예를 들어, 도 6a 및 도 7a에 도시된 바와 같은) 선택 트랜지스터들(100) 및/또는 메모리 디바이스에 대한 구동 회로들과 같은, 그 위에 제조된 집적 회로들을 포함할 수 있다.
임의의 적절한 반도체 재료들 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 III-V, II-VI 또는 도전성 또는 반도체 산화물들과 같은 다른 화합물 반도체 재료들, 또는 기타 등등의 재료들이 반도체 채널(1)에 이용될 수 있다. 반도체 재료는 비정질, 다결정질, 또는 단결정일 수 있다. 반도체 채널 재료는 임의의 적절한 피착 방법들에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 반도체 채널 재료는 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD)에 의해 피착된다. 어떤 다른 실시예들에서, 반도체 채널 재료는 처음에 성막한 비정질 반도체 재료를 재결정화 함으로써 형성되는 재결정화된 다결정질 반도체 재료일 수 있다.
절연 충전 재료(2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k 절연 재료들과 같은 임의의 전기적 절연 재료를 포함할 수 있다.
모놀리식 삼차원 NAND 스트링은 도 6a 및 도 6b에 도시된 바와 같은, 복수의 제어 게이트 전극들(3)을 더 포함한다. 제어 게이트 전극들(3)은 베이스 층(1100)의 주표면(1100a)과 실질적으로 평행하게 연장되는 스트라이프 형상을 갖는 부분을 포함할 수 있다. 복수의 제어 게이트 전극들(3)은 제1 디바이스 레벨(예를 들어, 디바이스 레벨 A)에 위치된 제1 게이트 전극(3a)과, 디바이스 레벨 A 아래의 베이스 층의 주표면 위에 위치된 제2 디바이스 레벨(예를 들어, 디바이스 레벨 B)에 위치된 제2 제어 게이트 전극(3b)을 적어도 포함한다. 제어 게이트 재료는 본 기술 분야에 알려진 임의의 하나 이상의 적절한 도전성 또는 반도체 제어 게이트 재료, 예컨대 도핑된 폴리실리콘, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 티타늄 질화물 또는 그들의 합금들을 포함할 수 있다. 예를 들어, 어떤 실시예들에서는, 용이한 가공을 허용하기 위해 폴리실리콘이 바람직하다.
블로킹 유전체(7)가, 제어 게이트(들)(3)에 인접하여 위치되고, 그것에 의해 둘러싸일 수 있다. 블로킹 유전체(7)는 복수의 제어 게이트 전극들(3) 각각과 접촉하여 위치된 복수의 블로킹 유전체 세그먼트들을 포함할 수 있고, 예를 들어, 디바이스 레벨 A에 위치된 제1 유전체 세그먼트(7a)와 디바이스 레벨 B에 위치된 제2 유전체 세그먼트(7b)는 도 6a 내지 도 7b에 도시된 바와 같이, 제어 전극들(3a, 3b)과 접촉한다. 대안적으로, 블로킹 유전체(7)는 연속적일 수 있다(도시 생략).
모놀리식 삼차원 NAND 스트링은 또한 복수의 개별 전하 저장 세그먼트들(9)을 포함할 수 있고, 그 세그먼트들 각각은 블로킹 유전체 세그먼트들(7)과 채널(1) 사이에 위치된다. 마찬가지로, 복수의 개별 전하 저장 세그먼트들(9)은 디바이스 레벨 A에 위치된 제1 개별 전하 저장 세그먼트(9a)와 디바이스 레벨 B에 위치된 제2 개별 전하 저장 세그먼트(9b)를 적어도 포함한다. 대안적으로, 전하 저장 세그먼트(들)(9)는 연속적일 수 있다(도시 생략). 즉, 전하 저장 세그먼트들은 연속적 전하 저장 층 내에 로컬화된 영역들을 포함할 수 있다.
모놀리식 삼차원 NAND 스트링의 터널 유전체(11)는 복수의 개별 전하 저장 세그먼트들(9) 각각과 반도체 채널(1) 사이에 위치된다. 터널 유전체(11)는 복수의 블로킹 유전체 세그먼트들(11) 또는 유전체 재료의 연속적 층을 포함할 수 있다.
블로킹 유전체(7)와 터널 유전체(11)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 하이-k 절연 재료들과 같은, 임의의 하나 이상의 동일한 또는 상이한 전기적 절연 재료들 중에서 독립적으로 선택될 수 있다.
전하 저장 세그먼트(들)(9)는 개별적 또는 연속적 도전성(예를 들어, 티타늄, 백금, 루테늄, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 지르코늄 질화물과 같은 금속 또는 금속 합금, 또는 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 그들의 조합과 같은 금속 실리사이드) 또는 반도체(예를 들어, 폴리실리콘) 플로팅 게이트, 도전성 나노 입자들, 또는 개별적 또는 연속적 전하 저장 유전체(예를 들어, 실리콘 질화물 또는 다른 유전체) 피처를 포함할 수 있다. 예를 들어, 어떤 실시예들에서, 개별 전하 저장 세그먼트들(9)은 개별 전하 저장 유전체 피처들이며, 그 각각은 각각의 조개-형상 블로킹 유전체 세그먼트(7)에 위치된 질화물 피처를 포함하고, 여기서 실리콘 산화물 블로킹 유전체 세그먼트(7), 질화물 피처(9), 및 실리콘 산화물 터널 유전체(11)는 NAND 스트링의 산화물-질화물-산화물 개별 전하 저장 구조체들을 형성한다. 대안적으로, 폴리실리콘 플로팅 게이트가 이용될 수 있다.
다양한 실시예들에서, NAND 디바이스는 2013년 5월 29일자로 발행된 미국 특허 번호 8,187,936과, 2013년 12월 19일자로 출원된 미국 특허 출원 번호 14/133,979와, 2013년 12월 20일자로 출원된 미국 특허 출원 번호 14/136,103에 기재되는 어떤 특징들 중 임의의 것을 포함할 수 있으며, 그 모두의 내용이 전체적으로 본 명세서에 참조되어 포함된다.
전술한 내용이 특정적인 바람직한 실시예들을 참조하지만, 본 발명은 그렇게 한정되지 않는다는 것을 이해할 것이다. 본 기술 분야의 통상의 기술자는 개시된 실시예들에 다양한 변형들이 형성될 수 있고, 그러한 변형들은 본 발명의 범위 내에 있을 것임을 이해할 것이다. 본 명세서에 인용된 모든 공보들, 특허 출원들, 및 특허들 모두의 내용이 전체적으로 본 명세서에 참조되어 포함된다.

Claims (48)

  1. 디바이스 내에 하나 이상의 트랜지스터들을 제조하는 방법으로서,
    a) 복수의 전기적 절연 라인들과 수평적으로 교호하는 복수의 전기적 도전 콘택트 라인들을 포함하는 베이스를 제공하는 단계 - 상기 복수의 전기적 절연 라인들은 상기 복수의 전기적 도전 콘택트 라인들 각각을 상기 복수의 전기적 도전 콘택트 라인들 중의 다른 것들로부터 절연시킴 -;
    b) 상기 복수의 전기적 도전 콘택트 라인들의 상단 면에 리세스들을 형성하는 단계;
    c) 상기 베이스의 상단 면에 반도체 재료의 적어도 하나의 층을 포함하는 층 스택을 형성하는 단계 - 상기 반도체 재료는 상기 리세스들 내로 연장되어 상기 리세스들을 충전함 -;
    d) 상기 복수의 전기적 절연 라인들을 노출시키고, 노출된 상기 복수의 전기적 절연 라인들을 오버레이하는, 상기 층 스택에 수평적으로 연장되는 제1 복수의 트랜치들을 형성하기 위해 상기 층 스택을 패터닝하는 단계;
    e) 전기적 절연 충전 재료로 상기 제1 복수의 트랜치들을 충전하는 단계;
    f) 상기 제1 복수의 트랜치들과 교차하는 방향으로 수평적으로 연장되는 제2 복수의 트랜치들을 형성하기 위해 상기 층 스택 및 상기 전기적 절연 충전 재료를 패터닝하는 단계 - 상기 제2 복수의 트랜치들 각각의 하단은 수평적으로 교호하는, 복수의 상위 절연 층들과 하나 이상의 상기 리세스들을 충전하는 복수의 상기 반도체 재료의 노출된 영역들을 포함함 -; 및
    g) 하나 이상의 절연 산화물 영역들을 형성하기 위해 상기 하나 이상의 리세스들을 충전하는 상기 반도체 재료의 상기 하나 이상의 영역들을 산화시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 복수의 전기적 절연 라인들 각각은 제2 전기적 절연 재료의 하위 층을 오버레이하는 제1 전기적 절연 재료의 상위 층을 포함하고;
    상기 층 스택은 상기 반도체 재료의 적어도 하나의 층을 오버레이하는 제3 전기적 절연 재료의 층을 포함하고;
    상기 전기적 절연 충전 재료는 제4 전기적 절연 재료를 포함하는, 방법.
  3. 제2항에 있어서,
    h) 상기 제2 복수의 트랜치들 각각의 측면들 및 하단에 전기적 절연 재료의 게이트 절연 라이너 층을 피착하는 단계;
    i) 상기 제2 복수의 트랜치들에 복수의 전기적 도전 게이트 전극들을 형성하는 단계를 포함하고, 상기 복수의 전기적 도전 게이트 전극들 각각의 하단 부분은 상기 복수의 절연 산화물 영역들에 의해 상기 복수의 전기적 도전 콘택트 라인들 각각으로부터 분리되고 전기적으로 절연되는, 방법.
  4. 제3항에 있어서, 단계 (d)는 상기 층 스택을 에칭하는 단계를 포함하고, 상기 베이스는 에치 스톱으로서 작용하는, 방법.
  5. 제4항에 있어서, 반도체 재료의 적어도 하나의 층은, 제2 도전 타입 반도체 재료의 상위 층과 제2 도전 타입 반도체 재료의 하위 층 사이에 샌드위치되는 제1 도전 타입 반도체 재료의 중간 층을 포함하는, 방법.
  6. 제5항에 있어서, 상기 제1 도전 타입은 n 타입이고, 상기 제2 도전 타입은 p 타입인, 방법.
  7. 제5항에 있어서, 상기 제1 도전 타입은 p 타입이고, 상기 제2 도전 타입은 n 타입인, 방법.
  8. 제5항에 있어서, 상기 반도체 재료는 다결정질 실리콘을 포함하는, 방법.
  9. 제5항에 있어서, 단계 (f)는 상기 복수의 전기적 도전 콘택트 라인들 각각으로부터 수직적으로 각각 연장되는 반도체 재료의 복수의 기둥들을 형성하는 단계를 포함하고, 상기 복수의 기둥들 각각은 상기 하나 이상의 트랜지스터들 중 하나에 대한 채널 영역을 포함하는, 방법.
  10. 제9항에 있어서,
    상기 층 스택은 상기 복수의 전기적 도전 콘택트 라인들과 상기 적어도 하나의 반도체 층의 하단이면 사이에 배치된 배리어 금속 층을 포함하고, 상기 배리어 층은 단계 (g) 동안 상기 복수의 전기적 도전 콘택트 라인들과 상기 적어도 하나의 반도체 층 사이에 합성물 형성을 억제하도록 구성되는, 방법.
  11. 제10항에 있어서, 단계 (g)는 상기 복수의 리세스들의 모서리들에 잔유물을 형성하는 단계를 포함하고, 상기 잔유물은:
    상기 복수의 리세스들로 연장되는 상기 적어도 하나의 반도체 층의 부분들로부터의 산화되지 않은 반도체 재료; 및
    상기 배리어 금속 층으로부터의 산화된 금속 재료 잔유물
    중 하나 또는 둘 다를 포함하는, 방법.
  12. 제11항에 있어서, 상기 산화된 금속 재료 잔유물은 금속 산화물 또는 금속 산화질화물을 포함하는, 방법.
  13. 제10항에 있어서, 상기 제1 절연 재료와 상기 제3 절연 재료는 실리콘 질화물을 포함하고, 상기 제2 절연 재료와 상기 제4 절연 재료는 실리콘 산화물을 포함하는, 방법.
  14. 제10항에 있어서,
    상기 복수의 기둥들은 제1 수평 방향을 따라 연장되는 기둥들의 라인들과, 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되는 기둥들의 라인들을 갖는 기둥들의 어레이를 포함하고;
    상기 제1 수평 방향을 따라 연장되는 상기 기둥들의 라인들 각각은 상기 복수의 전기적 도전 콘택트 라인들 각각과 공통적으로 전기적으로 접촉되고:
    상기 제2 수평 방향을 따라 연장되는 상기 기둥들의 라인들 각각은 상기 복수의 게이트 전극들 각각과 공통적으로 전기적으로 접촉되는, 방법.
  15. 제3항에 있어서, 상기 디바이스는 솔리드 스테이트 메모리 디바이스 메모리 디바이스를 포함하고, 상기 트랜지스터들 각각은 상기 메모리 디바이스의 선택 트랜지스터를 포함하는, 방법.
  16. 제15항에 있어서, 상기 솔리드 스테이트 메모리 디바이스는 삼차원 메모리 디바이스를 포함하는, 방법.
  17. 제15항에 있어서, 상기 삼차원 메모리 디바이스는 3D ReRAM 디바이스 또는 수직 NAND 디바이스를 포함하는, 방법.
  18. 제1항에 있어서, 상기 하나 이상의 전기적 도전 콘택트 라인들은 W, Mo, Cr, 귀금속, 또는 금속 실리사이드 중 적어도 하나를 포함하는, 방법.
  19. 트랜지스터 디바이스로서,
    전기적 도전 콘택트 라인과 접촉하는 하단 부분으로부터 수직적으로 연장되는 반도체 재료의 기둥 - 상기 전기적 도전 콘택트 라인은 수평 방향에서 상기 기둥을 지나 옆으로 연장됨 -;
    상기 기둥의 측면 상의 게이트 절연 라이너 층;
    상기 기둥의 측면을 따라 연장되는 상기 게이트 절연 층 상의 게이트 전극; 및
    상기 게이트 전극의 하단 부분과 상기 전기적 도전 콘택트 라인의 상단 부분 사이의 공간을 충전하는 전기적 절연 반도체 산화물 재료의 영역을 포함하는, 디바이스.
  20. 제19항에 있어서, 상기 전기적 절연 반도체 산화물 재료의 영역은 상기 전기적 도전 콘택트 라인 위의 리세스를 실질적으로 충전하고, 상기 리세스의 모서리들은:
    상기 전기적 절연 반도체 산화물 재료의 영역 아래에 배치된 산화되지 않은 반도체 재료 잔유물; 및
    상기 반도체 재료의 기둥과 상기 전기적 도전 콘택트 라인 사이에 배치된 산화된 배리어 금속 층으로부터의 산화된 금속 재료 잔유물
    중 하나 또는 둘 다를 포함하는, 디바이스.
  21. 제20항에 있어서, 상기 기둥은 상기 트랜지스터 디바이스의 채널을 포함하는, 디바이스.
  22. 제21항에 있어서,
    상기 전기적 도전 콘택트 라인은 상기 트랜지스터의 소스 또는 드레인 콘택트 라인의 하나를 포함하는, 디바이스.
  23. 제22항에 있어서,
    상기 기둥의 상단 부분과 전기적으로 접촉하는 상기 트랜지스터의 소스 또는 드레인 콘택트 라인의 다른 하나를 더 포함하는, 디바이스.
  24. 제22항에 있어서,
    상기 기둥은 제2 도전 타입 반도체 재료의 소스 또는 드레인 층과 상기 제2 도전 타입 반도체 재료의 드레인 또는 소스 층 사이에 샌드위치되는 제1 도전 타입 반도체 재료의 채널 층을 포함하는, 디바이스.
  25. 제24항에 있어서, 상기 제1 도전 타입은 n 타입이며, 상기 제2 도전 타입은 p 타입인, 디바이스.
  26. 제24항에 있어서, 상기 제1 도전 타입은 p 타입이고, 상기 제2 도전 타입은 n 타입인, 디바이스.
  27. 제22항에 있어서, 상기 반도체 재료는 다결정질 실리콘을 포함하는, 디바이스.
  28. 제22항에 있어서, 상기 전기적 절연 반도체 산화물 재료의 영역은 상기 기둥의 하단 부분으로부터 수평으로 연장되는 반도체 재료의 산화된 부분을 포함하는, 디바이스.
  29. 복수의 트랜지스터들을 포함하는 디바이스로서,
    복수의 전기적 절연 라인들과 수평적으로 교호하는 복수의 전기적 도전 콘택트 라인들을 포함하는 베이스
    - 상기 복수의 전기적 절연 라인들은 상기 복수의 전기적 도전 콘택트 라인들 각각을 상기 복수의 전기적 도전 콘택트 라인들 중의 다른 것들로부터 절연시키고,
    상기 복수의 전기적 절연 라인들은 각각은 제2 전기적 절연 재료의 하위 층을 오버레이하는 제1 전기적 절연 재료의 상위 층을 포함하고,
    상기 베이스는, 상기 복수의 전기적 도전 콘택트 라인들 각각을 오버레이하며 그 각각을 따라 제1 수평 방향으로 연장되는 각각의 리세스들을 포함하는 상단 면을 가짐 -;
    반도체 재료의 제1 복수의 기둥들 - 각각의 상기 기둥은 상기 복수의 전기적 도전 콘택트 라인들 각각과 접촉하는 하단 부분으로부터 수직적으로 연장되고, 상기 복수의 전기적 도전 콘택트 라인들 각각을 오버레이하는 상기 복수의 리세스들 중 하나를 통해 상기 베이스의 상단 면 위에 수직으로 위치된 상단 부분까지 더 연장되고, 상기 각각의 전기적 도전 콘택트 라인의 일부와 각각의 상기 오버레이하는 리세스는 상기 제1 수평 방향을 따라 상기 기둥의 측면으로부터 연장됨 -;
    상기 복수의 기둥들 각각의 측면을 따라 연장되고 게이트 절연 층에 의해 상기 기둥들로부터 전기적으로 절연되는 하나 이상의 게이트 전극; 및
    상기 하나 이상의 게이트 전극들의 하단 부분들과 상기 복수의 전기적 도전 콘택트 라인들의 상단 부분들 사이의 공간들을 충전하는 게이트 하단 절연 영역들을 형성하기 위해, 상기 복수의 기둥들 각각의 측면으로부터 옆으로 연장되는 상기 리세스들의 적어도 일부들을 충전하는 반도체 산화물 재료를 포함하는, 디바이스.
  30. 제29항에 있어서, 상기 복수의 기둥들 각각의 상단 상에 제3 절연 재료의 층을 더 포함하는, 디바이스.
  31. 제30항에 있어서,
    상기 복수의 기둥들은 상기 제1 수평 방향과 교차하는 제2 수평 방향을 따라 연장되는 수평 라인을 따라 배열되는 기둥들의 제1 라인을 포함하고;
    상기 제2 수평 방향을 따라 연장되는 벽 구조체를 형성하기 위해 기둥들의 상기 제1 라인 내의 기둥들을 분리하는 옆쪽 공간들을 충전하는 제4 절연 재료를 더 포함하는, 디바이스.
  32. 제31항에 있어서, 상기 하나 이상의 게이트 전극들 중 제1 게이트 전극은 상기 복수의 기둥들 중 제1 기둥의 제1 측면을 따라 연장되고, 상기 하나 이상의 게이트 전극들 중 제2 게이트 전극은 상기 제1 측면에 대향하는 상기 제1 기둥의 제2 측면을 따라 연장되는, 디바이스.
  33. 제31항에 있어서,
    상기 복수의 기둥들은 상기 제1 수평 방향을 따라 연장되는 수평 라인을 따라 배열되는 기둥들의 제2 라인을 포함하고;
    상기 제2 라인 내의 기둥들 각각은 상기 복수의 전기적 도전 콘택트 라인들 중 공통 라인과 전기적으로 접촉되는, 디바이스.
  34. 제29항에 있어서, 반도체 산화물 재료는 상기 기둥의 하단 부분으로부터 수평으로 연장되는 반도체 재료의 산화된 부분을 포함하는, 디바이스.
  35. 제34항에 있어서, 상기 복수의 기둥들 각각은 각각의 트랜지스터의 채널, 소스, 및 드레인을 포함하는, 디바이스.
  36. 제29항에 있어서, 상기 복수의 전기적 도전 콘택트 라인들 각각은 하나 이상의 트랜지스터들의 소스 콘택트 라인 또는 드레인 콘택트 라인 중 하나를 포함하는, 디바이스.
  37. 제36항에 있어서, 상기 복수의 기둥들 각각의 상단 부분과 전기적으로 접촉하는 트랜지스터 소스 또는 드레인 콘택트 라인을 더 포함하는, 디바이스.
  38. 제37항에 있어서, 상기 복수의 기둥들 각각은 제2 도전 타입 반도체 재료의 소스 또는 드레인 층과 상기 제2 도전 타입 반도체 재료의 드레인 또는 소스 층 사이에 샌드위치되는 제1 도전 타입 반도체 재료의 채널 층을 포함하는, 디바이스.
  39. 제38항에 있어서, 상기 제1 도전 타입은 n 타입이며, 상기 제2 도전 타입은 p 타입인, 디바이스.
  40. 제38항에 있어서, 상기 제1 도전 타입은 p 타입이고, 상기 제2 도전 타입은 n 타입인, 디바이스.
  41. 제37항에 있어서, 상기 반도체 재료는 다결정질 실리콘을 포함하는, 디바이스.
  42. 제31항에 있어서, 상기 제1 절연 재료와 상기 제3 절연 재료는 실리콘 질화물을 포함하고, 상기 제2 절연 재료와 상기 제4 절연 재료는 실리콘 산화물을 포함하는, 디바이스.
  43. 제31항에 있어서, 상기 디바이스는 솔리드 스테이트 메모리 디바이스 메모리 디바이스를 포함하고, 상기 트랜지스터들 각각은 상기 메모리 디바이스의 선택 트랜지스터를 포함하는, 디바이스.
  44. 제43항에 있어서, 상기 솔리드 스테이트 메모리 디바이스는 삼차원 메모리 디바이스를 포함하는, 디바이스.
  45. 제43항에 있어서, 상기 삼차원 메모리 디바이스는 3D ReRAM 디바이스 또는 수직 NAND 디바이스를 포함하는, 디바이스.
  46. 제43항에 있어서, 상기 복수의 전기적 도전 콘택트 라인들은 W, Mo, Cr, 귀금속, 또는 금속 실리사이드 중 적어도 하나를 포함하는, 디바이스.
  47. 제29항에 있어서, 상기 복수의 리세스들 각각의 모서리들은:
    상기 전기적 절연 반도체 산화물 재료의 영역으로부터의 산화되지 않은 반도체 재료 잔유물; 및
    상기 복수의 기둥들 각각과 상기 복수의 전기적 도전 콘택트 라인들 각각 사이에 배치된 산화된 배리어 금속 층으로부터의 산화된 금속 재료 잔유물
    중 하나 또는 둘 다를 포함하는, 디바이스.
  48. 제47항에 있어서, 상기 산화된 금속 재료 잔유물은 금속 산화물 또는 금속 산화질화물을 포함하는, 디바이스.
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