KR102476354B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102476354B1
KR102476354B1 KR1020180046983A KR20180046983A KR102476354B1 KR 102476354 B1 KR102476354 B1 KR 102476354B1 KR 1020180046983 A KR1020180046983 A KR 1020180046983A KR 20180046983 A KR20180046983 A KR 20180046983A KR 102476354 B1 KR102476354 B1 KR 102476354B1
Authority
KR
South Korea
Prior art keywords
layer
trench
forming
pattern
base
Prior art date
Application number
KR1020180046983A
Other languages
English (en)
Other versions
KR20190123170A (ko
Inventor
임근원
이명근
백석천
박경진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180046983A priority Critical patent/KR102476354B1/ko
Priority to US16/164,347 priority patent/US10818547B2/en
Priority to CN201910130971.0A priority patent/CN110391174B/zh
Publication of KR20190123170A publication Critical patent/KR20190123170A/ko
Priority to US17/061,549 priority patent/US11495495B2/en
Application granted granted Critical
Publication of KR102476354B1 publication Critical patent/KR102476354B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

본 발명은 기판 상에 베이스층을 형성하는 단계와, 상기 베이스층 상에 적어도 하나의 물질층을 형성하여 구조체층을 형성하는 단계와, 상기 베이스층 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층의 표면보다 아래로 리세스된 리세스부를 갖는 베이스 패턴을 형성하는 단계를 포함한다. 상기 베이스층은 폴리실리콘층이고, 상기 구조체층은 제1 물질층 및 상기 제1 물질층에 대해 식각 선택비를 갖는 제2 물질층이 교대로 적층된 적층 구조체층이다.

Description

반도체 소자의 제조 방법{Manufacturing method of a semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 복수개의 트랜치들을 갖는 구조체 패턴을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 제조시에 기판 상에 하나의 물질층 또는 복수개의 물질층들을 형성한 후, 상술한 물질층이나 물질층들을 패터닝함으로써 다양한 형태나 크기의 구조체 패턴을 형성할 수 있다. 구조체 패턴 내에는 다양한 모양이나 크기의 트랜치들이 형성되어 구조체 패턴들을 물리적으로 또는 전기적으로 분리할 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는 복수개의 트랜치들을 포함하는 구조체 패턴을 신뢰성 있게 형성할 수 있는 반도체 소자의 제조하는 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한반도체 소자의 제조 방법은 기판 상에 베이스층을 형성하는 단계와, 상기 베이스층 상에 적어도 하나의 물질층을 형성하여 구조체층을 형성하는 단계와, 상기 베이스층 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층의 표면보다 아래로 리세스된 리세스부를 갖는 베이스 패턴을 형성하는 단계를 포함하되, 상기 베이스층은 폴리실리콘층이고, 상기 구조체층은 제1 물질층 및 상기 제1 물질층에 대해 식각 선택비를 갖는 제2 물질층이 교대로 적층된 적층 구조체층이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 베이스층을 형성하는 단계와, 상기 베이스층 상에 적어도 하나의 물질층을 형성하여 구조체층을 형성하는 단계와, 상기 베이스층 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층의 표면보다 아래로 리세스된 리세스부를 갖는 베이스 패턴을 형성하는 단계를 포함하되, 상기 베이스층은 폴리실리콘층이고, 상기 구조체층은 적어도 하나의 절연층을 포함하는 절연 구조체층이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 하부 배선층을 포함하는 하부 배선 구조물 상에 베이스층을 형성하는 단계와, 상기 베이스층 상에 적어도 하나의 절연층을 포함하는 구조체층을 형성하는 단계와, 상기 하부 배선 구조물 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층을 관통하는 관통부를 갖는 베이스 패턴을 형성하는 단계와, 상기 관통부를 통해 상기 하부 배선층과 연결된 콘택 플러그와 상기 제1 트랜치에 매립되고 상기 콘택 플러그와 연결되는 상부 배선층을 포함하는 상부 배선 구조물을 형성하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 기판 상에 베이스층을 형성하는 단계와, 상기 베이스층 상에 상기 기판에 수직한 제3 방향으로 층간 절연층과 희생층을 교대로 적층하여 구조체층을 형성하는 단계와, 상기 구조체층 내에 채널홀 내에 상기 제3 방향으로 채널 구조물을 형성하는 단계와, 상기 층간 절연층, 희생층 및 베이스층의 일측에 상기 기판 상부에서 상기 제3 방향과 수직한 제1 방향으로 연장된 제1 트랜치, 및 상기 기판 상부에서 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층을 관통하는 관통부를 갖는 베이스 패턴을 형성하는 단계와, 상기 구조체 패턴 내의 상기 희생층을 제거하여 갭을 형성하는 단계와, 상기 구조체 패턴 내의 상기 갭 내에 워드 라인을 형성하는 단계를 포함한다.
상기 반도체 소자의 제조 방법은 상기 기판 상에 하부 배선층을 포함하는 주변 회로 구조물을 형성하는 단계를 더 포함하고, 상기 주변 회로 구조물 상에 상기 제1 트랜치에 대응하는 제1 주변 트랜치, 상기 제2 트랜치에 대응하는 제2 주변 트랜치 및 상기 관통부에 대응하는 주변 관통부를 동시에 형성하고, 상기 주변 관통부를 통해 상기 하부 배선층과 연결된 콘택 플러그와, 상기 제1 주변 트랜치에 매립되고 상기 콘택 플러그와 연결되어 상기 제1 방향 또는 제2 방향으로 연장되는 상부 배선층을 동시에 형성한다.
본 발명의 반도체 소자의 제조 방법은 제1 방향(X 방향)으로 연장된 제1 트랜치 및 제1 방향과 수직한 제2 방향(Y 방향)으로 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 교차부에 리세스부 또는 관통부를 갖는 베이스 패턴을 동시에 형성할 수 있다.
아울러서, 본 발명의 반도체 소자의 제조 방법은 한번의 공정으로 베이스 패턴에 형성된 관통부를 통해 하부 배선층과 연결되는 콘택 플러그 및 상부 배선층을 신뢰성 있게 형성할 수 있다.
도 1a 내지 도 3c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 도면들이다.
도 4a 내지 도 7b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 도면들이다.
도 8은 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 레이아웃도이다.
도 9는 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 10은 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 일 실시예의 평면도이다.
도 11a는 도 10의 I-I'에 따라 절단한 단면도이다.
도 11b 및 도 11c는 도 10의 II-II'에 따라 절단한 단면도들이다.
도 12 내지 도 15b는 도 10, 도 11a 및 도 11b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16은 도 14a 및 도 14b의 트랜치 및 주변 트랜치의 레이아웃도이고, 도 17은 도 16의 일부분(EL)의 확대도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
상세한 설명에서 제1, 제2 등이 편의상 다양한 소자, 구성 요소 및/또는 섹션들(또는 영역들)을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들(또는 영역들)은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 아울러서, 상세한 설명에서 제1, 제2 등의 구성 요소는 설명의 편의를 위하여 나누어 설명하는 것이어서 청구범위의 제1 및 제2 등의 구성 요소에 바로 대응되지 않을 수 있다.
도 1a 내지 도 3c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 도면들이다.
구체적으로, 도 1a, 도 2a, 및 도 3a는 반도체 소자의 제조 방법을 설명하기 위한 사시도이고, 도 1b, 도 2b 및 도 3b는 각각 도 1a, 도 2a 및 도 3a의 I-I', II-II'및 III"-III'에 따른 단면도이고, 도 3c는 도 3a의 상부 평면도이다.
도 1 내지 도 3b에서, 베이스층(10, base layer) 상면에 실질적으로 수직한 방향을 Z 방향(제3 방향), 베이스층(10) 상면에 평행하면서 서로 교차하는 두 방향을 각각 X 방향(제1 방향) 및 Y 방향(제2 방향)으로 정의할 수 있다. X 방향 및 Y 방향은 실질적으로 서로 수직하게 교차할 수 있다.
도 1a 및 도 1b를 참조하면, 반도체 소자의 제조 방법은 기판(미도시) 상에 베이스층(10)을 형성하는 것을 포함한다. 베이스층(10)은 폴리실리콘층일 수 있다. 베이스층(10) 상에 구조체층(STS1, structure layer)을 형성한다. 구조체층(STS1)은 적어도 하나의 물질층(12a, 12b, 14a, 14b)을 형성하여 마련될 수 있다. 구조체층(STS1)은 X-Y 평면 상에서 Z 방향으로 적어도 하나의 물질층(12a, 12b, 14a, 14b)을 형성하여 마련될 수 있다.
예컨대, 구조체층(STS1)은 제1 물질층(12a, 14a), 및 제1 물질층(12a, 14a)에 대해 식각 선택비를 갖는 제2 물질층(12b, 14b)이 교대로 적층된 적층 구조체층일 수 있다. 구조체층(STS1)은 산화층 및 질화층이 교대로 적층된 적층 구조체층일 수 있다. 구조체층(STS1)은 절연 구조체층일 수 있다. 구조체층(STS1)을 절연 구조체층으로 구성하는 것은 후의 실시예에서 보다더 자세하게 설명한다.
도 2a 및 도 2b를 참조하면, 구조체층(STS1)의 최상부 물질층(14b) 상에 마스크 패턴(16a, 16b)을 형성한다. 마스크 패턴(16a, 16b)은 하드 마스크 패턴이나 포토레지스트 패턴일 수 있다. 마스크 패턴(16a, 16b)은 사진식각공정을 이용하여 형성할 수 있다.
마스크 패턴(16a)은 X 방향으로 연장되게 형성될 수 있다. 마스크 패턴(16b)은 X 방향으로 서로 분리된 복수개의 패턴들일 수 있다. 마스크 패턴(16a) 및 마스크 패턴(16b)은 서로 Y 방향으로 떨어져 있을 수 있다.
도 3a 내지 도 3c를 참조하면, 마스크 패턴(도 2a 및 도 2b의 16a 및 16b)을 이용하여 구조체층(STS1)을 식각하여 구조체 패턴(STSP1, STSP2)을 형성함과 아울러 베이스 패턴(10a)을 형성한다. 구조체 패턴(STSP1, STSP2) 및 베이스 패턴(10a)은 구조체층(STS1) 및 베이스층(도 2a 및 도 2b의 10)을 패터닝하여 형성할 수 있다.
구조체 패턴(STSP1, STSP2)은 베이스층(도 2a 및 도 2b의 10) 상에서 X 방향으로 연장된 제1 트랜치(TRE1, first trench) 및 X 방향과 수직한 Y 방향으로 제1 트랜치(TRE1)와 연통되는 교차부(CRS1, cross portion)를 갖는 제2 트랜치(TRE2, second trench)를 가질 수 있다.
베이스 패턴(10a, base pattern)은 교차부(CRS1)에 베이스층(도 2a 및 도 2b의 10)의 표면보다 아래로 리세스된 리세스부(RES1, recess portion)를 가질 수 있다. 리세스부(RES1)를 형성할 때 베이스층(도 2a 및 도 2b의 10)을 더 식각할 경우, 리세스부(RES1)는 베이스층(도 2a 및 도 2b의 10)을 관통하는 관통부일 수 있다.
구조체 패턴(STSP1, STSP2)은 X 방향으로 연장되는 제1 구조체 패턴(STSP1)과, X 방향으로 제2 트랜치(TRE2)에 분리된 복수개의 제2 구조체 패턴들(STSP2)을 포함할 수 있다.
제1 트랜치(TRE1), 제2 트랜치(TRE2) 및 리세스부(RES1)는 한번의 식각 공정을 통하여 형성할 수 있다. 제1 트랜치(TRE1)의 바닥면(BOT1)은 제2 트랜치(TRE2)의 바닥면(BOT2)과 동일한 위치로 형성하고, 리세스부(RES1)의 바닥면(BOT3-2)은 제1 트랜치(TRE1) 및 제2 트랜치(TRE2)의 바닥면(BOT1, BOT2)보다 낮은 위치로 형성될 수 있다. 리세스부(RES)는 베이스층(도 2a 및 도 2b의 10)을 관통하는 관통부일 수 있다.
이상과 같은 반도체 소자의 제조 방법은 제1 트랜치(TRE1) 및 제1 트랜치(TRE1)와 방향이 다른 제2 트랜치(TRE2)를 갖는 구조체 패턴(STSP1, STSP2)을 한번의 식각 공정을 통해 신뢰성 있게 형성함과 아울러 제1 트랜치(TRE1) 및 제2 트랜치(TRE2)의 교차부(CTS1)에 리세스부(RES1)를 갖는 베이스 패턴(10a)을 동시에 형성할 수 있다.
도 4a 내지 도 7b는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 요부 도면들이다.
구체적으로, 도 4a 내지 도 7b에 도시한 반도체 소자의 제조 방법은 도 1 내지 도 3b와 비교할 때 구조체 패턴(STSP3, STSP4)의 모양이나 구성, 및 하부 배선 구조물(33) 및 상부 배선 구조물(42)을 더 형성하는 것을 제외하고는 거의 동일할 수 있다.
도 4a, 도 5a, 도 6a 및 도 7a는 반도체 소자의 제조 방법을 설명하기 위한 사시도이고, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 4, 도 5, 도 6 및 도 7의 IV-IV', V-V', VI-I'및 VII"-VII'에 따른 단면도이고, 도 6c는 도 6a의 상부 평면도이다.
도 4a 내지 도 7b에서, 하부 배선 구조물(33)의 상면에 실질적으로 수직한 방향을 Z 방향(제3 방향), 하부 배선 구조물(33)의 상면에 평행하면서 서로 교차하는 두 방향을 각각 X 방향(제1 방향) 및 Y 방향(제2 방향)으로 정의할 수 있다. X 방향 및 Y 방향은 실질적으로 서로 수직하게 교차할 수 있다.
도 4a 및 도 4b를 참조하면, 반도체 소자의 제조 방법은 기판(미도시) 상에 하부 배선 구조물(33)을 형성하는 것을 포함한다. 하부 배선 구조물(33)은 하부 배선층(30) 및 하부 절연층(32)을 포함할 수 있다. 하부 배선층(30)은 X 방향으로 연장되어 형성될 수 있다.
하부 배선 구조물(33) 상에 베이스층(34)을 형성한다. 베이스층(34)은 폴리실리콘층일 수 있다. 베이스층(34) 상에 구조체층(STS2, structure layer)을 형성한다. 구조체층(STS2)은 적어도 하나의 절연층을 포함하는 절연 구조체층일 수 있다. 구조체층(STS2)은 X-Y 평면 상에서 Z 방향으로 적어도 하나의 절연층을 형성하여 마련될 수 있다.
도 5a 및 도 5b를 참조하면, 구조체층(STS2) 상에 마스크 패턴(36a, 36b)을 형성한다. 마스크 패턴(36a, 36b)은 하드 마스크 패턴이나 포토레지스트 패턴일 수 있다. 마스크 패턴(36a, 36b)은 사진식각공정을 이용하여 형성할 수 있다.
마스크 패턴(36a)은 X 방향으로 연장되게 형성될 수 있다. 마스크 패턴(36b)은 X 방향으로 서로 분리된 복수개의 패턴들일 수 있다. 마스크 패턴(36a) 및 마스크 패턴(36b)은 서로 Y 방향으로 떨어져 있을 수 있다.
도 6a 내지 도 6c를 참조하면, 마스크 패턴(도 5a 및 도 5b의 36a 및 36b)을 이용하여 구조체층(STS2)을 식각하여 구조체 패턴(STSP3, STSP4)을 형성함과 아울러 베이스 패턴(34a)을 형성한다. 구조체 패턴(STSP3, STSP4) 및 베이스 패턴(34a)은 구조체층(STS2) 및 베이스층(도 5a 및 도 5b의 34)을 패터닝하여 형성할 수 있다.
이와 같은 공정을 통해 구조체 패턴(STSP3, STSP4)은 베이스층(도 5a 및 도 5b의 34) 상에서 X 방향으로 연장된 제1 트랜치(TRE1a), 및 X 방향과 수직한 Y 방향으로 제1 트랜치(TRE1a)와 연통되는 교차부(CRS1a)를 갖는 제2 트랜치(TRE2a)를 가질 수 있다. 베이스 패턴(34a)은 교차부(CRS1a)에 베이스층(도 5a 및 도 5b의 34)을 관통하는 관통부(THO1a)를 가질 수 있다.
구조체 패턴(STSP3, STSP4)은 복수개의 제2 트랜치(TRE2a)를 포함할 수 있다. 복수개의 제2 트랜치들(TRE2a)은 X 방향으로 상기 제1 트랜치(TRE1a)와 연통되는 복수개의 교차부들(CRS1a)을 포함하고, 상기 복수개의 교차부들에는 복수개의 관통부들(THO1a)이 형성될 수 있다.
구조체 패턴(STSP3, STSP4)은 X 방향으로 연장되는 제1 구조체 패턴(STSP3)과, X 방향으로 제2 트랜치(TRE2a)에 분리된 복수개의 제2 구조체 패턴들(STSP4)을 포함할 수 있다. 제2 구조체 패턴들(STSP4)은 X 방향 및 Y 방향으로 제1 트랜치(TRE1a) 및 제2 트랜치(TRE2a)에 의해 분리될 수 있다. 제1 트랜치(TRE1a), 제2 트랜치(TRE2a) 및 관통부(THO1a)는 한번의 식각 공정을 통하여 형성할 수 있다.
다시 말해, 본 공정을 통해 제1 트랜치(TRE1a) 및 제1 트랜치(TRE1a)와 방향이 다른 제2 트랜치(TRE2a)를 갖는 구조체 패턴(STSP3, STSP4)을 한번의 식각 공정을 통해 신뢰성 있게 형성함과 아울러 제1 트랜치(TRE1a) 및 제2 트랜치(TRE2a)의 교차부(CTS1a)에 관통부(THO1a)를 갖는 베이스 패턴(34a)을 동시에 형성할 수 있다.
제1 트랜치(TRE1a)의 바닥면(BOT1a)은 제2 트랜치(TRE2a)의 바닥면(BOT2a)과 동일한 위치로 형성하고, 관통부(THO1a)의 바닥면(BOT3a)은 제1 트랜치(TRE1a) 및 제2 트랜치(TRE2a)의 바닥면(BOT1a, BOT2a)보다 낮은 위치로 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 트랜치(TRE1a) 및 제1 트랜치(TRE1a)와 방향이 다른 제2 트랜치(TRE2a)를 갖는 구조체 패턴(STSP3, STSP4)과, 관통부(THO1a) 를 갖는 베이스 패턴(34a) 상에 상부 배선 구조물(42)을 형성한다. 상부 배선 구조물(42)은 관통부(THO1a)를 통해 하부 배선층(30)과 연결된 콘택 플러그(38a, 38b)와 제1 트랜치(TRE1a)에 매립되고 콘택 플러그(38a, 38b)와 연결되어 X 방향 또는 Y 방향으로 연장되는 상부 배선층(40)을 포함할 수 있다.
상부 배선 구조물(42)은 콘택 플러그(38a, 38b)를 복수개 포함하고, 복수개의 콘택 플러그들(38a, 38b)은 상기 제1 방향 또는 제2 방향으로 연장된 상부 배선층(40)과 전기적으로 연결될 수 있다. 본 공정에서 한번의 공정으로 하부 배선층(30)과 연결된 콘택 플러그(38a, 38b)와 X 방향 또는 Y 방향으로 연장되는 상부 배선층(40)을 신뢰성 있게 형성할 수 있다.
이하에서는 도 1a 내지 도 3c 및 도 4a 내지 도 7b의 반도체 소자의 제조 방법을 이용하여 수직형 반도체 메모리 소자의 제조 방법에 적용한 일 예를 설명한다.
도 8은 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 레이아웃도이다.
구체적으로, 수직형 반도체 메모리 소자(SD)는 불휘발성 메모리 소자일 수 있다. 수직형 반도체 메모리 소자(SD)는 주변 회로들(62, 64, 66) 상에 메모리 셀 어레이(68)가 적층된 COP(Cell Over Peri) 구조를 가질 수 있다. 메모리 셀 어레이(68, CA)는 기판 상면에 수직한 방향으로 연장하는 채널을 포함하는 수직형 메모리 셀을 포함할 수 있다. 수직형 반도체 메모리 소자(SD)는 메모리 셀 어레이(68, CA)의 일측에 패드(70, PA)가 배치될 수 있다.
주변 회로들(62, 64, 66)은 제1 주변 회로(62. PC), 제2 주변 회로(64, PB), 제3 주변 회로(66, WD)를 포함할 수 있다. 제1 주변 회로(62, PC)는 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등을 포함할 수 있다. 제2 주변 회로(64, PB)는 페이지 버퍼(page buffer)일 수 있다. 제3 주변 회로(66, WD)는 워드 라인 드라이버일 수 있다.
도 9는 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
구체적으로, 도 9는 도 8의 메모리 셀 어레이(CA)일 수 있다. 메모리 셀 어레이(CA)는 서로 직렬로 연결되는 n개의 메모리 셀 소자(MC1~MCn), 메모리 셀 소자(MC1~MCn)의 양단에 직렬로 연결되는 그라운드 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링을 포함할 수 있다.
서로 직렬로 연결되는 n개의 메모리 셀 소자(MC1~MCn)는 메모리 셀 소자(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)의 게이트 단자는 그라운드 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다.
한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 소자(MCn)의 드레인 단자에 연결될 수 있다. 도면에서는 서로 직렬로 연결되는 n개의 메모리 셀 소자(MC1~MCn)에 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 그라운드 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수 도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n개의 메모리 셀 소자(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 소스 단자가 공통 소스 라인(CSL)에 연결된 게이트 선택 트랜지스터(GST)의 게이트 단자에 게이트 선택 라인(GSL)을 통해 신호를 인가함으로써, n개의 메모리 셀 소자(MC1~MCn)에 저장된 전하를 모두 제거하는 소거(erase) 동작이 실행될 수 있다.
도 10은 본 발명의 기술적 사상에 의해 제조할 수 있는 수직형 반도체 메모리 소자의 일 실시예의 평면도이고, 도 11a는 도 10의 I-I'에 따라 절단한 단면도이고, 도 11b 및 도 11c는 도 10의 II-II'에 따라 절단한 단면도들이다.
구체적으로, 도 10, 도 11a 내지 도 11c는 도 8의 수직형 반도체 메모리 소자(SD)일 수 있다. 도 10, 도 11a 내지 도 11c에서, 기판(100) 상면에 실질적으로 수직한 방향을 Z 방향(제3 방향), 기판(100) 상면에 평행하면서 서로 교차하는 두 방향을 각각 X 방향(제1 방향) 및 Y 방향(제2 방향)으로 정의할 수 있다. X 방향 및 Y 방향은 실질적으로 서로 수직하게 교차할 수 있다. X 방향은 도 9의 워드 라인 방향일 수 있고, Y 방향은 비트 라인 방향일 수 있다.
도 10에서, 설명의 편의를 위해 수직형 반도체 메모리 소자(SD)의 모든 구성을 도시하지 않으며, 일부 구성들은 생략되었다. 수직형 반도체 메모리 소자(SD)는 주변 회로 구조물(Peripheral Circuit structure: PCS) 및 메모리 셀 구조물(Memory Cell structure: MCS)을 포함할 수 있다.
도 10에서, 채널 홀(210), 패드(240), 워드 라인(또는 게이트 라인, 260), 트랜치(255, 255'), 상부 콘택 플러그(244a, 244b) 및 상부 배선층(293)을 도시하고 있다, 메모리 셀 구조물(MCS)의 트랜치(255)는 X 방향으로 연장되는 제1 트랜치(255a), Y 방향으로 연장되고 제1 트랜치(255a)와 교차되는 교차부(255c)를 갖는 제2 트랜치(255b)를 포함할 수 있다. 메모리 셀 구조물(MCS)의 제1 트랜치(255a) 및 제2 트랜치(255b)는 워드 라인 컷 영역(또는 게이트 라인 컷 영역)일 수 있다.
아울러서, 주변 회로 구조물(Peripheral Circuit structure: PCS)의 트랜치(255')는 X 방향으로 연장되는 제1 주변 트랜치(255a'), Y 방향으로 연장되고 제1 트랜치(255a')와 교차되는 교차부(255c')를 갖는 제2 주변 트랜치(255b')를 포함할 수 있다.
제1 트랜치(255a) 및 제1 주변 트랜치(255a')는 앞서 도 3a 내지 도 3c 및 도 6a 내지 도 6c에서 설명한 제1 트랜치(TRE1, TRE1a)에 해당할 수 있다. 제2 트랜치(255b) 및 제1 주변 트랜치(255b')은 앞서 도 3a 내지 도 3c 및 도 6a 내지 도 6c에서 설명한 제2 트랜치(TRE2, TRE2a)에 해당할 수 있다.
교차부(255c)는 앞서 도 3a 내지 도 3c 및 도 6a 내지 도 6c에서 설명한 교차부(CRS1, CRS1a)에 해당할 수 있다. 상부 콘택 플러그(244a, 244b)는 도 7에서 설명한 콘택 플러그(38a, 38b)에 해당할 수 있다. 상부 배선층(293)은 도 7에서 설명한 상부 배선층(40)에 해당할 수 있다.
도 11a 내지 도 11c에서, 수직형 반도체 메모리 소자(SD)는 기판(100) 상에 형성된 주변 회로 구조물(Peripheral Circuit structure: PCS) 및 주변 회로 구조물(PCS) 상에 적층된 메모리 셀 구조물(Memory Cell structure: MCS)을 포함할 수 있다.
주변 회로 구조물(PCS)은 기판(100) 상에 형성된 게이트 구조물(130) 및 소스/드레인 영역(103)을 포함하는 트랜지스터, 제1 및 제2 하부 절연층(140, 160), 제1 및 제2 하부 콘택 플러그(145, 152) 및 하부 배선층(150) 등을 포함할 수 있다. 기판(100)은 단결정 실리콘 혹은 단결정 게르마늄을 포함하는 반도체 기판을 사용할 수 있다. 도 11a 내지 도 11c에서는 편의상 하나의 트랜지스터만 도시하나 복수개 형성될 수 있다.
게이트 구조물(130)은 기판(100) 상에 순차적으로 적층된 게이트 절연층 패턴(110) 및 게이트 전극(120)을 포함할 수 있다. 게이트 절연층 패턴(110)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 게이트 전극(120)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 소스/드레인 영역(103)은 n형 혹은 p 형 불순물을 포함할 수 있다.
기판(100) 상에 트랜지스터를 덮는 제1 하부 절연층(140)이 형성되며, 제1 하부 콘택 플러그(145)는 제1 하부 절연층(140)을 관통하여 소스/드레인 영역(103)에 접속될 수 있다. 하부 배선층(150)은 제1 하부 절연층(140) 상에 배치되어, 제1 하부 콘택 플러그(145)와 전기적으로 연결될 수 있다. 제1 하부 절연층(140) 상에는 하부 배선층(150)을 덮는 제2 하부 절연층(160)이 형성될 수 있다.
제2 하부 절연층(160)에는 하부 배선층(150)과 연결되는 제2 하부 콘택 플러그(152)가 형성될 수 있다. 제1 및 제2 하부 절연층들(140, 160)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 및 제2 하부 콘택 플러그들(145, 152) 및 하부 배선층(150)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 포함할 수 있다. 제1 및 제2 하부 절연층(140, 160), 제1 및 제2 하부 콘택 플러그(145, 152) 및 하부 배선층(150)은 앞서 설명한 하부 배선 구조물(도 4a 및 도 4b의 33)에 해당할 수 있다.
메모리 셀 구조물(MCS)은 층간 절연층들(202a-202g) 및 게이트 라인들(260a-260f)을 포함하는 구조체 패턴(STSP5, STSP6)을 포함할 수 있다. 메모리 셀 구조물(MCS)은 제2 하부 절연층(160) 상에 형성된 베이스 패턴(201a), 채널(225), 패드(240), 게이트 라인(260), 비트 라인 콘택 플러그(280), 비트 라인(285), 상부 콘택 플러그(244a, 244b) 및 상부 배선층(293) 등을 포함할 수 있다. 베이스 패턴(201a)은 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다.
채널(225)은 베이스 패턴(201a) 상에 배치되어, 베이스 패턴(201a)의 상면으로부터 Z 방향을 따라 연장할 수 있다. 채널(225)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(225)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 붕소와 같은 p형 불순물을 포함한 불순물 영역을 포함할 수도 있다.
복수의 채널들(225)이 X 방향을 따라 배치되어 채널 열(channel row)을 형성할 수 있다. 채널 열들은 인접하는 채널들(225)과 지그재그(zigzag)로 서로 마주볼 수 있도록 형성될 수 있다. 따라서, 베이스 패턴(201a)에는 단위 면적당 보다 많은 수의 채널들(225)이 수용될 수 있다.
채널(225)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립층 패턴(230)이 형성될 수 있다. 매립층 패턴(230)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 채널(225)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립층 패턴(230)은 생략될 수 있다. 채널(225)의 외측벽 상에는 유전층 구조물(220)이 형성될 수 있다.
유전층 구조물(220)은 저면 중앙부가 개방된 컵 형상 또는 스트로우(straw) 형상을 가질 수 있다. 유전층 구조물(220)은 구체적으로 도시하지는 않았으나, 채널(225)의 외측벽으로부터 순차적으로 적층된 터널 절연층, 전하 저장층 및 블로킹층을 포함할 수 있다.
블로킹층은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 전하 저장층은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 터널 절연층은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 블로킹층, 전하 저장층 및 터널 절연층의 적층 구조는 산화층-질화층-산화층이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
유전층 구조물(220), 채널(225) 및 매립층 패턴(230)을 포함하는 채널 구조물 상에는 패드(240)가 형성될 수 있다. 예를 들면, 패드(240)는 유전층 구조물(220), 채널(225) 및 매립층 패턴(230)을 캡핑(capping)하는 형상을 가질 수 있다. 패드(240)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
패드(240)는 채널 열에 대응하여 X 방향을 따라 형성되어 패드열을 형성할 수 있다. 패드(240)는 Y 방향을 따라 복수의 패드 열들에 배치될 수 있다. 게이트 라인들(260)은 유전층 구조물(220)의 외측벽 상에 형성되어 Z 방향을 따라 서로 이격되도록 적층될 수 있다. 각 게이트 라인(260)은 채널 열들에 포함된 채널들(225)을 부분적으로 둘러싸면서 X 방향으로 연장될 수 있다.
게이트 라인(260)은 복수개의 게이트 라인들(260a-260f)을 포함할 수 있다. 게이트 라인들(260-260f)은 복수개의 층간 절연층들(202a-202g)에 의해 절연될 수 있다. 하나의 게이트 라인(260)은 Z 방향으로 6개의 채널 열들을 둘러싸며 X 방향으로 연장할수 있다. 그러나, 하나의 게이트 라인(260)에 포함되는 채널 열들의 개수가 특별히 한정되는 것은 아니다. 게이트 라인(260)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 라인(260)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 게이트 라인(260)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 게이트 라인(260a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 최상부에 형성되는 게이트 라인(260f)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. GSL 및 SSL 사이에 배치되는 게이트 라인들(260b, 260c, 260d, 260e)은 워드 라인(Word Line)으로 제공될 수 있다. 이 경우, GSL, 워드 라인 및 SSL이 각각 1개 층, 4개 층 및 1개 층에 걸쳐 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, GSL 및 SSL은 각각 1개 층 혹은 2개 층 구조를 가지며, 상기 워드 라인은 4개, 8개 혹은 16개 층과 같은 2n개 층의 구조를 가질 수도 있다.
게이트 라인들(260)의 적층 수는 회로 설계 디자인 및/또는 수직형 반도체 메모리 소자(SD)의 집적도를 고려하여 결정될 수 있다. Z 방향을 따라 인접하는 게이트 라인들(260) 사이에는 층간 절연층(202)이 구비될 수 있다. 층간 절연층(202)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다.
층간 절연층(202)에 의해 게이트 라인들(260)이 Z 방향을 따라 서로 절연될 수 있다. 인접하는 일부의 채널 열들 사이에는 게이트 라인들(260) 및 층간 절연층들(202)을 Z 방향을 따라 관통하는 트랜치(255, 255')이 형성될 수 있다. 트랜치(255, 255')은 X 방향 및 Y 방향으로 연장하는 라인 형상의 트랜치(혹은 도랑) 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 트랜치(255)에 의해 게이트 라인들(260)이 일정 단위로 절단되어 게이트 라인 블록이 정의될 수 있다. 트랜치(255) 및 주변 트랜치(255')에 의해 베이스 패턴(201a) 상면이 노출될 수 있다. 트랜치(255) 내부에는 분리 패턴(270)이 구비될 수 있다. 분리 패턴(270)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
트랜치(255)에 의해 노출된 베이스 패턴(201a) 상부에는 불순물 영역(265)이 형성될 수 있다. 불순물 영역(265)은 X 방향으로 연장되며, 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. 불순물 영역(265)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(265) 상에는 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다. 일 실시예에 있어서, 분리 패턴(270)을 관통하며 불순물 영역(265)과 접촉하는 CSL 콘택(도시되지 않음)이 형성될 수 있다.
베이스 패턴(201a)을 통하여 주변회로로부터 신호 또는 전압을 인가하기 위한 상부 콘택 플러그(244a, 244b) 및 상부 배선층(293)이 구비될 수 있다. 상부 콘택 플러그(244a, 244b)는 주변 회로 구조물(PCS)의 하부 배선층(150) 및 하부 콘택 플러그(152)와 전기적으로 연결될 수 있다. 상부 콘택 플러그(244a, 244b)는 게이트 라인들(260), 층간 절연층들(202) 및 베이스 패턴(201a)을 관통하여 하부 배선층(150)과 전기적으로 연결될 수 있다. 상부 콘택 플러그(244a, 244b)는 금속 혹은 금속 질화물과 같은 도전 물질을 포함할 수 있다.
상부 콘택 플러그(244a, 244b)의 외측벽 상에는 각각 제1 및 제2 절연층 패턴들(242a, 242b)이 형성될 수 있다. 제1 및 제2 절연층 패턴들(242a, 242b)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
도 11c에서는 상부 콘택 플러그(244a, 244b)는 절연 구조체층(254)을 관통하여 하부 배선층(150)과 전기적으로 연결될 수 있다. 다시 말해, 상부 콘택 플러그(244a, 244b)는 복수개의 층간 절연층들(202)이 아닌 단일의 절연 구조체층(254)을 관통하여 하부 배선층(150)과 전기적으로 연결될 수 있다.
최상층 층간 절연층(202g), 패드(240), 분리 패턴(270), 상부 콘택 플러그(244a, 244b) 상에는 상부 절연층(275)이 형성될 수 있다. 비트 라인 콘택 플러그(280)는 상부 절연층(275)을 관통하여 패드(240)와 접촉할 수 있다. 복수의 비트 라인 콘택 플러그(280)가 형성되어 채널(225) 또는 패드(240)의 배열에 상응하는 어레이가 정의될 수 있다.
비트 라인(285)은 상부 절연층(275) 상에 배치되어, 비트 라인 콘택 플러그(280)와 전기적으로 연결될 수 있다. 예를 들면, 비트 라인(285)은 Y 방향을 따라 연장되어 복수의 비트 라인 콘택 플러그들(280)과 전기적으로 연결될 수 있다.
상부 배선층(293)은 상부 콘택 플러그(244a, 244b) 상에 형성될 수 있다. 상부 배선층(293)은 제1 상부 콘택 플러그(244a) 및 제2 상부 콘택 플러그(244b)를 연결할 수 있다. 일 실시예에서, 상부 배선층(293)은 상부 절연층(275) 상에 형성할 수도 있다. 상부 배선층(293)을 통하여 주변 회로 구조물(PCS)에 포함된 트랜지스터들에 신호 또는 전압이 전달될 수 있다.
도 12 내지 도 15b는 도 10, 도 11a 및 도 11b에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 16은 도 14a 및 도 14b의 트랜치 및 주변 트랜치의 레이아웃도이고, 도 17은 도 16의 일부분(EL)의 확대도이다.
구체적으로, 도 12, 도 13, 도 14a, 및 도 15a는 도 10의 I-I'에 따른 반도체 소자의 제조 방법을 설명하기 위한 것이고, 도 14b 및 도 15b는 도 10의 II-II에 따른 반도체 소자의 제조 방법을 설명하기 위한 것이다.
도 12를 참조하면, 기판(100) 상에 게이트 구조물들(130) 및 소스/드레인 영역들(103)을 형성할 수 있다. 기판(100)으로서 단결정 실리콘 혹은 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다. 예를 들면, 기판(100)은 실리콘 웨이퍼일 수 있다. 기판(100) 상에 게이트 절연층 및 게이트 전극층을 형성한 후, 이를 식각하여 게이트 절연층 패턴(110) 및 게이트 전극(120)을 형성할 수 있다. 따라서, 기판(100) 상에 순차적으로 적층된 게이트 절연층 패턴(110) 및 게이트 전극(120)을 포함하는 게이트 구조물(130)을 형성할 수 있다.
게이트 구조물(130)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(130)과 인접한 기판(100) 상부에 소스/드레인 영역들(103)을 형성할 수 있다. 게이트 절연층은 실리콘 산화물 혹은 금속 산화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅 공정, 원자층 증착(Atomic Layer Deposition) 공정 등을 통해 형성될 수 있다.
이와는 달리, 게이트 절연층은 기판(100) 상면에 대해 열 산화 공정을 수행하여 형성될 수도 있다. 상기 게이트 전극층은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다. 이후, 기판(100) 상에 게이트 구조물들(130)을 덮는 제1 하부 절연층(140)을 형성할 수 있다.
계속하여, 제1 하부 절연층(140)을 관통하여 소스/드레인 영역(103)과 접촉하는 제1 하부 콘택 플러그(145)를 형성 할 수 있다. 이에 따라, 소스/드레인 영역(103)과 접촉하는 제1 하부 콘택 플러그(145)가 형성될 수 있다. 제1 하부 절연층(140) 상에는 제1 하부 콘택 플러그(145)와 전기적으로 연결되는 하부 배선층(150)을 형성할 수 있다. 제1 하부 절연층(140) 상에는 하부 배선층(150)을 덮는 제2 하부 절연층(160)을 형성한다.
제1 및 제2 하부 절연층들(140, 160)은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 제1 하부 콘택 플러그(145) 및 제1 하부 배선층(150)은 금속 혹은 금속 질화물을 사용하여 ALD 공정 혹은 스퍼터링 공정 등을 통해 형성될 수 있다.
제2 하부 절연층(160) 상에는 하부 배선층(150)과 연결되는 제2 하부 콘택 플러그(152)가 형성될 수 있다. 제2 하부 콘택 플러그(152)는 제2 하부 절연층(160)을 관통하여 하부 배선층(150)과 연결될 수 있다. 도 12에서는 하부 배선층(150)을 하나만 도시하였으나 필요에 따라 추가적인 배선층이 더 있을 수 있다.
이어서, 제2 하부 절연층(160) 및 제2 하부 콘택 플러그(152) 상에 베이스층(201)을 형성할 수 있다. 베이스층(201)은 폴리실리콘을 사용하여 스퍼터링 공정, CVD 공정, ALD 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다.
베이스층(201)은 예를 들면, p형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다. 이 경우, 베이스층(201)은 p형 웰로 제공될 수 있다. 일 실시예에 있어서, 베이스층(201)은 제2 하부 절연층(160) 및 제2 하부 콘택 플러그(152) 상에 비정질 실리콘 층을 형성한 후, 열처리 또는 레이저 빔 조사에 의해 비정질 실리콘층을 단결정 실리콘 층으로 변화시킴으로써 형성될 수도 있다. 이 경우, 베이스층(201) 내의 결함이 제거되어 예를 들면, p형 웰로서의 베이스 층(201)의 기능을 향상시킬 수 있다.
도 13을 참조하면, 베이스층(201) 상에 층간 절연층들(202a-202f, 202) 및 희생층들(204a-204g, 204)을 교대로 반복적으로 적층하여 구조체층(STS3)을 형성한다. 구조체층(STS3)은 적층 구조체층일 수 있다. 예시적인 실시예들에 따르면, 층간 절연층들(202)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생층들(204)은 층간 절연층(202)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성할 수 있다. 예를 들어, 희생층들(204)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연층들(202) 및 희생층들(204)은 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성할 수 있다. 희생층들(204)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL이 형성되는 수평 공간을 제공할 수 있다. 예를 들면, GSL 및 SSL은 각각 1개의 층으로 형성되고, 워드 라인은 4개의 층으로 형성될 수 있다. 이 경우, 희생층들(204)은 모두 6개의 층으로 적층되며 층간 절연층들(202)은 모두 7개의층으로 적층될 수 있다. 그러나, 층간 절연층들(202) 및 희생층들(204)이 적층되는 수는 특별히 한정되는 것은 아니다.
도 14a 및 도 14b를 참조하면, 구조체층(STS3)을 관통하는 복수의 채널 홀들(210)을 형성할 수 있다. 예시적인 실시예들에 따르면, 최상층의 층간 절연층(202g) 상에 하드 마스크(도시되지 않음)를 형성하고, 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연층들(202) 및 희생층들(204)을 순차적으로 식각하여 채널홀(210)을 형성할 수 있다. 채널홀(210)에 의해 베이스층(201)의 상면이 노출될 수 있다.
채널홀(210)은 베이스층(201)의 상면으로부터 Z 방향으로 연장될 수 있다. 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있으며, 채널홀(210) 형성 후 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
채널홀(210)의 측벽 및/또는 저면 상에 유전층 구조물(220), 채널(225) 및 매립층 패턴(230)을 형성할 수 있다. 유전층 구조물(220)은 구체적으로 도시하지는 않았으나, 터널 절연층, 전화 저장층 및 블로킹층을 순차적으로 적층하여 형성될 수 있다. 유전층 구조물은 CVD 공정, PECVD 공정, 스핀 코팅 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
채널(225)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 채널(225)은 폴리실리콘 혹은 비정질 실리콘을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 매립층 패턴(230)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 채널(225) 및 매립층 패턴(230)은 예를 들면, CVD 공정, PECVD 공정, 스핀 코팅 공정, PVD 공정, ALD 공정을 통해 형성될 수 있다. 이어서, 채널홀(210) 상부를 채우는 패드(240)를 형성할 수 있다. 패드(240)는 폴리실리콘 또는 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
계속하여, 인접하는 일부 채널 열들 사이의 층간 절연층들(202) 및 희생층들(204)을 부분적으로 식각하여 트랜치(255, 255')을 형성할 수 있다. 트랜치(255, 255')의 형성에 의해 메모리 셀 구조물(MCS)은 층간 절연층 (202a-202g) 및 희생층(204a-204f)을 포함하는 구조체 패턴(STSP5)을 포함할 수 있다. 트랜치(255, 255')는 X 방향 및 Y 방향을 따라 연장될 수 있다. 트랜치(255, 255')은 Y 방향을 따라 서로 이격되어 복수개로 형성될 수 있다. 트랜치(255, 255')은 X 방향 및 Y 방향으로 연장하는 라인 형상의 도랑 형상을 가질 수 있다.
도 11a 및 도 11b, 도 16, 및 도 17에서 도시된 바와 같이 메모리 셀 구조물(MCS)의 트랜치(255)는 X 방향으로 연장되는 제1 트랜치(255a), Y 방향으로 연장되고 제1 트랜치(255a)와 교차되는 교차부(255c)를 갖는 제2 트랜치(255b)를 포함할 수 있다. 메모리 셀 구조물(MCS)의 제1 트랜치(255a) 및 제2 트랜치(255b)는 워드 라인 컷 영역(또는 게이트 라인 컷 영역)일 수 있다. 도 16에서, 참조번호 272는 그라운드 선택 라인을 형성하기 위한 트랜치일 수 있다.
주변 회로 구조물(Peripheral Circuit structure: PCS)의 트랜치(255')는 X 방향으로 연장되는 제1 주변 트랜치(255a'), Y 방향으로 연장되고 제1 트랜치(255a')와 교차되는 교차부(255c')를 갖는 제2 주변 트랜치(255b')를 포함할 수 있다.
트랜치(255) 및 주변 트랜치(255')은 교차부(255, 255c)에서 층간 절연층들(202) 및 희생층들(204)을 관통함과 아울러 베이스층(201)도 관통하여 관통부(258a) 및 주변 관통부(258b)를 형성한다.
제1 트랜치(255a)에 의해 노출된 베이스 패턴(201a)의 상부에 불순물 영역(265)을 형성할 수 있다. 예를 들면, 이온 주입 공정을 수행하여 제1 트랜치(255a) 을 통해 n형 불순물을 주입하여 불순물 영역(265)을 형성할 수 있다. 불순물 영역(265)은 후공정에서 게이트 라인 형성 후에 형성할 수 도 있다.
도 15a 및 도 15b를 참조하면, 트랜치(255) 및 주변 트랜치(255')에 의해 측벽이 노출된 희생층들(204)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생층들(204)은 실리콘 질화물에 식각 선택비를 갖는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산 혹은 황산과 같은 산성 용액을 사용할 수 있다. 희생층들(204)이 제거되면, 각 층의 층간 절연층들(202) 사이에 갭(gap)(257)이 형성될 수 되며, 갭(257)에 의해 유전층 구조물(220)의 외측벽이 일부 노출될 수 있다.
계속하여, 도 11a 및 도 11b에 도시한 바와 같이 각 층의 갭(257) 내부에 게이트 라인들(260)을 형성한다. 각 희생층(204)은 게이트 라인(260)으로 치환될 수 있다. 게이트 라인(260)은 노출된 유전층 구조물(220)의 상기 측벽들, 층간 절연층(202)의 표면들, 노출된 베이스 패턴(201a)의 상면에 형성될 수 있다. 게이트 라인들(260)은 앞서 설명한 바와 같이 구조체 패턴(STSP6)을 구성한다.
계속하여, 트랜치(255)를 채우는 분리 패턴(270)을 형성할 수 있다. 아울러서, 주변 회로 구조물(PCS) 상의 주변 분리 트랜치(255') 및 주변 관통부(258b)에 상부 콘택 플러그(244a, 244b) 및 상부 배선층(293)을 동시에 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 34: 베이스층, STS1, STS2: 구조체층, STSP1, STSP2, STSP3, STSP4, STSP5, STSP6: 구조체 패턴, 33: 하부 배선 구조물, 30: 하부 배선층, 42: 상부 배선 구조물, 40: 상부 배선층, 244a, 244b: 상부 콘택 플러그, 260: 워드 라인, 280: 비트 라인 콘택 플러그, 285: 비트 라인, 255: 트랜치, 270: 분리 패턴, 293: 상부 배선층

Claims (10)

  1. 기판 상에 베이스층을 형성하는 단계;
    상기 베이스층 상에 적어도 하나의 물질층을 형성하여 구조체층을 형성하는 단계; 및
    상기 베이스층 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층의 표면보다 아래로 리세스된 리세스부를 갖는 베이스 패턴을 형성하는 단계를 포함하되,
    상기 베이스층은 폴리실리콘층이고,
    상기 구조체층은 제1 물질층 및 상기 제1 물질층에 대해 식각 선택비를 갖는 제2 물질층이 교대로 적층된 적층 구조체층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 리세스부는 상기 베이스층을 관통하는 관통부인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 기판 상에 베이스층을 형성하는 단계;
    상기 베이스층 상에 적어도 하나의 물질층을 형성하여 구조체층을 형성하는 단계; 및
    상기 베이스층 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층의 표면보다 아래로 리세스된 리세스부를 갖는 베이스 패턴을 형성하는 단계를 포함하되,
    상기 베이스층은 폴리실리콘층이고, 상기 구조체층은 적어도 하나의 절연층을 포함하는 절연 구조체층인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 상기 구조체 패턴 및 베이스 패턴을 형성하는 단계는.
    상기 구조체층 및 상기 베이스층을 패터닝하여 상기 제1 트랜치, 상기 제2 트랜치 및 상기 리세스부를 동시에 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 하부 배선층을 포함하는 하부 배선 구조물 상에 베이스층을 형성하는 단계;
    상기 베이스층 상에 적어도 하나의 절연층을 포함하는 구조체층을 형성하는 단계;
    상기 하부 배선 구조물 상에서 제1 방향으로 연장된 제1 트랜치 및 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층을 관통하는 관통부를 갖는 베이스 패턴을 형성하는 단계; 및
    상기 관통부를 통해 상기 하부 배선층과 연결된 콘택 플러그와 상기 제1 트랜치에 매립되고 상기 콘택 플러그와 연결되는 상부 배선층을 포함하는 상부 배선 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 구조체 패턴 및 베이스 패턴을 형성하는 단계는.
    상기 구조체 및 상기 베이스층을 패터닝하여 상기 제1 트랜치, 상기 제2 트랜치 및 상기 관통부를 동시에 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서, 상기 상부 배선 구조물을 형성하는 단계는,
    상기 콘택 플러그와, 상기 콘택 플러그와 연결되어 상기 제1 방향 또는 제2 방향으로 연장되는 상부 배선층을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판 상에 베이스층을 형성하는 단계;
    상기 베이스층 상에 상기 기판에 수직한 제3 방향으로 층간 절연층과 희생층을 교대로 적층하여 구조체층을 형성하는 단계;
    상기 구조체층 내에 채널홀 내에 상기 제3 방향으로 채널 구조물을 형성하는 단계;
    상기 층간 절연층, 희생층 및 베이스층의 일측에 상기 기판 상부에서 상기 제3 방향과 수직한 제1 방향으로 연장된 제1 트랜치, 및 상기 기판 상부에서 상기 제1 방향과 수직한 제2 방향으로 상기 제1 트랜치와 연통되는 교차부를 갖는 제2 트랜치를 갖는 구조체 패턴과, 상기 교차부에 상기 베이스층을 관통하는 관통부를 갖는 베이스 패턴을 형성하는 단계;
    상기 구조체 패턴 내의 상기 희생층을 제거하여 갭을 형성하는 단계; 및
    상기 구조체 패턴 내의 상기 갭 내에 워드 라인을 형성하는 단계를 포함하되,
    상기 기판 상에 하부 배선층을 포함하는 주변 회로 구조물을 형성하는 단계를 더 포함하고,
    상기 주변 회로 구조물 상에 상기 제1 트랜치에 대응하는 제1 주변 트랜치, 상기 제2 트랜치에 대응하는 제2 주변 트랜치 및 상기 관통부에 대응하는 주변 관통부를 동시에 형성하고,
    상기 주변 관통부를 통해 상기 하부 배선층과 연결된 콘택 플러그와, 상기 제1 주변 트랜치에 매립되고 상기 콘택 플러그와 연결되어 상기 제1 방향 또는 제2 방향으로 연장되는 상부 배선층을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
KR1020180046983A 2018-04-23 2018-04-23 반도체 소자의 제조 방법 KR102476354B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180046983A KR102476354B1 (ko) 2018-04-23 2018-04-23 반도체 소자의 제조 방법
US16/164,347 US10818547B2 (en) 2018-04-23 2018-10-18 Method of manufacturing semiconductor device having a structure pattern having a plurality of trenches
CN201910130971.0A CN110391174B (zh) 2018-04-23 2019-02-20 制造具有含有多个沟槽的结构图案的半导体器件的方法
US17/061,549 US11495495B2 (en) 2018-04-23 2020-10-01 Method of manufacturing semiconductor device having a structure pattern having a plurality of trenches

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180046983A KR102476354B1 (ko) 2018-04-23 2018-04-23 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20190123170A KR20190123170A (ko) 2019-10-31
KR102476354B1 true KR102476354B1 (ko) 2022-12-09

Family

ID=68236593

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180046983A KR102476354B1 (ko) 2018-04-23 2018-04-23 반도체 소자의 제조 방법

Country Status (3)

Country Link
US (2) US10818547B2 (ko)
KR (1) KR102476354B1 (ko)
CN (1) CN110391174B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
KR20200145919A (ko) 2019-06-20 2020-12-31 삼성전자주식회사 반도체 장치
KR20220144187A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
KR100642384B1 (ko) * 2005-09-15 2006-11-03 주식회사 하이닉스반도체 반도체 메모리소자의 트랜지스터 및 그 제조방법
KR101424138B1 (ko) * 2008-09-19 2014-08-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
US8569734B2 (en) * 2010-08-04 2013-10-29 Micron Technology, Inc. Forming resistive random access memories together with fuse arrays
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
KR101113766B1 (ko) 2010-12-31 2012-02-29 주식회사 하이닉스반도체 비휘발성메모리장치 및 그 제조 방법
US9419217B2 (en) * 2011-08-15 2016-08-16 Unity Semiconductor Corporation Vertical cross-point memory arrays
US8847302B2 (en) * 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
KR20140137632A (ko) 2013-05-23 2014-12-03 에스케이하이닉스 주식회사 반도체 장치
US9331088B2 (en) * 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102300728B1 (ko) * 2014-10-14 2021-09-14 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN107534046B (zh) * 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
US9646981B2 (en) * 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9589981B2 (en) * 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
KR102487526B1 (ko) 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10381371B2 (en) 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
JP2018157020A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 記憶装置及びその製造方法
US10354956B1 (en) * 2018-01-05 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier structures for CMOS under array architecture and method of making the same
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
CN110391174B (zh) 2024-02-13
KR20190123170A (ko) 2019-10-31
US20210020510A1 (en) 2021-01-21
US20190326169A1 (en) 2019-10-24
US10818547B2 (en) 2020-10-27
US11495495B2 (en) 2022-11-08
CN110391174A (zh) 2019-10-29

Similar Documents

Publication Publication Date Title
USRE48482E1 (en) Vertical memory devices and methods of manufacturing the same
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US10553609B2 (en) Semiconductor device
KR102135181B1 (ko) 반도체 장치 및 이의 제조 방법
KR102613511B1 (ko) 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9202780B2 (en) Three dimensional semiconductor device including pads
US10109641B2 (en) Semiconductor device and method for manufacturing same
US10510770B2 (en) Three-dimensional memory device
KR102217241B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
US20160276358A1 (en) Semiconductor device and method for manufacturing the same
KR20150139255A (ko) 반도체 장치 및 그 제조방법
US11557603B2 (en) Semiconductor devices
KR20130096526A (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR20200127715A (ko) 반도체 장치 및 이의 제조 방법
US20120205805A1 (en) Semiconductor device and method of manufacturing the same
US11495495B2 (en) Method of manufacturing semiconductor device having a structure pattern having a plurality of trenches
US11665902B2 (en) Semiconductor storage device and manufacturing method thereof
KR20150116175A (ko) 소스라인 저항 감소를 위한 비휘발성 메모리 장치
JP2019041061A (ja) 半導体装置の製造方法及び半導体装置
CN112071855A (zh) 竖直半导体装置及其制造方法
US9853052B1 (en) Semiconductor device and method for manufacturing same
KR102483456B1 (ko) 수직형 메모리 장치 및 이의 제조 방법
KR20170091833A (ko) 반도체 소자 및 이의 제조 방법
KR20150085591A (ko) 수직형 메모리 장치 및 그 제조 방법
JP2008047863A (ja) 不揮発性メモリのウェルピックアップ構造を製造する方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant