KR20220144187A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

반도체 장치 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20220144187A
KR20220144187A KR1020210050543A KR20210050543A KR20220144187A KR 20220144187 A KR20220144187 A KR 20220144187A KR 1020210050543 A KR1020210050543 A KR 1020210050543A KR 20210050543 A KR20210050543 A KR 20210050543A KR 20220144187 A KR20220144187 A KR 20220144187A
Authority
KR
South Korea
Prior art keywords
channel hole
channel
layer
insulating layer
slope
Prior art date
Application number
KR1020210050543A
Other languages
English (en)
Inventor
김지영
이동식
임준성
강범규
성호준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210050543A priority Critical patent/KR20220144187A/ko
Priority to US17/504,312 priority patent/US20220336586A1/en
Priority to CN202210411474.XA priority patent/CN115224040A/zh
Publication of KR20220144187A publication Critical patent/KR20220144187A/ko
Priority to US18/492,445 priority patent/US20240055486A1/en

Links

Images

Classifications

    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11565—
    • H01L27/11568—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 상기 반도체 장치는, 기판 상에, 제1 방향으로 적층된 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에, 제1 방향으로 적층된 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 적층 구조체의 하부를 관통하여 제1 게이트 전극의 일부를 관통하는 제1 하부 채널홀과, 제1 하부 채널홀과 연결되고 제1 적층 구조체의 상부를 관통하여 제1 게이트 전극의 나머지를 관통하는 제1 상부 채널홀과, 제1 상부 채널홀과 연결되고 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀, 및 채널홀 내의 채널 구조체를 포함하고, 제1 방향을 기준으로, 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 제1 상부 채널홀의 측벽은 제1 기울기와 다른 제2 기울기를 갖고, 제2 채널홀의 측벽은 제2 기울기와 다른 제3 기울기를 갖는다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 적층된 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에, 제1 방향으로 적층된 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 적층 구조체의 하부를 관통하여 제1 게이트 전극의 일부를 관통하는 제1 하부 채널홀과, 제1 하부 채널홀과 연결되고 제1 적층 구조체의 상부를 관통하여 제1 게이트 전극의 나머지를 관통하는 제1 상부 채널홀과, 제1 상부 채널홀과 연결되고 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀, 및 채널홀 내의 채널 구조체를 포함하고, 제1 방향을 기준으로, 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 제1 상부 채널홀의 측벽은 제1 기울기와 다른 제2 기울기를 갖고, 제2 채널홀의 측벽은 제2 기울기와 다른 제3 기울기를 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 교대로 적층된 복수의 제1 전극간 절연막 및 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에, 제1 방향으로 교대로 적층된 복수의 제1 전극간 절연막 및 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 적층 구조체의 하부를 관통하는 제1 하부 채널홀과, 제1 하부 채널홀과 연결되고 제1 적층 구조체의 상부를 관통하는 제1 상부 채널홀과, 제1 상부 채널홀과 연결되고 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀, 채널홀의 프로파일을 따라 연속으로 형성되는 채널 절연막과, 채널 절연막 상의 채널막과, 채널막 상에 채널홀을 채우는 채널 필링막을 포함하는 채널 구조체, 기판과 제1 적층 구조체 사이에 배치된 소오스 도전층, 및 소오스 도전층과 제1 적층 구조체 사이에 배치되고, 채널 절연막을 관통하여 채널막과 직접 접촉하는 지지층을 포함하고, 제1 방향을 기준으로, 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 제1 상부 채널홀의 측벽은 제1 기울기와 다른 제2 기울기를 갖고, 제2 채널홀의 측벽은 제2 기울기와 다른 제3 기울기를 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 장치, 및 메인 기판 상에서 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 반도체 장치는, 주변 회로를 포함하는 제1 구조물과, 주변 회로와 전기적으로 연결되는 입출력 연결 배선을 포함하는 제2 구조물과, 제2 구조물 내로 연장되는 입출력 연결 배선과 전기적으로 연결되는 입출력 패드를 포함하고, 제2 구조물은, 기판 상에, 제1 방향으로 적층된 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체와, 제1 적층 구조체 상에, 제1 방향으로 적층된 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체와, 제1 적층 구조체의 하부를 관통하여 제1 게이트 전극의 일부를 관통하는 제1 하부 채널홀과, 제1 하부 채널홀과 연결되고 제1 적층 구조체의 상부를 관통하여 제1 게이트 전극의 나머지를 관통하는 제1 상부 채널홀과, 제1 상부 채널홀과 연결되고 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀과, 채널홀 내의 채널 구조체를 포함하고, 제1 방향을 기준으로, 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 제1 상부 채널홀의 측벽은 제1 기울기와 다른 제2 기울기를 갖고, 제2 채널홀의 측벽은 제2 기울기와 다른 제3 기울기를 갖는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치가 형성된 웨이퍼를 설명하기 위한 도면이다.
도 2는 도 1의 칩 영역의 일부를 확대한 개략적인 레이아웃도이다.
도 3은 도 2의 A-A를 따라서 절단한 단면도이다.
도 4는 도 3의 R1 영역의 확대도이다.
도 5는 도 1의 B-B를 따라서 절단한 단면도이다.
도 6 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 28 및 도 29는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30 내지 도 33은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34 내지 도 41을 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 42 및 도 43은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 44는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 45는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 46 및 도 47은 몇몇 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치가 형성된 웨이퍼를 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 웨이퍼(10) 상에 형성될 수 있다. 웨이퍼(10)는 복수의 샷 영역들(SA)을 포함할 수 있다. 샷 영역(SA)은 한 번의 노광 공정에 의해 노광되는 영역을 의미할 수 있다. 샷 영역(SA)은 하나 이상의 칩 영역들(CA)을 포함할 수 있다. 스크라이브 레인 영역(SL)은 칩 영역들(CA) 사이에 배치될 수 있다. 스크라이브 레인 영역(SL)은 반도체 칩에 반도체 소자를 형성한 후, 반도체 웨이퍼를 각각의 반도체 칩들로 분리하는 다이싱(dicing)을 수행하기 위한 영역에 해당할 수 있다. 칩 영역(CA)은 스크라이브 레인 영역(SL)에 의해 정의될 수 있다.
스크라이브 레인 영역(SL)에는 반도체 소자를 형성하기 위해 수행되는 노광 공정들에 사용되는 오버레이 키(OVK)가 배치될 수 있다. 오버레이 키(OVK)의 배치는 본 도면에 도시된 바에 제한되지 않으며, 스크라이브 레인 영역(SL) 내 다양한 위치에서 다양한 배치 구조로 배치될 수 있다. 스크라이브 레인 영역(SL)은 오버레이 키(OVK) 외 얼라인 키, 포커스 키 등 다양한 키들이 배치될 수 있다.
도 2는 도 1의 칩 영역의 일부를 확대한 개략적인 레이아웃도이다. 도 3은 도 2의 A-A를 따라서 절단한 단면도이다. 도 4는 도 3의 R1 영역의 확대도이다. 도 5는 도 1의 B-B를 따라서 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 칩 영역(CA)에 배치된 몇몇 실시예들에 따른 반도체 장치는, 기판(100), 소오스 도전층(110), 지지층(125), 제1 적층 구조체(ST1), 제2 적층 구조체(ST2), 상부 절연막(235) 및 비트라인(BL)을 포함할 수 있다. 스크라이브 레인 영역(SL)에 배치된 몇몇 실시예들에 따른 반도체 장치는, 기판(100), 소오스 도전층(110), 지지층(125), 제1 충전 산화막(132), 제1 층간 절연막(160), 제2 충전 산화막(232) 및 오버레이 키(OVK)를 포함할 수 있다.
기판(100)은 실리콘 기판, 실리콘게르마늄 기판, 게르마늄 기판, SGOI(silicon germanium on insulator), SOI(silicon-on-insulator), GOI(Germanium-On-Insulator) 중 하나를 포함할 수 있다. 또는, 기판(100)은 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨 등과 같은 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
소오스 도전층(110)은 기판(100) 상에 배치될 수 있다. 소오스 도전층(110)은 공통 소오스 플레이트일 수 있다. 소오스 도전층(110)은 공통 소오스 라인(도 44의 CSL)의 역할을 할 수 있다.
소오스 도전층(110)은 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 소오스 도전층(110)은 도전성의 반도체막을 포함할 경우, 소오스 도전층(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 소오스 도전층(110)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 소오스 도전층(110)은 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
지지층(125)은 소오스 도전층(110) 상에 배치될 수 있다. 지지층(125)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
제1 적층 구조체(ST1)는 지지층(125) 상에 배치될 수 있다. 제1 적층 구조체(ST1)는 제3 방향(DR3)으로 교대로 적층된 복수의 제1 전극간 절연막(130)과 복수의 제1 게이트 전극(145), 및 제1 층간 절연막(160)을 포함할 수 있다. 제1 전극간 절연막(130)은 제3 방향(DR3)으로 이격된 제1 게이트 전극(145) 사이에 배치될 수 있다. 제1 전극간 절연막(130) 및 제1 게이트 전극(145)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다.
제2 적층 구조체(ST2)는 제1 적층 구조체(ST1) 상에 배치될 수 있다. 제2 적층 구조체(ST2)는 제1 층간 절연막(160) 상에 배치될 수 있다. 제2 적층 구조체(ST2)는 제3 방향(DR3)으로 교대로 적층된 복수의 제2 전극간 절연막(230) 및 복수의 제2 게이트 전극(245)을 포함할 수 있다. 제2 전극간 절연막(230)은 제3 방향(DR3)으로 이격된 제2 게이트 전극(245) 사이에 배치될 수 있다. 제2 전극간 절연막(230) 및 제2 게이트 전극(245)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다.
제1 게이트 전극(145) 및 제2 게이트 전극(245)은 예를 들어, 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(145)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 전극간 절연막(130) 및 제2 전극간 절연막(230)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 전극간 절연막(130)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(160)은 제3 방향(DR3)에서 제1 적층 구조체(ST1)의 최상부에 배치될 수 있다. 예를 들어, 제1 층간 절연막(160)은 제3 방향(DR3)에서 최상부에 배치된 제1 게이트 전극(145)의 상부에 배치될 수 있다. 몇몇 실시예에서, 제3 방향(DR3)에서 제1 층간 절연막(160)의 두께는 10nm 이하 일 수 있다. 몇몇 실시예에서, 제1 층간 절연막(160)은 상온(room temperature)에서 원자층증착법(Atomic Layer Deposition)에 의해 형성된 산화물막(ALD-OX)일 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널홀(CH)은 제3 방향(DR3)으로 연장될 수 있다. 채널홀(CH)은 제1 적층 구조체(ST1)를 관통하는 제1 채널홀(CH1)과 제2 적층 구조체(ST2)를 관통하는 제2 채널홀(CH2)을 포함할 수 있다.
제1 채널홀(CH1)은 제1 적층 구조체(ST1)의 하부를 관통하여 제1 게이트 전극(145)의 일부를 관통하는 제1 하부 채널홀(CH1L)과 제1 적층 구조체(ST1)의 상부를 관통하여 제1 게이트 전극(145)의 나머지 일부를 관통하는 제1 상부 채널홀(CH1H)을 포함할 수 있다. 제1 상부 채널홀(CH1H)은 제1 층간 절연막(160)을 관통할 수 있다. 제2 채널홀(CH2)은 제2 게이트 전극(245)을 관통할 수 있다. 제1 상부 채널홀(CH1H)은 제1 하부 채널홀(CH1L)과 연결될 수 있고, 제2 채널홀(CH2)은 제1 상부 채널홀(CH1H)과 연결될 수 있다.
제1 채널홀(CH)의 측벽은 제1 하부 채널홀(CH1L)과 제1 상부 채널홀(CH1H)의 경계에서 기울기가 변할 수 있다. 제1 하부 채널홀(CH1L)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기를 가질 수 있다. 제1 상부 채널홀(CH1H)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기와 다른 제2 기울기를 가질 수 있다. 제2 기울기는 예를 들어, 제1 기울기보다 클 수 있다. 제2 채널홀(CH2)의 측벽은 제3 방향(DR3)을 기준으로 제3 기울기를 가질 수 있다. 제2 기울기는 예를 들어 제3 기울기보다 클 수 있으나, 이에 제한되는 것은 아니다.
제1 방향(DR1)에서 채널홀(CH)의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이하 "폭"은 제1 방향(DR1)을 기준으로 설명한다. 제1 하부 채널홀(CH1L)의 폭은 기판(100)의 상면으로부터 멀어질수록 W13까지 증가할 수 있다. 제1 상부 채널홀(CH1H)의 폭은 기판(100)의 상면으로부터 멀어질수록 W13에서 W12까지 증가할 수 있다. 제2 채널홀(CH2)의 폭은 W11에서 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 제1 상부 채널홀(CH1L)과 제2 채널홀(CH2)의 경계에서, 제1 상부 채널홀(CH1L)의 폭(W12)은 제2 채널홀(CH2)의 폭(W11)보다 클 수 있다.
채널 구조체(CS)는 채널홀(CH) 내에 배치될 수 있다. 이에 따라 채널 구조체(CS)는 기판(100)의 상면으로부터 멀어질수록 폭이 W13까지 증가하는 제1 부분과, W13에서 W12까지 증가하는 제2 부분과, W11에서 증가하는 제3 부분을 포함할 수 있으며, 제2 부분과 제3 부분의 경계에서 폭은 W12에서 W11로 감소할 수 있다.
채널 구조체(CS)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통할 수 있다. 채널 구조체(CS)는 제3 방향(DR3)으로 연장될 수 있다. 채널 구조체(CS)는 채널홀(CH)의 프로파일을 따라 연속으로 형성된 채널 절연막(182), 채널 절연막(182) 상의 채널막(180), 및 채널막(180) 상에 채널홀(CH)을 채우는 채널 필링막(184)을 포함할 수 있다.
채널막(180)은 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통하여 복수의 제1 게이트 전극(145) 및 복수의 제2 게이트 전극(245)과 교차할 수 있다. 채널막(180)은 컵(cup) 형상인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 채널막(180)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
채널막(180)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 절연막(182)은 채널막(180)과 제1 및 제2 게이트 전극(145, 245) 사이에 개재될 수 있다. 채널 절연막(182)은 채널막(180)의 측면을 따라 연장될 수 있다.
채널 절연막(182)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 채널 절연막(182)은 복수의 막을 포함할 수 있다. 예를 들어, 채널 절연막(182)은 채널막(180) 상에 차례로 적층되는 터널 절연막(182a), 전하 저장막(182b) 및 블로킹 절연막(182c)을 포함할 수 있다.
터널 절연막(182a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(182b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(182c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
터널 절연막(182a), 전하 저장막(182b) 및 블로킹 절연막(182c)은 채널 구조체(CS)의 하부에서 분리될 수 있다. 지지층(125)은 분리된 터널 절연막(182a), 전하 저장막(182b) 및 블로킹 절연막(182c) 사이에 배치될 수 있다. 지지층(125)은 소오스 도전층(110)과 채널막(180)을 전기적으로 연결할 수 있다.
채널 필링막(184)은 채널막(180)의 내부를 채우도록 형성될 수 있다. 채널막(180)은 채널 필링막(184)의 측면 및 바닥면을 따라 연장될 수 있다. 채널 필링막(184)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
절연 패턴(146)은 제1 및 제2 게이트 전극(145, 245)과 채널 절연막(182) 사이에 배치될 수 있다. 절연 패턴(146)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 도시된 것과 달리, 절연 패턴(146)은 제1 및 제2 게이트 전극(145, 245)과 채널 절연막(182) 사이에 배치되지 않을 수도 있다.
비트라인 패드(186)는 채널 구조체(CS) 상에 배치될 수 있다. 비트라인 패드(186)는 제3 방향(DR3)에서 제2 적층 구조체(ST2)의 최상부에 배치된 제2 전극간 절연막(230) 내에 배치될 수 있다. 비트라인 패드(186)는 도전성 물질을 포함할 수 있다. 예를 들어, 비트라인 패드(186)는 n형 불순물이 도핑된 반도체 물질을 포함할 수 있다.
상부 절연막(235)은 제2 적층 구조체(ST2) 상에 배치될 수 있다. 상부 절연막(235)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트라인(BL)은 상부 절연막(235) 상에 배치될 수 있다. 비트라인(BL)은 제1 방향(DR1)으로 길게 연장될 수 있다. 비트라인(BL)은 상부 절연막(235)을 관통하는 비트라인 플러그(190)을 통해 채널 구조체(CS)와 전기적으로 연결될 수 있다. 비트라인(BL) 및 비트라인 플러그(190)은 각각 예를 들어 도전성 물질을 포함할 수 있다.
한편 도 5를 참조하면, 제1 충전 산화막(132)은 지지층(125) 상에 배치될 수 있다. 더미홀(DH)은 제3 방향(DR3)으로 연장될 수 있다. 더미홀(DH)은 제1 충전 산화막(132)의 하부를 관통하는 하부 더미홀(DHL), 및 하부 더미홀(DHL)과 연결되어 제1 충전 산화막(132)의 상부를 관통하는 상부 더미홀(DHH)을 포함할 수 있다.
더미홀(DH)의 측벽은 하부 더미홀(DHL)과 상부 더미홀(DHH)의 경계에서 기울기가 변할 수 있다. 구체적으로, 하부 더미홀(DHL)의 측벽은 제3 방향(DR3)을 기준으로 제4 기울기를 가질 수 있다. 상부 더미홀(DHH)의 측벽은 제3 방향(DR3)을 기준으로 제4 기울기와 다른 제5 기울기를 가질 수 있다. 제5 기울기는 예를 들어, 제4 기울기보다 클 수 있다. 제1 방향(DR1)에서 더미홀(DH)의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 즉, 제1 방향(DR1)에서 더미홀(DH)의 폭은 제3 방향(DR3)으로 갈수록 증가할 수 있다.
제1 층간 절연막(160)은 제1 충전 산화막(132)의 상면 및 상부 더미홀(DH)의 측벽을 따라 연장될 수 있다. 제1 층간 절연막(160)은 하부 더미홀(DHL) 내의 에어갭(AG)을 정의할 수 있다. 즉, 에어갭(AG)은 하부 더미홀(DHL) 및 제1 층간 절연막(160)에 의해 정의될 수 있다.
식각 정지막(170)은 제1 충전 산화막(132) 상에 배치되어 상부 더미홀(DHH)을 채울 수 있다. 몇몇 실시예에서, 식각 정지막(170)은 산화물 및 질화물에 대해 식각 선택비를 갖는 물질일 수 있다. 식각 정지막(170)은 예를 들어, 폴리 실리콘, AlO 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 식각 정지막(170)은 예를 들어, 금속 물질을 포함할 수 있다. 식각 정지막(170)은 예를 들어, TiN, W 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 키홀(KH1)은 제1 층간 절연막(160) 및 제1 충전 산화막(132)의 상부를 관통할 수 있다. 제1 오버레이 키(OVK1)는 제1 키홀(KH1) 내에 배치될 수 있다.
제2 충전 산화막(232)은 제1 층간 절연막(160) 상에 배치될 수 있다. 제1 충전 산화막(132) 및 제2 충전 산화막(232)은 각각 실리콘 산화물(SiO2), 실리콘 산탄화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 산화물 계열의 물질을 포함할 수 있다.
제2 키홀(KH2)은 제2 충전 산화막(232)의 상부를 관통할 수 있다. 제2 오버레이 키(OVK2)는 제2 키홀(KH2) 내에 배치될 수 있다. 제2 오버레이 키(OVK2)는 제1 오버레이 키(OVK1)와 제3 방향(DR3)으로 중첩되지 않을 수 있다. 오버레이 키(OVK)를 이용하여 제2 적층 구조체(ST2)는 제1 적층 구조체(ST1) 상에 제3 방향(DR3)으로 정렬될 수 있다.
제1 키홀(KH1) 및 제2 키홀(KH2)의 배열 및/또는 형상은 도 5에 도시된 바와 달리, 다양할 수 있다.
도 6 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 6, 도 7 및 도 9 내지 도 14는 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다. 도 8은 도 7의 R2 영역의 확대도이다. 설명의 편의 상, 도 1 내지 도 5를 이용하여 상술한 것과 다른 점을 중심으로 설명한다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 주변 회로 소자(PTR), 하부 연결 배선체(PW) 및 주변 로직 절연막(102)을 포함할 수 있다.
주변 회로 소자(PTR)는 기판(100) 상에 형성될 수 있다. 주변 회로 소자(PTR)는 셀 어레이 구조체(CS)를 동작시키는 회로들일 수 있다.
주변 로직 절연막(102)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(102) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로 소자(PTR)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 기판(100), 소오스 도전층(110), 지지층(125), 제1 적층 구조체(ST1), 제2 적층 구조체(ST2), 상부 절연막(235) 및 비트라인(BL)을 포함할 수 있다. 소오스 도전층(110)은 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 지지층(125)은 소오스 도전층(110)과 제1 적층 구조체(ST1) 사이에 배치되지 않을 수 있다. 소오스 도전층(110)의 적어도 일부는 기판(100) 내에 매립될 수 있다. 소오스 도전층(110)은 예를 들어, 기판(100)으로부터 선택적 에피 성장(SEG; Selective Epitaxial Growth) 공정에 의해 형성될 수 있다.
채널막(180)의 측벽부는 노출되지 않고, 채널막(180)의 바닥부가 노출될 수 있다. 채널막(180)의 바닥부와 소오스 도전층(110) 사이의 터널 절연막(182a), 전하 저장막(182b) 및 블로킹 절연막(182c)은 제거될 수 있다. 채널막(180)의 바닥부를 통해, (180)은 소오스 도전층(110)과 전기적으로 연결될 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 층간 절연막(160)은 제1 적층 구조체(ST1)의 최상부에 배치된 제1 전극간 절연막(135) 상에 배치될 수 있다. 이 때, 제1 적층 구조체(ST1)의 최상부에 배치된 제1 전극간 절연막(135)의 제3 방향(DR3)으로의 두께는 다른 제1 전극간 절연막(130)의 제3 방향(DR3)으로의 두께 및 제2 전극간 절연막(230)의 제3 방향(DR3)으로의 두께보다 두꺼울 수 있다.
제1 하부 채널홀(CH1L)은 제1 게이트 전극(145)을 모두 관통할 수 있다. 제1 상부 채널홀(CH1H)은 제1 전극간 절연막(135) 및 제1 층간 절연막(160)을 관통할 수 있고, 제1 게이트 전극(145)을 관통하지 않을 수 있다.
도 10을 참조하면, 도 9와 달리, 몇몇 실시예에 따른 반도체 장치는 제1 적층 구조체(ST1)는 제1 층간 절연막(160)을 포함하지 않을 수 있다. 제1 상부 채널홀(CH1H)은 제1 전극간 절연막(135)을 관통할 수 있고, 제1 게이트 전극(145)을 관통하지 않을 수 있다.
도 11을 참조하면, 도 10과 달리, 몇몇 실시예에 따른 반도체 장치는 제1 상부 채널홀(CH1H) 내에 배치되는 제1 층간 절연막(160)을 더 포함할 수 있다. 제1 층간 절연막(160)은 제1 상부 채널홀(CH1H)의 측벽을 따라 연장되는 연장부(160E)와 연장부(160E)로부터 돌출된 돌출부(160P)를 포함할 수 있다.
연장부(160E)는 제1 상부 채널홀(CH1H)의 측벽을 따라 컨포멀하게 형성될 수 있다.
돌출부(160P)는 연장부(160E)의 하부로부터 채널 구조체(CS)를 향해 돌출될 수 있다. 돌출부(160P)는 제1 상부 채널홀(CH1H)과 제1 하부 채널홀(CH1L)의 경계에서, 채널 구조체(CS)를 향해 돌출될 수 있다. 돌출부(160P)는 제1 적층 구조체(ST1)의 최상부에 배치된 제1 게이트 전극(145)의 상면의 적어도 일부를 따라 연장될 수 있다. 즉, 돌출부(160P)의 바닥면은 제1 적층 구조체(ST1) 내 최상부에 배치된 제1 게이트 전극(145)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다. 서로 반대되는 돌출부(160P)는 서로 연결되지 않고 이격될 수 있다.
채널 절연막(182)은 제2 채널홀(CH2)의 프로파일, 제1 층간 절연막(160)의 프로파일 및 제1 하부 채널홀(CH1L)의 프로파일을 따라 연속으로 연장될 수 있다. 채널막(180)은 채널 절연막(182) 상에 배치될 수 있고, 채널 필링막(184)은 채널막(180) 상에 배치되어 채널홀(CH)을 채울 수 있다. 이에 따라 채널 구조체(CS)는 기판(100)의 상면으로부터 멀어질수록 폭이 W24까지 증가하는 제1 부분과, 폭이 W24보다 작은 W23인 제2 부분과, 폭이 W23에서 W22까지 증가하는 제3 부분과, 폭이 W21에서 증가하는 제4 부분을 포함할 수 있다. 제1 부분과 제2 부분의 경계에서 폭은 W24에서 W23으로 감소할 수 있고, 제2 부분과 제3 부분의 경계에서 폭은 W23에서 W22로 증가할 수 있고, 제3 부분과 제4 부분의 경계에서 폭은 W22에서 W21로 감소할 수 있다.
도 12를 참조하면, 도 9와 달리, 몇몇 실시예에 따른 반도체 장치는 제2 층간 절연막(162)을 더 포함할 수 있다. 제2 층간 절연막(162)은 제1 층간 절연막(161) 상에 배치될 수 있다. 제3 방향(DR3)에서, 제2 층간 절연막(162)의 두께는 제1 층간 절연막(160)의 두께, 제1 전극간 절연막(130, 135)의 두께 및 제2 전극간 절연막(230)의 두께보다 두꺼울 수 있다.
제2 층간 절연막(162)은 예를 들어, TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
제1 채널홀(CH1)은 제1 하부 채널홀(CH1L) 및 제1 상부 채널홀(CH1L)과 연결되는 제1 중간 채널홀(CH1M)을 더 포함할 수 있다.
제1 하부 채널홀(CH1L)은 제1 게이트 전극(145)을 모두 관통할 수 있다.
제1 중간 채널홀(CH1M)은 제1 층간 절연막(160)을 관통할 수 있다. 제1 중간 채널홀(CH1M)의 측벽은 제1 층간 절연막(160)에 의해 정의될 수 있다. 제1 층간 절연막(160)은 제1 중간 채널홀(CH1M) 내 채널 구조체(CS)에 의해 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 중간 채널홀(CH1M)은 예를 들어, 제3 방향(DR3)을 기준으로 제1 하부 채널홀(CH1L) 및 제1 상부 채널홀(CH1L)과 다른 기울기를 가질 수 있다. 예를 들어, 제1 중간 채널홀(CH1M)의 측벽은 기판(100)의 상면에 대해 실질적으로 수직일 수 있다. 즉, 제1 중간 채널홀(CH1M)의 폭은 예를 들어, 실질적으로 일정할 수 있다.
제1 상부 채널홀(CH1H)은 제2 층간 절연막(162)을 관통할 수 있다.
제1 하부 채널홀(CH1L)의 폭은 기판(100)의 상면으로부터 멀어질수록 W33까지 증가할 수 있다. 제2 중간 채널홀(CH1M)의 폭은 W33으로 일정할 수 있다. 제1 상부 채널홀(CH1H)의 폭은 기판(100)의 상면으로부터 멀어질수록 W33에서 W32로 감소할 수 있다. 제2 채널홀(CH2)의 폭은 W31에서 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 제1 상부 채널홀(CH1L)과 제2 채널홀(CH2)의 경계에서, 제1 상부 채널홀(CH1L)의 폭(W32)은 제2 채널홀(CH2)의 폭(W31)보다 클 수 있다.
도 13을 참조하면, 도 12와 달리, 몇몇 실시예에 따른 반도체 장치는 제1 하부 채널홀(CH1L)과 제1 중간 채널홀(CH1M)의 경계에서, 제1 하부 채널홀(CH1L)의 폭(W33)은 제1 중간 채널홀(CH1M)의 폭(W35)보다 클 수 있다. 제1 중간 채널홀(CH1M)과 제1 상부 채널홀(CH1H)의 경계에서, 제1 중간 채널홀(CH1M)의 폭(W35)은 제1 상부 채널홀(CH1H)의 폭(W34)보다 작을 수 있다. 제1 상부 채널홀(CH1H)의 폭은 기판(100)의 상면으로부터 멀어질수록 W34에서 W32로 감소할 수 있다.
채널 절연막(182)은 채널홀(CH)의 프로파일을 따라 연장될 수 있다. 채널 절연막(182)은 제1 층간 절연막(160)의 돌출된 부분(160P2)의 프로파일을 따라 연속으로 연장될 수 있다. 이에 따라 채널 구조체(CS)는 기판(100)의 상면으로부터 멀어질수록 폭이 W33까지 증가하는 제1 부분과, 폭이 W33보다 작은 W35인 제2 부분과, 폭이 W35보다 큰 W34에서 W32로 감소하는 제3 부분과, 폭이 W32보다 작은 W31에서 감소하는 제4 부분을 포함할 수 있다. 제1 부분과 제2 부분의 경계에서 폭은 W33에서 W35으로 감소할 수 있고, 제2 부분과 제3 부분의 경계에서 폭은 W35에서 W34로 증가할 수 있고, 제3 부분과 제4 부분의 경계에서 폭은 W32에서 W31로 감소할 수 있다. 제1 부분과 제3 부분은 제1 층간 절연막(160)에 의해 제3 방향(DR3)으로 서로 이격될 수 있다.
몇몇 실시예에서, 도시된 바와 달리, 제1 중간 채널홀(CH1M)과 제1 상부 채널홀(CH1H)의 경계에서 제1 상부 채널홀(CH1H)의 폭(W34)은, 제1 하부 채널홀(CH1L)과 제1 중간 채널홀(CH1M)의 경계에서, 제1 하부 채널홀(CH1L)의 폭(W33)보다 클수도 있고 작을 수도 있다. 이는 추후 도 37에서 식각 정지막(170)을 형성하는 제조 방법에 의해 기인될 수 있다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치는 도 3과 달리 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 배치된 제3 적층 구조체(ST3)를 더 포함할 수 있다.
제3 적층 구조체(ST3)는 제3 방향(DR3)으로 교대로 적층된 복수의 제3 전극간 절연막(330), 복수의 제3 게이트 전극(345), 및 제3 층간 절연막(163)을 포함할 수 있다. 제3 전극간 절연막(330)은 제3 방향(DR3)으로 이격된 제3 게이트 전극(345) 사이에 배치될 수 있다. 제3 전극간 절연막(330) 및 제3 게이트 전극(345)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다. 제3 층간 절연막(163)은 제3 방향(DR3)에서 제3 적층 구조체(ST3)의 최상부에 배치될 수 있다.
제3 게이트 전극(345)은 예를 들어, 도전성 물질을 포함할 수 있다. 예를 들어, 제3 게이트 전극(345)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 전극간 절연막(330)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 전극간 절연막(330)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 층간 절연막(163)은 상온(room temperature)에서 원자층증착법(Atomic Layer Deposition)에 의해 형성된 산화물막(ALD-OX)일 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널홀(CH)은 제3 적층 구조체(ST3)를 관통하는 제3 채널홀(CH3)을 더 포함할 수 있다. 제3 채널홀(CH3)은 제3 적층 구조체(ST3)의 하부를 관통하여 제3 게이트 전극(345)의 일부를 관통하는 제3 하부 채널홀(CH3L)과 제3 적층 구조체(ST3)의 상부를 관통하여 제3 게이트 전극(345)의 나머지 일부를 관통하는 제3 상부 채널홀(CH3H)을 포함할 수 있다. 제3 상부 채널홀(CH3H)은 제3 층간 절연막(163)을 관통할 수 있다. 제2 채널홀(CH2), 제3 상부 채널홀(CH3H), 제3 하부 채널홀(CH3L), 제1 상부 채널홀(CH1H) 및 제1 하부 채널홀(CH1L)은 차례로 연속되어 연결될 수 있다.
제3 채널홀(CH3)의 측벽은 제3 하부 채널홀(CH3L)과 제3 상부 채널홀(CH3H)의 경계에서 기울기가 변할 수 있다. 제3 방향(DR3)을 기준으로, 제3 하부 채널홀(CH3L)의 측벽의 기울기는 제3 상부 채널홀(CH3H)의 측벽의 기울기보다 작을 수 있다.
도 15 내지 도 27은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 15 내지 도 27은 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다.
도 15를 참조하면, 기판(100) 상에 소오스 도전층(110) 및 대체 절연막(120)이 순차적으로 형성될 수 있다. 대체 절연막(120) 상에, 제1 전극간 절연막(130) 및 제1 몰드 희생막(140)이 제3 방향(DR3)으로 교대로 적층된 제1 몰드 구조체(MS1)가 형성될 수 있다.
제1 몰드 구조체(MS1) 내에 제1 하부 채널홀(CH1L)이 형성될 수 있다. 제1 하부 채널홀(CH1L)은 예를 들어, 건식 식각 공정에 의해 형성될 수 있다.
도 16을 참조하면, 제1 몰드 구조체(MS1) 상에 제1 하부 채널홀(CH1L)을 채우는 제1 희생막(150)을 형성할 수 있다. 제1 희생막(150)은 제1 하부 채널홀(CH1L)을 채우고 제1 몰드 희생막(140)의 상면 상에 형성될 수 있다. 제1 희생막(150)은 예를 들어, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질일 수 있고, 스핀 코팅(spin coating) 공정에 의해 형성될 수 있다.
도 17을 참조하면, 제1 희생막(150)에 베이크(bake) 공정이 수행될 수 있다. 이에 따라 제1 희생막(150)은 수축(shrink)될 수 있다.
도 18을 참조하면, 제1 몰드 구조체(MS1)의 상면 상의 제1 희생막(150) 및 제1 하부 채널홀(CH1L)의 상부를 채우는 제1 희생막(150)이 제거될 수 있다. 예를 들어, 제1 희생막(150)은 건식 식각 공정에 의해 제거될 수 있다. 이 과정에서, 제1 몰드 구조체(ST1)의 일부가 같이 식각되어, 제1 상부 채널홀(CH1H)이 형성될 수 있다. 이에 따라 제1 채널홀(CH1)이 형성될 수 있다.
또한 도 3의 스크라이브 레인 영역(SL) 내 더미홀(DH)은 제1 채널홀(CH1)과 동시에 형성될 수 있다.
도 19를 참조하면, 제1 상부 채널홀(CH1H)의 프로파일 및 제1 희생막(150)의 상면을 따라 제1 층간 절연막(160)이 형성될 수 있다. 제1 층간 절연막(160)은 제1 몰드 희생막(140)의 상면, 제1 상부 채널홀(CH1H)의 측벽 및 제1 희생막(150)의 상면을 따라 형성될 수 있다.
또한 제1 층간 절연막(160)은 도 3의 스크라이브 레인 영역(SL) 내 더미홀(DH)의 프로파일 및 제1 충전 산화막(132)의 상면을 따라 형성될 수 있다.
도 20을 참조하면, 제1 하부 채널홀(CH1L) 내 제1 희생막(150)이 제거될 수 있다. 제1 층간 절연막(160)은 예를 들어, 10nm 이하의 두께를 갖고 상온(room temperature)에서 원자층증착법(Atomic Layer Deposition)에 의해 형성된 산화물막(ALD-OX)로, 충분히 단단하지 못한 막질일 수 있다. 따라서 제1 희생막(150)은 애싱(ashing) 공정에 의해 제거될 수 있다. 이에 따라 제1 하부 채널홀(CH1L) 내 에어갭(AG)이 형성될 수 있다. 에어갭(AG)은 제1 하부 채널홀(CH1L)의 측벽 및 제1 층간 절연막(160)의 바닥면에 의해 정의될 수 있다.
또한 도 3의 스크라이브 레인 영역(SL)의 하부 더미홀(DHL) 내에도 에어갭(AG)이 형성될 수 있다.
도 21을 참조하면, 제1 층간 절연막(160) 상에 제1 상부 채널홀(CH1H)을 채우는 식각 정지막(170)이 형성될 수 있다. 예를 들어, 식각 정지막(170)은 제1 층간 절연막(160)의 상면을 덮도록 형성된 후, 평탄화 공정에 의해 제1 몰드 희생막(140) 상의 제1 층간 절연막(160)의 상면이 노출될 때까지 식각 정지막(170)을 평탄화 할 수 있다.
식각 정지막(170)은 산화물 및 질화물에 대해 식각 선택비를 갖는 물질일 수 있다. 식각 정지막(170)은 예를 들어, 폴리 실리콘, AlO 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 식각 정지막(170)은 예를 들어, 금속 물질을 포함할 수 있다. 식각 정지막(170)은 예를 들어, TiN, W 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한 도 3의 스크라이브 레인 영역(SL)의 하부 더미홀(DHL)을 채우는 식각 정지막(170)이 형성될 수 있다.
도 22를 참조하면, 제1 층간 절연막(160) 및 식각 정지막(170) 상에, 제2 전극간 절연막(230) 및 제2 몰드 희생막(240)이 제3 방향(DR3)으로 교대로 적층된 제2 몰드 구조체(MS2)가 형성될 수 있다.
도 23을 참조하면, 제2 몰드 구조체(MS2) 내에 제2 채널홀(CH2)이 형성될 수 있다. 제2 채널홀(CH2)은 예를 들어, 건식 식각 공정에 의해 형성될 수 있다. 제2 채널홀(CH2)은 식각 정지막(170)의 상부 일부까지 관통할 수 있다.
도 24를 참조하면, 제2 채널홀(CH2)의 프로파일 및 제2 몰드 구조체(MS2)의 상면의 상면을 따라 제2 층간 절연막(260)이 형성될 수 있다. 제2 층간 절연막(260)은 제2 전극간 절연막(230)이 상면, 제2 채널홀(CH2)의 측벽과 바닥면을 따라 형성될 수 있다.
도 25를 참조하면, 제2 전극간 절연막(230)의 상면 상의 제2 층간 절연막(260) 및 제2 채널홀(CH2)의 바닥면 상의 제2 층간 절연막(260)이 제거될 수 있다. 예를 들어, 제2 층간 절연막(260)은 에치백 공정에 의해 제거될 수 있다. 이에 따라 식각 정지막(170)의 상면이 노출될 수 있다.
도 26을 참조하면, 제2 채널홀(CH2)을 통해 식각 정지막(170)이 제거될 수 있다. 식각 정지막(170)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 상부 채널홀(CH1H) 내, 에어갭(AG)을 정의하는 제1 층간 절연막(160)이 노출될 수 있다.
도 27을 참조하면, 제2 채널홀(CH2)의 측벽을 따라 형성된 제2 층간 절연막(260), 제1 상부 채널홀(CH1H)의 측벽을 따라 형성된 제1 층간 절연막(160) 및 에어갭(AG)을 정의하는 제1 층간 절연막(160)이 제거될 수 있다. 예를 들어, 제1 층간 절연막(160) 및 제2 층간 절연막(260)은 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 채널홀(CH1) 및 제2 채널홀(CH2) 내 제1 층간 절연막(160) 및 제2 층간 절연막(260)이 모두 제거될 수 있다. 이 때, 제2 채널홀(CH2)의 측벽에 형성된 제2 층간 절연막(260)에 의해, 제2 몰드 구조체(MS2) 내 제2 전극간 절연막(230)의 식각을 방지할 수 있다.
이어서 도 3을 참조하면, 채널홀(CH) 내에 채널 구조체(CS)가 형성될 수 있다. 채널 구조체(CS)의 일부를 제거하여 채널홀(CH) 내에 비트라인 패드(186)가 형성될 수 있다.
이어서, 비트라인 패드(186) 상에 상부 절연막(235)이 형성될 수 있다.
이어서, 제1 몰드 구조체(MS1), 제1 층간 절연막(160) 및 제2 몰드 구조체(MS2)를 관통하는 절단 라인 트렌치(미도시)가 형성될 수 있다. 절단 라인 트렌치를 통해 대체 절연막(120)이 제거될 수 있다. 대체 절연막(120)이 제거된 공간에, 지지층(125)이 형성될 수 있다. 이 때 채널 구조체(CS)의 하부의 채널 절연막(182)이 제거되어 채널막(180)이 노출될 수 있다. 채널 절연막(182)이 제거된 공간에, 지지층(125)이 형성되어 채널막(180)과 소오스 도전층(110)을 전기적으로 연결할 수 있다.
절단 라인 트렌치를 통해 제1 몰드 희생막(140) 및 제2 몰드 희생막(240)이 제거될 수 있다. 제1 몰드 희생막(140)이 제거된 공간에 제1 게이트 전극(145)이 형성될 수 있고, 제2 몰드 희생막(240)이 제거된 공간에 제2 게이트 전극(245)이 형성될 수 있다.
다르게 설명하면, 대체 금속 게이트(Replacement metal gate) 공정을 통해, 제1 몰드 희생막(140) 및 제2 몰드 희생막(240)이 제1 게이트 전극(145) 및 제2 게이트 전극(245)으로 교체될 수 있다.
이어서 비트라인 플러그(190) 및 비트라인(BL)이 형성될 수 있다.
제1 채널홀(CH1) 내 희생 패턴을 형성한 후, 희생 패턴을 식각 정지막으로 하여 제2 채널홀(CH2)을 형성할 수 있다. 희생 패턴이 폴리 실리콘을 포함하는 경우, 제2 채널홀(CH2)은 희생 패턴 내로 일부 형성될 수 있다. 이에 따라 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 일정 두께의 절연막이 필요하다. 절연막의 두께로 인해, 채널홀(CH)을 통해 흐르는 전류가 열화될 수 있다.
또한 제2 채널홀(CH2) 형성 후, 희생 패턴을 제거하는 경우, 제2 채널홀(CH2)의 직경이 작아 희생 패턴이 완전히 제거되지 않을 수 있다. 희생 패턴이 전도성 물질인 폴리 실리콘을 포함하는 경우, 폴리 실리콘으로 인해 게이트 전극(145, 245) 간의 브릿지가 발생할 수 있다.
하지만, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 채널홀(CH1) 내 에어갭(AG)이 형성된 상태에서 제2 채널홀(CH2)을 형성할 수 있다. 따라서 제1 채널홀(CH1) 내 희생 패턴이 존재하지 않기 때문에, 제1 채널홀(CH1) 내 잔존하는 희생 패턴으로 인한 게이트 전극(145, 245) 간의 브릿지가 방지될 수 있다. 또한 산화물 및 질화물에 대해 식각 선택비를 갖는 물질을 포함하는 식각 정지막(170)을 이용하여 제2 채널홀(CH2)을 형성하므로, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 일정 두께의 절연막이 필요하지 않을 수 있다. 이에 따라 채널홀(CH)을 통해 흐르는 전류의 열화를 개선 및/또는 방지할 수 있다.
도 28 및 도 29는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 28 및 도 29는 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다. 도 28은 도 15 이후의 도면이다.
도 28을 참조하면, 제1 몰드 구조체(MS1) 상에 제1 하부 채널홀(CH1L)을 채우는 제2 몰드 희생막(240)(152)을 형성할 수 있다. 제2 몰드 희생막(240)(152)은 제1 하부 채널홀(CH1L)을 채우고 제1 몰드 희생막(140)의 상면 상에 형성될 수 있다. 제2 몰드 희생막(240)(152)은 예를 들어, 탄소를 포함할 수 있고, 500도 이상의 고온에서 코팅 공정에 의해 형성될 수 있다. 이에 따라 도 17의 베이크 공정이 생략될 수 있고, 제2 몰드 희생막(240)(152)의 수축이 발생되지 않는다.
도 29를 참조하면, 제1 몰드 구조체(MS1)의 상면 상의 제2 몰드 희생막(240)(152) 및 제1 하부 채널홀(CH1L)의 상부를 채우는 제2 몰드 희생막(240)(152)이 제거될 수 있다. 예를 들어, 제2 몰드 희생막(240)(152)은 건식 에치백 공정에 의해 제거될 수 있다. 이 과정에서, 제1 몰드 구조체(ST1)의 일부가 같이 식각되어, 제1 상부 채널홀(CH1H)이 형성될 수 있다. 제2 몰드 희생막(240)(152)의 수축 없이 건식 에치백 공정이 수행되므로 보다 균일한 프로파일을 갖는 제1 상부 채널홀(CH1H)이 형성될 수 있다.
이어서 도 19의 공정이 수행될 수 있다.
도 30 내지 도 33은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 30 내지 도 33은 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다.
도 30을 참조하면, 기판(100) 상에 소오스 도전층(110) 및 대체 절연막(120)이 순차적으로 형성될 수 있다. 대체 절연막(120) 상에, 제1 전극간 절연막(130) 및 제1 몰드 희생막(140)이 제3 방향(DR3)으로 교대로 적층된 제1 몰드 구조체(MS1)가 형성될 수 있다 제3 방향(DR3)에서, 제1 몰드 구조체(MS1)의 최상부에 배치된 제1 전극간 절연막(135)의 두께는 다른 제1 전극간 절연막(130)의 두께 및 제2 전극간 절연막(230)의 두께보다 두꺼울 수 있다.
이어서, 도 16 내지 도 23의 공정이 수행될 수 있다. 이에 따라 도 31의 반도체 장치가 형성될 수 있다.
이어서 도 32를 참조하면, 제2 채널홀(CH2)을 통해 식각 정지막(170)이 제거될 수 있다. 식각 정지막(170)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 상부 채널홀(CH1H) 내, 에어갭(AG)을 정의하는 제1 층간 절연막(160)이 노출될 수 있다. 즉, 도 24 및 도 25의 공정이 생략될 수 있다.
도 33을 참조하면, 제2 채널홀(CH2)을 통해 제2 채널홀(CH2)에 의해 노출된 제1 층간 절연막(160)을 제거할 수 있다. 예를 들어, 제1 층간 절연막(160)은 에치백 공정에 의해 제거될 수 있다. 이에 따라 제2 채널홀(CH2)에 의해 노출되지 않은 제1 층간 절연막(160)이 제거되지 않아 돌출된 부분(160P1)이 형성될 수 있다.
이어서 도 11을 참조하면, 채널홀(CH) 내에 채널 구조체(CS) 및 비트라인 패드(186)가 형성될 수 있다. 상부 절연막(235), 지지층(125), 제1 게이트 전극(145), 제2 게이트 전극(245), 비트라인 플러그(190) 및 비트라인(BL)이 형성될 수 있다.
도 34 내지 도 41을 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 34 내지 도 41은 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다. 도 34는 도 30 이후의 도면이다.
도 34를 참조하면, 제1 몰드 구조체(MS1) 상에 제1 하부 채널홀(CH1L)을 채우는 제2 몰드 희생막(240)(152)을 형성할 수 있다. 제2 몰드 희생막(240)(152)은 제1 하부 채널홀(CH1L)을 채우고 제1 몰드 희생막(140)의 상면 상에 형성될 수 있다. 제2 몰드 희생막(240)(152)은 예를 들어, 탄소를 포함할 수 있고, 500도 이상의 고온에서 코팅 공정에 의해 형성될 수 있다.
이어서 평탄화 공정에 의해 제1 전극간 절연막(135) 및 제2 몰드 희생막(240)(152)의 상면이 동일 평면 상에 배치될 수 있다.
도 35를 참조하면, 평탄화가 수행된 제1 전극간 절연막(135) 및 제2 몰드 희생막(240)(152)의 상면 상에 제1 층간 절연막(160)이 형성될 수 있다.
도 36을 참조하면, 식각 정지막(170)이 제1 층간 절연막(160) 상에 형성될 수 있다. 식각 정지막(170)은 예를 들어, 패터닝 공정에 의해 형성될 수 있다. 이에 따라 식각 정지막(170)의 제1 방향(DR1)으로의 폭은 기판(100)으로부터 멀어질수록 감소할 수 있다. 또한 마스크 패턴(미도시)의 미스 얼라인으로 인해, 식각 정지막(170)의 하면의 제1 방향(DR1)으로의 폭은 제1 하부 채널홀(CH1L)의 제1 방향(DR1)으로의 폭보다 크거나 작을 수 있다.
도 37을 참조하면, 제1 층간 절연막(160) 상에 제2 층간 절연막(162)이 형성될 수 있다. 제2 층간 절연막(162)은 식각 정지막(170)의 상면을 노출시킬 수 있다.
도 38을 참조하면, 제2 층간 절연막(162) 상에 제2 전극간 절연막(230) 및 제2 몰드 희생막(240)이 제3 방향(DR3)으로 교대로 적층된 제2 몰드 구조체(MS2)가 형성될 수 있다. 2 몰드 구조체(MS2) 내에 제2 채널홀(CH2)이 형성될 수 있다.
도 39를 참조하면, 제2 채널홀(CH2)의 프로파일 및 제2 몰드 구조체(MS2)의 상면의 상면을 따라 제2 층간 절연막(260)이 형성될 수 있다. 제2 층간 절연막(260)은 제2 전극간 절연막(230)이 상면, 제2 채널홀(CH2)의 측벽과 바닥면을 따라 형성될 수 있다. 제2 전극간 절연막(230)의 상면 상의 제2 층간 절연막(260) 및 제2 채널홀(CH2)의 바닥면 상의 제2 층간 절연막(260)이 제거될 수 있다. 예를 들어, 제2 층간 절연막(260)은 에치백 공정에 의해 제거될 수 있다. 이에 따라 식각 정지막(170)의 상면이 노출될 수 있다.
도 40을 참조하면, 제2 채널홀(CH2)을 통해 식각 정지막(170)이 제거될 수 있다. 식각 정지막(170)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 층간 절연막(160)의 상면이 노출될 수 있다.
도 41을 참조하면, 제2 채널홀(CH2)의 측벽을 따라 형성된 제2 층간 절연막(260) 및 노출된 제1 층간 절연막(160)이 제거될 수 있다. 제1 층간 절연막(160)이 제거되면서 제1 층간 절연막(160)에 의해 정의되는 제1 중간 채널홀(CH1M)이 형성될 수 있다. 예를 들어, 제1 층간 절연막(160) 및 제2 층간 절연막(260)은 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 채널홀(CH1) 및 제2 채널홀(CH2) 내 제1 층간 절연막(160) 및 제2 층간 절연막(260)이 모두 제거될 수 있다.
이어서 도 12를 참조하면, 채널홀(CH) 내에 채널 구조체(CS) 및 비트라인 패드(186)가 형성될 수 있다. 상부 절연막(235), 지지층(125), 제1 게이트 전극(145), 제2 게이트 전극(245), 비트라인 플러그(190) 및 비트라인(BL)이 형성될 수 있다.
도 42 및 도 43은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 42 및 도 43은 도 2의 A-A를 따라서 절단한 단면도에 대응될 수 있다. 도 42는 도 38 이후의 도면이다.
도 42를 참조하면, 제2 채널홀(CH2)을 통해 식각 정지막(170)이 제거될 수 있다. 식각 정지막(170)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 이에 따라 제1 층간 절연막(160)의 상면이 노출될 수 있다.
도 43을 참조하면, 제2 채널홀(CH2)을 통해 노출된 제1 층간 절연막(160)이 제거될 수 있다. 예를 들어, 제1 층간 절연막(160)은 에치백 공정에 의해 제거될 수 있다. 이에 따라 제2 채널홀(CH2)에 의해 노출되지 않은 제1 층간 절연막(160)이 제거되지 않아 돌출된 부분(160P2)이 형성될 수 있다.
이어서 도 13을 참조하면, 채널홀(CH) 내에 채널 구조체(CS) 및 비트라인 패드(186)가 형성될 수 있다. 상부 절연막(235), 지지층(125), 제1 게이트 전극(145), 제2 게이트 전극(245), 비트라인 플러그(190) 및 비트라인(BL)이 형성될 수 있다.
도 44는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 44는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 14를 참조하여 상술한 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다. 공통 소오스 라인(CSL)은 도 1 내지 도 14를 참조하여 상술한 소오스 도전층(110)에 대응될 수 있고, 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 및, 제1 및 제2 게이트 하부 라인들(LL1, LL2)은 도 1 내지 도 14를 참조하여 상술한 제1 및 제2 게이트 전극(145, 245)에 대응될 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 45는 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 45를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 44의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 제1 및 제2 적층 구조체(3210) 및 채널 구조체(3220)를 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 14를 참조하여 상술한 반도체 장치를 포함할 수 있다
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 46 및 도 47은 몇몇 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 46 및 도 47은 각각 도 45의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 45의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 46을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 45와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 도전층(3205), 소오스 도전층 (3205) 상의 제1 및 제2 적층 구조체(3210), 제1 및 제2 적층 구조체(3210)를 관통하는 채널 구조체들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 44의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 44의 1115)을 포함할 수 있다. 제2 구조물(3200)은 확대도에 도시된 것과 같이, 제1 적층 구조체(ST1)를 관통하는 제1 채널홀(CH1)과 제2 적층 구조체(ST2)를 관통하는 제2 채널홀(CH2)을 포함하는 채널홀(CH)이 형성될 수 있다. 제1 채널홀(CH1)은 제1 적층 구조체(ST1)의 하부를 관통하여 제1 게이트 전극(145)의 일부를 관통하는 제1 하부 채널홀(CH1L)과 제1 적층 구조체(ST1)의 상부를 관통하여 제1 게이트 전극(145)의 나머지 일부를 관통하는 제1 상부 채널홀(CH1H)을 포함할 수 있다. 제1 상부 채널홀(CH1H)은 제1 층간 절연막(160)을 관통할 수 있다. 제2 채널홀(CH2)은 제2 게이트 전극(245)을 관통할 수 있다. 제1 상부 채널홀(CH1H)은 제1 하부 채널홀(CH1L)과 연결될 수 있고, 제2 채널홀(CH2)은 제1 상부 채널홀(CH1H)과 연결될 수 있다. 제1 채널홀(CH)의 측벽은 제1 하부 채널홀(CH1L)과 제1 상부 채널홀(CH1H)의 경계에서 기울기가 변할 수 있다. 제1 하부 채널홀(CH1L)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기를 가질 수 있다. 제1 상부 채널홀(CH1H)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기와 다른 제2 기울기를 가질 수 있다. 제2 기울기는 예를 들어, 제1 기울기보다 클 수 있다. 제2 채널홀(CH2)의 측벽은 제3 방향(DR3)을 기준으로 제3 기울기를 가질 수 있다. 제2 기울기는 예를 들어 제3 기울기보다 클 수 있으나, 이에 제한되는 것은 아니다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 47을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 도전층(4205), 소오스 도전층 (4205)과 제1 구조물(4100) 사이의 제1 및 제2 적층 구조체(4210), 제1 및 제2 적층 구조체(4210)를 관통하는 채널 구조물들(4220)과 분리 구조물(4230), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 44의 1115)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 44의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제2 구조물(4200)은 확대도에 도시된 것과 같이, 제1 적층 구조체(ST1)를 관통하는 제1 채널홀(CH1)과 제2 적층 구조체(ST2)를 관통하는 제2 채널홀(CH2)을 포함하는 채널홀(CH)이 형성될 수 있다. 제1 채널홀(CH1)은 제1 적층 구조체(ST1)의 하부를 관통하여 제1 게이트 전극(145)의 일부를 관통하는 제1 하부 채널홀(CH1L)과 제1 적층 구조체(ST1)의 상부를 관통하여 제1 게이트 전극(145)의 나머지 일부를 관통하는 제1 상부 채널홀(CH1H)을 포함할 수 있다. 제1 상부 채널홀(CH1H)은 제1 층간 절연막(160)을 관통할 수 있다. 제2 채널홀(CH2)은 제2 게이트 전극(245)을 관통할 수 있다. 제1 상부 채널홀(CH1H)은 제1 하부 채널홀(CH1L)과 연결될 수 있고, 제2 채널홀(CH2)은 제1 상부 채널홀(CH1H)과 연결될 수 있다. 제1 채널홀(CH)의 측벽은 제1 하부 채널홀(CH1L)과 제1 상부 채널홀(CH1H)의 경계에서 기울기가 변할 수 있다. 제1 하부 채널홀(CH1L)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기를 가질 수 있다. 제1 상부 채널홀(CH1H)의 측벽은 제3 방향(DR3)을 기준으로 제1 기울기와 다른 제2 기울기를 가질 수 있다. 제2 기울기는 예를 들어, 제1 기울기보다 클 수 있다. 제2 채널홀(CH2)의 측벽은 제3 방향(DR3)을 기준으로 제3 기울기를 가질 수 있다. 제2 기울기는 예를 들어 제3 기울기보다 클 수 있으나, 이에 제한되는 것은 아니다. 반도체 칩들(2200a) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 접합 구조물들(4210) 중 일부와 전기적으로 연결될 수 있다.
도 46의 반도체 칩들(2200) 및 도 47의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 46의 반도체 칩들(2200) 및 도 47의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소오스 도전층
125: 지지층 170: 식각 정지막
ST1, ST2: 제1 및 제2 적층 구조체
CS: 채널 구조체

Claims (10)

  1. 기판 상에, 제1 방향으로 적층된 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에, 상기 제1 방향으로 적층된 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체;
    상기 제1 적층 구조체의 하부를 관통하여 상기 제1 게이트 전극의 일부를 관통하는 제1 하부 채널홀과, 상기 제1 하부 채널홀과 연결되고 상기 제1 적층 구조체의 상부를 관통하여 상기 제1 게이트 전극의 나머지를 관통하는 제1 상부 채널홀과, 상기 제1 상부 채널홀과 연결되고 상기 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀; 및
    상기 채널홀 내의 채널 구조체를 포함하고,
    상기 제1 방향을 기준으로, 상기 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 상기 제1 상부 채널홀의 측벽은 상기 제1 기울기와 다른 제2 기울기를 갖고, 상기 제2 채널홀의 측벽은 상기 제2 기울기와 다른 제3 기울기를 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향에서, 상기 제1 하부 채널홀의 폭, 상기 제1 상부 채널홀의 폭 및 상기 제2 채널홀의 폭은 상기 기판으로부터 멀어질수록 증가하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 상부 채널홀과 상기 제2 채널홀의 경계에서, 상기 제1 상부 채널홀의 상기 제1 방향과 교차하는 제2 방향으로의 폭은 상기 제2 채널홀의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 적층 구조체는 상기 제2 적층 구조체와 접하는 제1 층간 절연막을 더 포함하고,
    상기 제1 상부 채널홀은 상기 제1 층간 절연막을 관통하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 채널 구조체는,
    상기 채널홀의 프로파일을 따라 연속으로 형성되는 채널 절연막과,
    상기 채널 절연막 상의 채널막과,
    상기 채널막 상에 상기 채널홀을 채우는 채널 필링막을 포함하는 반도체 장치.
  6. 기판 상에, 제1 방향으로 교대로 적층된 복수의 제1 전극간 절연막 및 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에, 상기 제1 방향으로 교대로 적층된 복수의 제1 전극간 절연막 및 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체;
    상기 제1 적층 구조체의 하부를 관통하는 제1 하부 채널홀과, 상기 제1 하부 채널홀과 연결되고 상기 제1 적층 구조체의 상부를 관통하는 제1 상부 채널홀과, 상기 제1 상부 채널홀과 연결되고 상기 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀;
    상기 채널홀의 프로파일을 따라 연속으로 형성되는 채널 절연막과, 상기 채널 절연막 상의 채널막과, 상기 채널막 상에 상기 채널홀을 채우는 채널 필링막을 포함하는 채널 구조체;
    상기 기판과 상기 제1 적층 구조체 사이에 배치된 소오스 도전층; 및
    상기 소오스 도전층과 상기 제1 적층 구조체 사이에 배치되고, 상기 채널 절연막을 관통하여 상기 채널막과 직접 접촉하는 지지층을 포함하고,
    상기 제1 방향을 기준으로, 상기 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 상기 제1 상부 채널홀의 측벽은 상기 제1 기울기와 다른 제2 기울기를 갖고, 상기 제2 채널홀의 측벽은 상기 제2 기울기와 다른 제3 기울기를 갖는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 상부 채널홀은 상기 복수의 제1 게이트 전극의 적어도 일부를 관통하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 방향과 교차하는 제2 방향에서, 상기 제1 하부 채널홀의 폭, 상기 제1 상부 채널홀의 폭 및 상기 제2 채널홀의 폭은 상기 기판으로부터 멀어질수록 증가하고,
    상기 제2 기울기는 상기 제1 기울기 및 상기 제3 기울기보다 큰 반도체 장치.
  9. 제 6항에 있어서,
    상기 제1 상부 채널홀은 상기 복수의 제1 게이트 전극을 관통하지 않고, 상기 복수의 제1 전극간 절연막 중 상기 기판으로부터 가장 먼 제1 상부 전극간 절연막을 관통하는 반도체 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 장치는,
    주변 회로를 포함하는 제1 구조물과,
    상기 주변 회로와 전기적으로 연결되는 입출력 연결 배선을 포함하는 제2 구조물과,
    상기 제2 구조물 내로 연장되는 상기 입출력 연결 배선과 전기적으로 연결되는 입출력 패드를 포함하고,
    상기 제2 구조물은,
    기판 상에, 제1 방향으로 적층된 복수의 제1 게이트 전극을 포함하는 제1 적층 구조체와,
    상기 제1 적층 구조체 상에, 상기 제1 방향으로 적층된 복수의 제2 게이트 전극을 포함하는 제2 적층 구조체와,
    상기 제1 적층 구조체의 하부를 관통하여 상기 제1 게이트 전극의 일부를 관통하는 제1 하부 채널홀과, 상기 제1 하부 채널홀과 연결되고 상기 제1 적층 구조체의 상부를 관통하여 상기 제1 게이트 전극의 나머지를 관통하는 제1 상부 채널홀과, 상기 제1 상부 채널홀과 연결되고 상기 제2 적층 구조체를 관통하는 제2 채널홀을 포함하는 채널홀과,
    상기 채널홀 내의 채널 구조체를 포함하고,
    상기 제1 방향을 기준으로, 상기 제1 하부 채널홀의 측벽은 제1 기울기를 갖고, 상기 제1 상부 채널홀의 측벽은 상기 제1 기울기와 다른 제2 기울기를 갖고, 상기 제2 채널홀의 측벽은 상기 제2 기울기와 다른 제3 기울기를 갖는 전자 시스템.
KR1020210050543A 2021-04-19 2021-04-19 반도체 장치 및 이를 포함하는 전자 시스템 KR20220144187A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210050543A KR20220144187A (ko) 2021-04-19 2021-04-19 반도체 장치 및 이를 포함하는 전자 시스템
US17/504,312 US20220336586A1 (en) 2021-04-19 2021-10-18 Semiconductor device and electronic system including the same
CN202210411474.XA CN115224040A (zh) 2021-04-19 2022-04-19 半导体装置及包括该半导体装置的电子系统
US18/492,445 US20240055486A1 (en) 2021-04-19 2023-10-23 Semiconductor device and electronic system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210050543A KR20220144187A (ko) 2021-04-19 2021-04-19 반도체 장치 및 이를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
KR20220144187A true KR20220144187A (ko) 2022-10-26

Family

ID=83602844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210050543A KR20220144187A (ko) 2021-04-19 2021-04-19 반도체 장치 및 이를 포함하는 전자 시스템

Country Status (3)

Country Link
US (2) US20220336586A1 (ko)
KR (1) KR20220144187A (ko)
CN (1) CN115224040A (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150064520A (ko) * 2013-12-03 2015-06-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102608173B1 (ko) * 2016-03-11 2023-12-01 에스케이하이닉스 주식회사 메모리 장치 및 이의 제조 방법
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
KR102476354B1 (ko) * 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
KR20200033370A (ko) * 2018-09-19 2020-03-30 삼성전자주식회사 3차원 반도체 메모리 장치
US11393672B2 (en) * 2020-02-12 2022-07-19 Micron Technology, Inc. Methods of forming microelectronic devices including an interdeck region between deck structures

Also Published As

Publication number Publication date
US20240055486A1 (en) 2024-02-15
CN115224040A (zh) 2022-10-21
US20220336586A1 (en) 2022-10-20

Similar Documents

Publication Publication Date Title
KR20220060620A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220140917A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220093687A (ko) 수직형 메모리 장치
US20240015967A1 (en) Semiconductor device and method of manufacturing the same
KR20220048530A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
US20220139944A1 (en) Semiconductor device and data storage system including the same
US20220173118A1 (en) Semiconductor device, method of manufacturing the same, and massive data storage system including the same
US20220199767A1 (en) Semiconductor device including stopper layer and electronic system including the same
KR20220147752A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220140303A (ko) 반도체 장치
KR20220144187A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
US20240057333A1 (en) Semiconductor memory device and electronic system including the same
US20230240073A1 (en) Semiconductor devices and data storage systems including the same
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
US20220384479A1 (en) Semiconductor device including dam structure having air gap and electronic system including the same
US20230275054A1 (en) Semiconductor devices and data storage systems including the same
US20230138478A1 (en) Semiconductor devices and data storage systems including the same
US20230058328A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20240155849A1 (en) Semiconductor devices and data storage systems including the same
US20230012115A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20220344367A1 (en) Methods of manufacturing a semiconductor device
KR20230063448A (ko) 반도체 장치
KR20240036312A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템
KR20230075106A (ko) 반도체 장치
KR20210025032A (ko) 반도체 장치 및 이를 포함하는 전자 시스템

Legal Events

Date Code Title Description
A201 Request for examination