KR20220147752A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220147752A
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전우용
최무림
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삼성전자주식회사
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Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 제 1 본딩 패드들을 포함하는 주변 회로 구조체; 및 반도체막 상에 3차원적으로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결되며 상기 제 1 본딩 패드들과 접합되는 제 2 본딩 패드들을 포함하는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 상기 반도체막과 동일한 레벨에 위치하는 저항 패턴; 상기 반도체막의 상면 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 구조체들을 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 제 1 본딩 패드들을 포함하는 주변 회로 구조체; 및 반도체막 상에 3차원적으로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결되며 상기 제 1 본딩 패드들과 접합되는 제 2 본딩 패드들을 포함하는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 상기 반도체막과 동일한 레벨에 위치하는 저항 패턴; 상기 반도체막의 상면 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및 상기 적층 구조체를 관통하는 수직 구조체들을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 주변회로 배선들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막과 수평적으로 이격되어 상기 주변 회로 구조체 상에 배치되는 저항 패턴; 상기 반도체막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및 상기 반도체막과 상기 적층 구조체 사이에 제공되는 소오스 구조체로서, 상기 소오스 구조체는 상기 반도체막 상에 차례로 적층된 소오스 반도체 패턴 및 서포트 반도체 패턴을 포함하되, 상기 저항 패턴은 상기 반도체막과 동일한 물질을 포함하고, 상기 저항 패턴의 상면은 상기 반도체막의 상면보다 낮거나 동일한 레벨에 위치할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전자 시스템은 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 주변회로 배선들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 셀 어레이 구조체; 및 상기 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되, 상기 셀 어레이 구조체는: 반도체막; 상기 반도체막과 수평적으로 이격되어 상기 주변 회로 구조체 상에 배치되는 저항 패턴으로서, 상기 저항 패턴은 상기 반도체막과 동일한 물질을 포함하며, 상기 반도체막의 상면보다 낮거나 동일한 레벨에 위치하는 상면을 갖는 것; 및 상기 반도체막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 셀 어레이의 구조체의 반도체막과 함께 저항 패턴을 형성될 수 있다. 따라서, 적층 구조체의 전극들의 수가 증가와 함께 주변 회로 구조체의 트랜지스터들의 수가 증가하더라도 주변 회로들이 차지하는 면적을 확보할 수 있다. 따라서, 반도체 장치의 집적도를 보다 향상시킬 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치에서 셀 어레이 구조체의 평면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다.
도 7은 도 6a의 P1 부분을 확대한 도면이다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 A-A'선을 따라 자른 단면들을 나타낸다.
도 14는 도 13의 P2 부분을 확대한 도면이다.
도 15 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-ExprSS(Peripheral Component Interconnect ExprSS), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 금속 구조체를 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 금속 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제 1 구조물(3100) 및 도 4의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제 2 구조물(3200) 및 도 4의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치에서 셀 어레이 구조체의 평면도이다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 A-A'선 및 B-B'선을 따라 자른 단면들을 나타낸다. 도 7은 도 6a의 P1 부분을 확대한 도면이다.
본 발명의 실시예들에 따른 반도체 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제 1 반도체 기판(제 1 웨이퍼) 상에 셀 어레이 구조체(CS)을 포함하는 상부 칩을 제작하고, 제 1 반도체 기판(10)과 다른 제 2 반도체 기판(20; 제 2 웨이퍼) 상에 주변 회로 구조체(PS)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드와 하부 칩의 최상부 메탈층에 형성된 본딩 메탈 패드를 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈 패드가 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈 패드는 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
셀 어레이 구조체(CS)는 반도체막(100) 상에 3차원적으로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 제 1 본딩 패드들(BP1)과 전기적으로 연결될 수 있다.
보다 상세하게, 셀 어레이 구조체(CS)는 반도체막(100), 소오스 구조체(CST), 적층 구조체(ST), 수직 구조체들(VS), 비트 라인들(BL), 저항 패턴(RP), 셀 및 주변 콘택 플러그들(CPLG, PPLG), 및 입출력 콘택 플러그(IOPLG)를 포함할 수 있다.
셀 어레이 구조체(CS)는 셀 어레이 영역(CAR) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)을 포함할 수 있으며, 제 1 연결 영역(CNR1)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 제 2 연결 영역(CNR2) 사이에 위치할 수 있다.
셀 어레이 구조체(CS)의 반도체막(100)은 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 하부 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(100)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 반도체막(100)은 폴리실리콘막으로 이루어질 수 있다.
저항 패턴(RP)은 반도체막(100)과 수평적으로 이격되어 제 2 연결 영역(CNR2)에서 하부 절연막(50)의 상면 상에 배치될 수 있다.
저항 패턴(RP)은 반도체막(100)과 동일한 물질을 포함할 수 있으며, 일 예로, 저항 패턴(RP)은 폴리실리콘으로 이루어질 수 있다. 저항 패턴(RP)은 반도체막(100)과 실질적으로 동일한 두께를 가질 수 있다. 일 예로, 저항 패턴(RP)의 상면은 반도체막(100)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 실시예들에서, 저항 패턴(RP)은 셀 어레이 영역(CAR)에 제공되는 소오스 구조체(CST)와 다른 레벨, 즉, 소오스 구조체(CST)보다 낮은 레벨에 위치할 수 있다.
저항 패턴(RP)은 복수의 라인 부분들을 포함할 수 있으며, 라인 부분들은 서로 연결될 수 있다. 저항 패턴(RP)의 폭 및 두께에 따라 저항 패턴의 저항값이 달라질 수 있다. 저항 패턴(RP)의 유효 길이를 증가시킴으로써 저항 패턴의 저항값이 증가할 수 있다.
제 2 연결 영역(CNR2)에서 반도체막(100)의 측벽 및 저항 패턴(RP)의 측벽을 덮는 제 1 매립 절연 패턴(110)이 배치될 수 있다. 제 1 매립 절연 패턴(110)은 반도체막(100)의 상면 및 저항 패턴(RP)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다. 제 1 매립 절연 패턴(110)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
반도체막(100) 상에 소오스 구조체(CST)가 배치될 수 있다. 소오스 구조체(CST)는 소오스 반도체 패턴(SC) 및 소오스 반도체 패턴(SC) 상의 서포트 반도체 패턴(SP)을 포함할 수 있다. 소오스 구조체(CST)는 반도체막(100)의 상면과 평행할 수 있으며, 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 적층 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소오스 반도체 패턴(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 반도체 패턴(SC)은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
서포트 반도체 패턴(SP)은 소오스 반도체 패턴(SC)의 상면을 덮을 수 있으며, 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 서포트 반도체 패턴(SP)에서 n형 도펀트들의 농도는 소오스 반도체 패턴(SC)에서보다 낮을 수 있다. 셀 어레이 영역(CAR)에서 서포트 반도체 패턴(SP)의 일부분들은 소오스 반도체 패턴(SC)을 관통하여 반도체막(100)과 접촉할 수 있다.
소오스 구조체(CST) 상에 적층 구조체(ST)가 배치될 수 있다. 적층 구조체(ST)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다.
전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 게이트 상부 라인들(UL1, UL2)로써 사용될 수 있다.
전극들(GE)은 제 1 연결 영역(CNR1)에서 계단 구조를 갖도록 소오스 구조체(CST) 상에 적층될 수 있다. 전극들(GE) 각각은 제 1 연결 영역(CNR1)에서 패드부를 포함할 수 있다. 전극들(GE)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 전극들(GE)의 패드부들에 셀 콘택 플러그들(CPLG)이 각각 접속될 수 있다.
제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)이 반도체막(100) 상에서 적층 구조체(ST)를 관통할 수 있다. 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 제 1 연결 영역(CNR1)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 분리 구조체(SS2)는 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 제 2 분리 구조체(SS2)는 제 1 분리 구조체들(SS1) 사이에 배치될 수 있다. 제 1 방향(D1)으로, 제 2 분리 구조체(SS2)의 길이는 제 1 분리 구조체(SS1)의 길이보다 작을 수 있다. 다른 예로, 제 1 분리 구조체들(SS1) 사이에 복수 개의 제 2 분리 구조체들(SS2)이 제공될 수도 있다. 제 3 분리 구조체들(SS3)이 제 1 연결 영역(CNR1)에서 제 1 및 제 2 분리 구조체들(SS1, SS2)과 이격되어 평탄 절연막(120) 및 적층 구조체(ST)를 관통할 수 있다. 제 3 분리 구조체들(SS3)은 제 1 방향(D1)을 따라 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 각각은 적층 구조체(ST)의 측벽을 덮는 절연막을 포함할 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 더미 수직 구조체들(DVS)이 제 1 연결 영역(CNR1)에서 전극들(GE)의 패드부들을 관통할 수 있으며, 더미 수직 구조체들(DVS)은 수직 구조체들(VS)과 실질적으로 동일한 구조 및 물질들을 포함할 수 있다.
상세하게, 도 7을 참조하면, 수직 구조체들(VS) 각각은 수직 반도체 패턴(VP) 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상세하게, 수직 반도체 패턴(VP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VP)은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 수직 반도체 패턴(VP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(VP)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2), 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다.
데이터 저장 패턴(DSP)이 제 3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VP)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 또한, 잔여 데이터 저장 패턴(RDSP)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 반도체막(100) 내에 배치될 수 있다. 잔여 데이터 저장 패턴(RDSP)은 데이터 저장 패턴(DSP)과 동일한 박막 구조를 가질 수 있다.
수평 절연 패턴(HP)이 전극들(GE)의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(GE)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
각 수직 구조체(VS)의 수직 반도체 패턴(VP)의 측벽 일부는 소오스 반도체 패턴(SC)과 접촉할 수 있다. 각 수직 구조체(VS)에서 데이터 저장 패턴(DSP)의 바닥면은 최하층 전극(GE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소오스 반도체 패턴(SC)의 상면보다 높은 레벨에 위치할 수 있다.
다시, 도 5, 도 6a, 및 도 6b를 참조하면, 평탄 절연막(120)이 적층 구조체(ST)의 계단 구조를 덮을 수 있다. 평탄 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 층간 절연막들(130, 140, 150, 160, 170)이 평탄 절연막(120) 상에 차례로 적층될 수 있다. 층간 절연막들(130, 140, 150, 160, 170)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제 2 층간 절연막(140) 상에 배치될 수 있으며, 적층 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCT)을 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
셀 콘택 플러그들(CPLG)이 제 1 연결 영역(CNR1)에서 제 1 및 제 2 층간 절연막들(130, 140) 및 평탄 절연막(120)을 관통하여 전극들(GE)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다.
주변 콘택 플러그들(PPLG)은 제 2 연결 영역(CNR2)에서 제 1 및 제 2 층간 절연막들(130, 140) 및 평탄 절연막(120)을 관통하여 저항 패턴(RP)에 접속될 수 있다. 주변 콘택 플러그들(PPLG)의 상면들은 셀 콘택 플러그들(CPLG)의 상면들과 실질적으로 공면을 이룰 수 있다.
입출력 콘택 플러그들(IOPLG)은 제 2 연결 영역(CNR2)에서 입출력 패드(PAD)와 전기적으로 연결될 수 있다. 입출력 콘택 플러그들(IOPLG)은 반도체막(100) 및 저항 패턴(RP)과 이격될 수 있다. 입출력 콘택 플러그들(IOPLG)은 제 1 및 제 2 층간 절연막들(130, 140), 평탄 절연막(120), 제 1 및 제 2 매립 절연 패턴들(110, 115), 및 하부 절연막(50)을 관통할 수 있다.
셀, 주변, 및 입출력 콘택 플러그들(CPLG, PPLG, IOPLG) 각각은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등)을 포함하는 배리어 금속막 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등을 포함하는 금속막을 포함할 수 있다.
제 1 하부 도전 라인들(LCLa)이 제 1 연결 영역(CNR1)의 제 2 층간 절연막(140) 상에 배치될 수 있으며, 제 1 연결 콘택 플러그들(LCTa)을 통해 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
제 2 하부 도전 라인들(LCLb)이 제 2 연결 영역(CNR2)의 제 2 층간 절연막(140) 상에 배치될 수 있으며, 제 2 연결 콘택 플러그들(LCTb)을 통해 주변 콘택 플러그들(PPLG) 및 입출력 콘택 플러그들(IOPLG)에 접속될 수 있다.
제 3 층간 절연막(150)이 비트 라인들(BL) 및 제 1 및 제 2 하부 도전 라인들(LCLa, LCLb)을 덮을 수 있다.
제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)이 제 4 층간 절연막(160) 내에 배치될 수 있다. 제 1 상부 도전 라인들(UCLa)은 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 비트 라인들(BL) 또는 제 1 하부 도전 라인들(LCLa)과 전기적으로 연결될 수 있다. 제 2 상부 도전 라인들(UCLb)은 제 2 연결 영역(CNR2)에서 제 2 하부 도전 라인들(LCLb)과 전기적으로 연결될 수 있다.
제 1 및 제 2 하부 도전 라인들(LCLa, LCLb) 및 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 및 제 2 하부 도전 라인들(LCLa, LCLb)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
제 1 본딩 패드들(BP1)이 최상층의 제 5 층간 절연막(170) 내에 제공될 수 있다. 제 1 본딩 패드들(BP1)은 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)과 전기적으로 연결될 수 있다. 제 1 본딩 패드들(BP1)은 알루미늄, 구리, 또는 텅스텐 등으로 형성될 수 있다.
제 1 본딩 패드들(BP1)은 주변 회로 구조체(PS)의 제 2 본딩 패드들(BP2)과 본딩 방식에 의해 전기적으로 및 물리적으로 서로 연결될 수 있다. 즉, 제 2 본딩 패드들(BP2)이 제 1 본딩 패드들(BP1)과 직접 접촉할 수 있다.
.주변 회로 구조체(PS)는 제 2 반도체 기판(20) 상에 형성되며, 메모리 셀 어레이를 제어하는 주변 회로들(PTR), 주변 회로들(PTR)을 덮은 주변 층간 절연막들(210, 220)을 포함할 수 있다. 주변 회로들(PTR)은 반도체 기판(20)의 상면 상에 집적될 수 있다. 반도체 기판(20)의 후면에 표면 절연막(201)이 제공될 수 있다.
주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들(PLP)이 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
주변 층간 절연막들(210, 220)이 제 2 반도체 기판(20) 상면 상에 제공될 수 있다. 주변 층간 절연막들(210, 220)은 제 2 반도체 기판(20) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다. 주변 층간 절연막들(210, 220)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
제 2 본딩 패드들(BP2)이 제 1 본딩 패드들(BP1)에 대응하여 최상층의 주변 층간 절연막(220) 내에 제공될 수 있다. 제 2 본딩 패드들(BP2)은 주변 회로 배선들(PLP) 및 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
제 2 본딩 패드들(BP2)은 제 1 본딩 패드들(BP1)과 동일한 금속 물질을 포함할 수 있다. 제 2 본딩 패드들(BP2)은 제 1 본딩 패드들(BP1)과 실질적으로 동일한 형태, 동일한 폭 또는 동일한 면적을 가질 수 있다.
입출력 패드들(PAD)이 셀 어레이 구조체(CS)의 하부 절연막(50)의 하면을 덮는 캡핑 절연막(310) 상에 배치될 수 있다. 입출력 패드들(PAD)은 입출력 콘택 플러그(IOPLG)를 통해 주변 회로 구조체(PS)의 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
캡핑 절연막(310) 상에 보호막(320) 및 패시베이션층(330)이 차례로 형성될 수 있다. 보호막(320)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 패시베이션층(330)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다.
보호막(320) 및 패시베이션층(330)은 입출력 패드들(PAD)의 일부를 노출시키는 패드 오프닝(OP)을 가질 수 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명하며, 설명의 간략함을 위해, 앞서 설명된 반도체 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 8 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 5의 A-A'선을 따라 자른 단면들을 나타낸다. 도 14는 도 13의 P2 부분을 확대한 도면이다.
도 8에 도시된 실시예에 따르면, 셀 어레이 구조체(CS)는 반도체막(100), 소오스 구조체(CST), 적층 구조체(ST), 수직 구조체들(VS), 비트 라인들(BL), 저항 패턴(RP), 셀 및 주변 콘택 플러그들(CPLG, PPLG), 및 입출력 콘택 플러그(IOPLG)를 포함할 수 있다.
이 실시예에서, 저항 패턴(RP)은 반도체막(100)과 동일한 반도체 물질을 포함하되, 하부 절연막(50) 상에서 반도체막(100)과 다른 두께를 가질 수 있다. 일 예로, 저항 패턴(RP)의 두께는 반도체막(100)의 두께보다 작을 수 있다. 즉, 저항 패턴(RP)의 상면은 반도체막(100)의 상면보다 낮은 레벨에 위치할 수 있다.
도 9에 도시된 실시예에 따르면, 반도체막(100) 상의 적층 구조체(ST)는, 제 1 적층 구조체(ST1), 및 제 1 적층 구조체(ST1) 상의 제 2 적층 구조체(ST2)를 포함할 수 있다. 제 1 적층 구조체(ST1)는, 반도체막(100) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 제 1 전극들(GE1)을 포함할 수 있다. 제 1 적층 구조체(ST1)는, 적층된 제 1 전극들(GE1)을 서로 이격시키는 제 1 절연막들(ILD1)을 더 포함할 수 있다. 제 1 적층 구조체(ST1)의 제 1 절연막들(ILD1) 및 제 1 전극들(GE1)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제 1 적층 구조체(ST1)의 최상부에 제 2 절연막(ILD2)가 제공될 수 있다.
제2 적층 구조체(ST2)는, 제1 적층 구조체(ST1) 상에 제3 방향(D3)으로 적층된 제 2 전극들(GE2)을 포함할 수 있다. 제 2 적층 구조체(ST2)는, 적층된 제2 전극들(GE2)을 서로 이격시키는 제 2 절연막들(ILD2)을 더 포함할 수 있다. 제 2 적층 구조체(ST2)의 제 2 절연막들(ILD2) 및 제 2 전극들(GE2)은, 제 3 방향(D3)으로 서로 번갈아 적층될 수 있다.
수직 구조체들(VS) 각각은, 제1 적층 구조체(ST1)를 관통하는 제1 수직 연장부, 제2 적층 구조체(ST2)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 확장부를 포함할 수 있다. 확장부는 최상층 제 1 절연막(ILD1) 내에 제공될 수 있다. 수직 구조체(VS)의 직경은 확장부에서 급격히 증가할 수 있다.
도 10에 도시된 실시예에 따르면, 반도체 장치는 셀 어레이 구조체(CS) 및 제 1 및 제 2 주변 회로 구조체들(PS1, PS2)을 포함할 수 있다. 셀 어레이 구조체(CS)는 제 1 및 제 2 주변 회로 구조체들(PS1, PS2) 사이에 제공될 수 있다.
셀 어레이 구조체(CS)는 제 1 하부 본딩 패드들(BP1) 및 제 1 상부 본딩 패드들(BP3)을 포함할 수 있다. 제 1 하부 본딩 패드들(BP1)은 최상층의 제 5 층간 절연막(170) 내에 제공될 수 있다. 제 1 상부 본딩 패드들(BP3)은 하부 절연막(50) 내에 제공될 수 있다. 제 1 상부 본딩 패드들(BP3) 중 일부는 저항 패턴(RP)과 연결될 수 있다.
제 1 주변 회로 구조체(PS1)는 제 2 반도체 기판(20a) 상의 주변 회로들(PTR), 주변 회로들(PTR)을 덮은 제 1 주변 층간 절연막들(210a, 220a), 및 제 2 하부 본딩 패드들(BP2)을 포함할 수 있다.
제 1 주변 층간 절연막들(210a, 220a)이 제 2 반도체 기판(20a) 상면 상에 제공될 수 있다. 상부 표면 절연막(201a)이 제 2 반도체 기판(20a)의 하면에 제공될 수 있다.
제 2 하부 본딩 패드들(BP2)이 제 1 하부 본딩 패드들(BP1)에 대응하여 최상층의 제 1 주변 층간 절연막(220a) 내에 제공될 수 있다. 제 2 하부 본딩 패드들(BP2)은 본딩 방식에 의해 제 1 하부 본딩 패드들(BP1)과 전기적으로 및 물리적으로 서로 연결될 수 있다. 최상층의 제 1 주변 층간 절연막(220a)은 셀 어레이 구조체(CS)의 최상층 층간 절연막(170)과 직접 접촉할 수 있다.
제 2 주변 회로 구조체(PS2)는 제 3 반도체 기판(20b) 상의 주변 회로들(PTR), 주변 회로들(PTR)을 덮는 제 2 주변 층간 절연막들(210b, 220b), 및 제 2 상부 본딩 패드들(BP4)을 포함할 수 있다. 제 2 주변 층간 절연막들(210b, 220b)은 제 3 반도체 기판(20b)의 상면 상에 제공될 수 있다. 제 2 주변 층간 절연막(210b)은 제 3 반도체 기판(20b)의 일부를 관통할 수 있다.
제 2 상부 본딩 패드들(BP4)은 제 1 상부 본딩 패드들(BP3)에 대응하여 최상층의 제 2 주변 층간 절연막(220b) 내에 제공될 수 있다. 제 2 상부 본딩 패드들(BP4)은 제 1 상부 본딩 패드들(BP3)과 실질적으로 동일한 형태, 동일한 폭 또는 동일한 면적을 가질 수 있다. 제 2 상부 본딩 패드들(BP4)은 본딩 방식에 의해 제 1 상부 본딩 패드들(BP3)과 전기적으로 및 물리적으로 서로 연결될 수 있다. 최상층의 제 2 주변 층간 절연막(220b)은 셀 어레이 구조체(CS)의 하부 절연막(50)과 직접 접촉할 수 있다.
제 3 반도체 기판(20b)의 하면에 하부 표면 절연막(201b)이 제공될 수 있으며, 하부 표면 절연막(201b) 상에 입출력 패드(PAD)가 배치될 수 있다.
입출력 콘택 플러그(IOPLG)는 제 2 연결 영역(CNR2)에서 입출력 패드(PAD)와 전기적으로 연결될 수 있다. 입출력 콘택 플러그(IOPLG)는 셀 어레이 구조체(CS)의 일부 및 제 2 주변 회로 구조체(PS2)를 관통할 수 있다.
도 11에 도시된 실시예에 따르면, 반도체 장치는, 도 10을 참조하여 설명한 바와 같이, 제 1 및 제 2 주변 회로 구조체들(PS1, PS2) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)에서, 반도체막(100)과 하부 절연막(50) 사이에 플레이트 금속막(ML)이 배치될 수 있다.
저항 패턴(RP)은 상부 저항 패턴(RPa) 및 하부 저항 패턴(RPb)을 포함할 수 있다. 상부 저항 패턴(RPa)은 반도체막(100)과 동일한 반도체 물질을 포함할 수 있으며, 반도체막(100)과 실질적으로 동일한 두께를 가질 수 있다. 하부 저항 패턴(RPb)은 플레이트 금속막(ML)과 동일한 금속 물질을 포함할 수 있으며, 플레이트 금속막(ML)과 실질적으로 동일한 두께를 가질 수 있다.
도 12에 도시된 실시예에 따르면, 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 제 1 반도체 기판(10) 상에 집적된 주변 회로들(PTR)을 포함할 수 있다. 하부 절연막(50)이 제 1 반도체 기판(10) 상에서 주변 회로들(PTR)을 덮을 수 있다.
셀 어레이 구조체(CS)의 반도체막(100) 및 저항 패턴(RP)이 하부 절연막(50) 상에 배치될 수 있다. 주변 콘택 플러그들(PPLG)이 평탄 절연막(120)을 관통하여 저항 패턴(RP)에 접속될 수 있다.
셀 어레이 구조체(CS)는 제 2 연결 영역(CNR2)에 제공되는 관통 플러그(TPLG)를 통해 주변 회로 구조체(PS)와 전기적으로 연결될 수 있다. 관통 플러그(TPLG)는 셀 어레이 구조체(CS)의 하부 배선들(LCLb)과 주변 회로 구조체의 주변 회로 배선(PLP)을 연결할 수 있다.
도 13에 도시된 실시예에 따르면, 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
이 실시예에서, 셀 어레이 구조체(CS)에서 소오스 구조체는 생략될 수 있다. 즉, 적층 구조체(ST)의 최하층 절연막(ILD)이 반도체막(100)의 상면 상에 배치될 수 있다.
수직 구조체들(VS)이 적층 구조체(ST)를 관통하여 반도체막(100)과 연결될 수 있다. 상세하게, 도 14를 참조하면, 수직 구조체들(VS) 각각은 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VP)을 포함할 수 있다. 수직 반도체 패턴(VP)은 반도체막(100)과 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다.
데이터 저장 패턴(DSP)은 제 3 방향(D3)으로 연장되며 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 데이터 저장 패턴(DSP)은 앞서 도 7을 참조하여 설명한 바와 같이, NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다.
도 15 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 제 1 반도체 기판(10) 상에 하부 절연막(50)이 형성될 수 있다. 제 1 반도체 기판(10)은 예를 들어, 실리콘 단결정 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
하부 절연막(50) 상에 반도체 물질을 증착하여 예비 반도체막(100a)이 형성될 수 있다. 예비 반도체막(100a)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 예비 반도체막(100a)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 예비 반도체막(100a)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일 예로, 예비 반도체막(100a)은 폴리실리콘막을 증착하여 형성될 수 있다.
예비 반도체막(100a) 상에 제 1 및 제 2 마스크 패턴들(MPa, MPb)이 형성될 수 있다.
제 1 마스크 패턴(MPa)은 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 예비 반도체막(100a)을 덮을 수 있다. 제 2 마스크 패턴(MP2)은 제 2 연결 영역(CNR2)에서 예비 반도체막(100a) 일부를 덮을 수 있다.
제 1 마스크 패턴(MPa)은 평면적 관점에서 플레이트(plate) 형상을 가질 수 있다. 제 2 마스크 패턴(MPa)의 일부는 평면적 관점에서 라인 앤 스페이스(line and space) 형상을 가질 수 있다.
일 예에서, 제 1 및 제 2 마스크 패턴들(MPa, MPb)이 동시에 형성되는 것으로 설명하고 있으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제 1 마스크 패턴(MPa)을 먼저 형성한 후, 제 2 연결 영역(CNR2)에서 예비 반도체막(100a)의 일부를 식각하고 나서, 제 2 연결 영역(CNR2)에 제 2 마스크 패턴(MPb)이 형성될 수도 있다.
도 16을 참조하면, 제 1 및 제 2 마스크 패턴들(MPa, MPb)을 식각 마스크로 이용하여 예비 반도체막(100a)을 이방성 식각함으로써 반도체막(100) 및 저항 패턴(RP)이 형성될 수 있다. 반도체막(100) 및 저항 패턴(RP)이 동시에 형성되므로, 저항 패턴(RP)은 반도체막(100)과 실질적으로 동일한 두께를 가질 수 있다.
다른 예로, 저항 패턴(RP) 및 반도체막(100)을 순차적으로 형성하는 경우, 이러한 경우, 저항 패턴(RP)은 반도체막(100)과 다른 두께를 가질 수 있다.
저항 패턴(RP) 및 반도체막(100)을 형성한 후, 하부 절연막(50) 상에 제 1 매립 절연 패턴(110)이 형성될 수 있다. 제 1 매립 절연 패턴(110)은 하부 절연막(50) 상에 반도체막(100) 및 저항 패턴(RP)을 덮는 절연막을 증착한후, 반도체막(100)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
제 1 매립 절연 패턴(110)을 형성한 후, 반도체막(100) 상에 제 1 절연막(101), 제 2 절연막(103), 제 3 절연막(105), 및 서포트 반도체막(SP)이 차례로 적층될 수 있다. 제 1 절연막(101), 제 2 절연막(103), 제 3 절연막(105), 및 서포트 반도체막(SP)은 제 2 연결 영역(CNR2)의 저항 패턴(RP) 및 제 1 매립 절연 패턴(110)을 노출시킬 수 있다.
제 1 절연막(101)은 반도체막(100)의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 제 2 절연막(103)은 제 1 절연막(101) 및 제 3 절연막(105)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제 2 절연막(103)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 제 3 절연막(105)은 실리콘 산화막을 증착하여 형성될 수 있다.
도 17을 참조하면, 제 2 연결 영역(CNR2)에 제 1 절연막(101), 제 2 절연막(103), 제 3 절연막(105), 및 서포트 반도체막(SP)의 측벽들을 덮는 제 2 매립 절연 패턴(115)이 형성될 수 있다.
제 2 매립 절연 패턴(115)은 절연 물질을 증착한 후, 서포트 반도체막(SP)의 상면이 노출되도록 평탄화 공정을 수행하여 형성될 수 있다.
제 2 매립 절연 패턴(115)을 형성한 후, 서포트 반도체막(SP) 상에 절연막들(ILD) 및 희생막들(SL)이 수직적으로 번갈아 적층된 몰드 구조체(PST)가 형성될 수 있다. 몰드 구조체(PST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다.
몰드 구조체(PST)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 희생막들(SL)은 제 2 절연막(103)과 동일한 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
몰드 구조체(PST)를 형성한 후, 제 2 매립 절연 패턴(115) 상에 몰드 구조체(PST)의 계단 구조를 덮는 평탄 절연막(120)이 형성될 수 있다.
계속해서, 도 5 및 도 17을 참조하면, 몰드 구조체(PST)를 관통하는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은 셀 어레이 영역(CAR)에서 몰드 구조체를 관통하는 수직 구조체들 및 제 1 연결 영역(CNR1)에서 몰드 구조체를 관통하는 더미 수직 구조체들을 포함할 수 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(PST), 서포트 반도체막(SP), 및 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)을 이방성 식각하여, 몰드 구조체(PST), 서포트 반도체막(SP), 및 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)을 관통하는 수직 홀들을 형성하는 것, 각각의 수직 홀들 내에 데이터 저장 패턴(도 7의 DSP) 및 수직 반도체 패턴(도 7의 VP)을 차례로 증착하는 것을 포함할 수 있다. 수직 홀들을 형성하는 이방성 식각 공정에서 반도체막(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 수직 구조체들(VS)의 하부 부분들은 반도체막(100) 내에 위치할 수 있다.
데이터 저장 패턴(DSP)은 수직 홀들의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 데이터 저장 패턴(DSP)은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
데이터 저장 패턴(DSP)이 형성된 수직 홀들 내에 수직 반도체 패턴들(VP)이 형성될 수 있으며, 수직 반도체 패턴들(VP)의 상단들에 비트라인 도전 패드들이 형성될 수 있다.
도 18을 참조하면, 수직 구조체들(VS)을 형성한 후, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(130)이 평탄 절연막(120) 상에 형성될 수 있다.
제 1 층간 절연막(130)을 형성한 후, 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)을 소오스 반도체 패턴(SC)으로 대체하는 공정이 수행될 수 있다. 이에 따라 반도체막(100)과 적층 구조체(ST) 사이에 소오스 구조체(CST)가 형성될 수 있다.
소오스 반도체 패턴(SC)을 형성하는 공정은, 몰드 구조체(PST)을 관통하여 서포트 반도체막(SP)을 노출시키는 분리 트렌치들을 형성하는 것, 분리 트렌치들에 노출된 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)에 대한 등방성 식각 공정을 수행하여 수평 리세스 영역을 형성하는 것, 및 수평 리세스 영역 내에 불순물이 도핑된 폴리 실리콘막을 증착하는 것을 포함할 수 있다. 제 1, 제 2, 및 제 3 절연막들(101, 103, 105)에 대한 등방성 식각 공정을 수행하는 동안, 데이터 저장막(도 7의 DSP 참조)의 일부분들이 식각되어 수평 리세스 영역에 수직 반도체 패턴(도 7의 VP 참조)의 일부가 노출될 수 있다.
소오스 구조체(CST)를 형성한 후, 몰드 구조체(PST)의 희생막들을 전극들(GE)로 대체하는 공정을 수행함으로써 적층 구조체(ST)가 형성될 수 있다. 희생막들(SL)을 전극들(GE)로 대체하는 공정은 절연막들(ILD), 수직 구조체들(VS), 및 소오스 구조체(CST)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다.
도 19를 참조하면, 적층 구조체(ST)와 연결되는 셀 콘택 플러그들(CPLG) 및 저항 패턴(RP)과 연결되는 주변 콘택 플러그들(PPLG), 및 입출력 콘택 플러그(IOPLG)가 형성될 수 있다. 입출력 콘택 플러그(IOPLG)는 제 2 연결 영역(CNR2)에서 제 1 층간 절연막, 평탄 절연막(120), 제 1 및 제 2 매립 절연 패턴들(110, 115), 및 하부 절연막(50)의 일부를 관통할 수 있다.
제 1 층간 절연막(130) 상에 제 2 층간 절연막(140)이 형성될 수 있으며, 비트 라인 콘택 플러그들(BCT) 및 연결 콘택 플러그들(LCTa, LCTb)이 형성될 수 있다.
비트 라인 콘택 플러그들(BCT)은 제 1 및 제 2 층간 절연막들(130, 140)을 관통하여 수직 구조체들(VS)과 연결될 수 있다.
제 1 연결 콘택 플러그들(LCTa)이 제 2 층간 절연막(140)을 관통하여 셀 콘택 플러그들(CPLG)과 연결될 수 있다. 제 2 연결 콘택 플러그들(LCTb)이 제 2 층간 절연막(140)을 관통하여 주변 콘택 플러그들(PPLG) 및 입출력 콘택 플러그(IOPLG)과 연결될 수 있다.
제 2 층간 절연막(140) 상에 비트 라인들(BL) 및 하부 배선들(LCLa, LCLb)이 형성될 수 있다. 비트 라인들(BL)은 비트 라인 콘택 플러그들(BCT)과 연결될 수 있으며, 하부 배선들(LCLa, LCLb)은 연결 콘택 플러그들(LCTa, LCTb)과 연결될 수 있다.
제 2 층간 절연막(140) 상에 제 3, 제 4, 및 제 5 층간 절연막들(150, 160, 170)이 적층될 수 있으며, 제 4 층간 절연막(160) 내에 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)이 형성될 수 있다. 제 1 및 제 2 상부 도전 라인들 (UCLa, UCLb)은 제 1 및 제 2 하부 도전 라인들(LCLa, LCLb)과 연결될 수 있다. 제 5 층간 절연막(170) 내에 제 1 본딩 패드들(BP1)이 형성될 수 있으며, 제 1 본딩 패드들(BP1)은 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb)과 연결될 수 있다. 제 1 및 제 2 상부 도전 라인들(UCLa, UCLb) 및 제 1 본딩 패드들(BP1)은 다마신(damascene) 공정을 이용하여 형성될 수 있다.
도 20을 참조하면, 제 2 본딩 패드들(BP2)을 포함하는 주변 회로 구조체가 형성된 제 2 반도체 기판(20)을 준비하고, 제 1 반도체 기판(10)의 제 1 본딩 패드들(BP1)과 제 2 반도체 기판(20)의 제 2 본딩 패드들을(BP2) 서로 본딩시킬 수 있다.
이에 따라, 제 1 본딩 패드들(BP1)과 제 2 본딩 패드들(BP2)이 서로 접합될 수 있으며, 제 1 반도체 기판(10) 상의 최상층 층간 절연막(170)과 제 2 반도체 기판(20) 상의 최상층 주변 층간 절연막(220)이 서로 접합될 수 있다.
제 1 본딩 패드들(BP1)과 제 2 본딩 패드들(BP2)을 서로 본딩시킨 후, 제 1 반도체 기판(10)이 제거될 수 있다. 제 1 반도체 기판(10)을 제거하는 것은 그라인딩(grinding) 및 평탄화 공정을 포함할 수 있다. 제 1 반도체 기판(10)을 제거함에 따라, 하부 절연막(50)의 하면이 노출될 수 있으며, 하부 절연막(50)의 일부가 식각되어 입출력 콘택 플러그(IOPLG)가 노출될 수 있다.
이어서, 도 6b를 참조하면, 하부 절연막(50)의 하면 상에 캡핑 절연막(310)이 형성될 수 있으며, 캡핑 절연막(310) 상에 입출력 패드들(PAD)이 형성될 수 있다. 입출력 패드들(PAD)은 캡핑 절연막(310)을 관통하는 콘택 플러그를 통해 입출력 콘택 플러그(IOPLG)와 연결될 수 있다.
입출력 패드들(PAD)을 형성한 후, 하부 절연막(50)의 하면 상에 캡핑 절연막(310)이 형성될 수 있다. 캡핑 절연막(310)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
캡핑 절연막(310) 전면에 보호막(320) 및 패시베이션층(330)이 차례로 형성될 수 있다. 보호막(320)은, 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다. 패시베이션층(330)은, 예를 들어, 감광성 폴리이미드(photo sensitive polyimide, PSPI)와 같은 폴리이미드계 물질일 수 있다. 이러한 패시베이션층(330)은 스핀 코팅(spin coating) 공정에 의해 보호막(320) 상에 형성될 수 있다.
이어서, 보호막(320) 및 패시베이션층(330)의 일부를 패터닝하여 입출력 패드(PAD)의 일부분을 노출시키는 오프닝(OP)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 제 1 본딩 패드들을 포함하는 주변 회로 구조체; 및
    반도체막 상에 3차원적으로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이와 연결되며 상기 제 1 본딩 패드들과 접합되는 제 2 본딩 패드들을 포함하는 셀 어레이 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    상기 반도체막과 동일한 레벨에 위치하는 저항 패턴;
    상기 반도체막의 상면 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 구조체들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 저항 패턴은 상기 반도체막과 동일한 물질을 포함하고,
    상기 저항 패턴의 두께는 상기 반도체막의 두께와 실질적으로 동일한 반도체 장치.
  3. 제 1 항에 있어서,
    상기 반도체막의 하면과 접촉하는 플레이트 금속막을 더 포함하되,
    상기 저항 패턴은 상기 반도체막과 동일한 반도체 물질을 포함하는 상부 저항 패턴 및 상기 플레이트 금속막과 동일한 금속 물질을 포함하는 하부 저항 패턴을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체막의 하면을 덮는 하부 절연막 상에 배치되며, 상기 주변 회로들 및 상기 메모리 셀 어레이와 전기적으로 연결되는 입출력 패드를 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 셀 어레이 구조체는 셀 어레이 영역, 제 1 연결 영역 및 제 2 연결 영역을 포함하고,
    상기 셀 어레이 구조체는 상기 제 1 연결 영역에서 상기 전극들의 단부들에 각각 접속되는 셀 콘택 플러그들, 상기 제 2 연결 영역에서 상기 저항 패턴과 연결되는 주변 콘택 플러그, 및 상기 제 2 연결 영역에서 상기 입출력 패드와 연결되는 입출력 콘택 플러그를 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 셀 어레이 구조체는 상기 적층 구조체를 가로지르며 상기 수직 구조체들과 연결되는 도전 라인들을 더 포함하고,
    상기 주변 회로 구조체는 상기 셀 어레이 구조체의 상기 도전 라인들과 인접하며, 제 1 주변 회로들을 포함하는 제 1 주변 회로 구조체 및 상기 셀 어레이 구조체의 상기 반도체막과 인접하며, 제 2 주변 회로들을 포함하는 제 2 주변 회로 구조체를 포함하고,
    상기 제 1 본딩 패드들은 상기 제 1 주변 회로 구조체와 연결되는 제 1 상부 본딩 패드들 및 상기 제 2 주변 회로 구조체와 연결되는 제 1 하부 본딩 패드들을 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 본딩 패드들은 상기 제 1 주변 회로 구조체와 인접하는 제 2 상부 본딩 패드들 및 상기 제 2 주변 회로 구조체와 인접하는 제 2 하부 본딩 패드들을 포함하되,
    상기 제 2 하부 본딩 패드들 중 일부는 상기 저항 패턴과 연결되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 2 주변 회로 구조체의 하면을 덮는 하부 절연막 상에 배치되며, 상기 주변 회로들 및 상기 메모리 셀 어레이와 전기적으로 연결되는 입출력 패드를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 2 주변 회로 구조체의 일부 및 상기 셀 어레이 구조체의 일부를 관통하여 상기 제 1 주변 회로 구조체와 상기 입출력 패드를 연결하는 입출력 콘택 플러그를 더 포함하는 반도체 장치.
  10. 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 주변회로 배선들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 반도체막;
    상기 반도체막과 수평적으로 이격되어 상기 주변 회로 구조체 상에 배치되는 저항 패턴;
    상기 반도체막 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 및
    상기 반도체막과 상기 적층 구조체 사이에 제공되는 소오스 구조체로서, 상기 소오스 구조체는 상기 반도체막 상에 차례로 적층된 소오스 반도체 패턴 및 서포트 반도체 패턴을 포함하되,
    상기 저항 패턴은 상기 반도체막과 동일한 물질을 포함하고,
    상기 저항 패턴의 상면은 상기 반도체막의 상면보다 낮거나 동일한 레벨에 위치하는 반도체 장치.
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