KR20230037080A - 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템 Download PDF

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KR20230037080A
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vertical
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조병진
이태인
이재덕
이정훈
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삼성전자주식회사
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Abstract

본 발명은 기판, 상기 기판 상에 교대로 그리고 반복적으로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 수직 채널 홀들 내에 제공되는 수직 채널 구조체들을 포함하되, 상기 수직 채널 구조체들 각각은 상기 수직 채널 홀들 각각의 내측벽을 덮는 데이터 저장 패턴, 상기 데이터 저장 패턴을 덮는 수직 반도체 패턴 및 상기 수직 반도체 패턴으로 둘러싸인 상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 포함하고, 상기 수직 반도체 패턴은 상기 매립 절연 패턴과 접촉하는 제1 면 및 상기 데이터 저장 패턴과 접촉하는 제2 면을 갖고, 상기 수직 반도체 패턴 내부의 저마늄 농도는 상기 제1 면에서 상기 제2 면으로 갈수록 감소하는 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템을 개시한다.

Description

3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE, MANUFACTURING METHOD OF THE SAME AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 교대로 그리고 반복적으로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 수직 채널 홀들 내에 제공되는 수직 채널 구조체들을 포함하되, 상기 수직 채널 구조체들 각각은 상기 수직 채널 홀들 각각의 내측벽을 덮는 데이터 저장 패턴, 상기 데이터 저장 패턴을 덮는 수직 반도체 패턴 및 상기 수직 반도체 패턴으로 둘러싸인 상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 포함하고, 상기 수직 반도체 패턴은 상기 매립 절연 패턴과 접촉하는 제1 면 및 상기 데이터 저장 패턴과 접촉하는 제2 면을 갖고, 상기 수직 반도체 패턴 내부의 저마늄 농도는 상기 제1 면에서 상기 제2 면으로 갈수록 감소할 수 있다.
또한, 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 적층 구조체를 형성하는 것, 및 상기 적층 구조체를 관통하는 수직 채널 구조체들을 형성하는 것을 포함하되, 상기 수직 채널 구조체들을 형성하는 것은 상기 적층 구조체를 관통하여 상기 기판의 상면을 노출시키는 수직 채널 홀들을 형성하는 것, 상기 수직 채널 홀들 각각의 내측벽을 차례로 덮는 복수의 절연막들을 포함하는 데이터 저장 패턴을 형성하는 것, 상기 데이터 저장 패턴 상에 제1 수직 채널층을 형성하는 것, 상기 제1 수직 채널층 상에 제2 수직 채널층을 형성하는 것, 상기 제1 및 제2 수직 채널층들에 대한 열처리 공정을 수행하여 제3 수직 채널층을 형성하는 것, 상기 제3 수직 채널층의 일부를 식각하여 수직 반도체 패턴을 형성하는 것, 및 상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 형성하는 것을 포함하되, 상기 열처리 공정에 의해 상기 제3 수직 채널층 내부의 저마늄 농도는 상기 데이터 저장 패턴을 향해 가면서 연속적으로 감소할 수 있다.
또한, 본 발명의 실시예에 따른 전자 시스템은 3차원 반도체 메모리 장치, 및 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되, 상기 3차원 반도체 메모리 장치는 제1 기판, 상기 제1 기판 상의 주변 회로 구조체, 상기 주변 회로 구조체 상의 제2 기판, 상기 제2 기판 상에 교대로 그리고 반복적으로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 채널 홀들 내에 제공되는 수직 채널 구조체들, 상기 적층 구조체의 일부분을 관통하여 상기 게이트 전극들과 연결되는 컨택 플러그들, 상기 적층 구조체 상에 제공되며 상기 수직 채널 구조체들과 연결되는 비트 라인들, 상기 적층 구조체 상에 제공되며 상기 컨택 플러그들과 연결되는 도전 라인들, 및 상기 적층 구조체 상에 제공되며 상기 주변 회로 구조체와 연결되는 입출력 패드를 포함하되, 상기 컨트롤러는 상기 입출력 패드를 통해 상기 3차원 반도체 메모리 장치와 전기적으로 연결되고, 상기 수직 채널 구조체들 각각은 상기 수직 채널 홀들 각각의 내측벽을 덮는 데이터 저장 패턴, 상기 데이터 저장 패턴을 덮는 수직 반도체 패턴 및 상기 수직 반도체 패턴으로 둘러싸인 상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 포함하고, 상기 수직 반도체 패턴은 상기 매립 절연 패턴과 접촉하는 제1 면 및 상기 데이터 저장 패턴과 접촉하는 제2 면을 갖고, 상기 수직 반도체 패턴 내부의 저마늄 농도는 상기 제1 면에서 상기 제2 면으로 갈수록 감소할 수 있다.
본 발명에 따른 3차원 반도체 메모리 장치에 따르면, 채널층에 저마늄 원자들을 확산시킴에 따라, 결정 크기(grain size)가 증가하고 이에 따라 결정들 사이의 경계에 해당하는 전이층(grain boundary)이 감소하여, 전자 이동도(mobility) 및 구동 전류(driving current)가 증가할 수 있다.
또한, 채널층 내부의 저마늄 농도가 데이터 저장 패턴으로 갈수록 감소하도록 함에 따라, 데이터 저장 패턴과 인접하는 영역에서 저마늄 원자가 전하 트랩 사이트(charge trap site)로 작용하여 캐리어 흐름을 방해하는 것을 방지 및/또는 최소화할 수 있고, 결과적으로 전자 이동도(mobility) 및 구동 전류(driving current)가 증가할 수 있다.
이에 따라, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 수직 채널 구조체 내의 저마늄 농도 변화를 설명하기 위한 그래프이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 효과를 설명하기 위한 그래프들이다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 확대도들로, 각각 도 6의 A 부분에 대응된다.
도 15 및 도 16는 본 발명의 다른 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 확대도들로, 각각 도 6의 A 부분에 대응된다.
도 17 및 도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들이다.
이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL) 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400) 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.
예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125) 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다. 게이트 연결 배선들(3235) 각각은 워드 라인들(WL) 중 어느 하나와 전기적으로 연결될 수 있다. 게이트 연결 배선들(3235) 중 적어도 어느 하나는 공통 소스 라인(3205)과 전기적으로 연결될 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수도 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다.
도 5, 도 6 및 도 7을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 제1 영역(R1)으로부터 제2 영역(R2)으로 향하는 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제1 기판(10)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)과 직교할 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다.
제2 영역(R2)은 제1 영역(R1)으로부터 제1 방향(D1)으로 연장될 수 있다. 제1 영역(R1)은 도 3 및 도 4를 참조하여 설명한 수직 채널 구조체들(3220), 분리 구조체들(3230) 및 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240)이 제공되는 영역일 수 있다. 제2 영역(R2)은 후술하는 패드부들(ELp)을 포함하는 계단 구조가 제공되는 영역일 수 있다.
제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-저마늄 기판, 저마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다. 소자 분리막(11)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
주변 회로 구조체(PS)가 제1 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)는 제1 기판(10)의 활성 영역 상의 주변 회로 트랜지스터들(PTR), 주변 회로 컨택 플러그들(31), 주변 회로 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33) 및 이들을 둘러싸는 제1 절연막(30)을 포함할 수 있다. 주변 회로 구조체(PS)는 도 1의 제1 영역(1100F)에 대응될 수 있고, 주변 회로 배선들(33)은 도 3 및 도 4의 주변 배선들(3110)에 해당할 수 있다.
주변 회로 트랜지스터들(PTR), 주변 회로 컨택 플러그들(31) 및 주변 회로 배선들(33)은 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 트랜지스터들(PTR)은 도 1의 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 회로 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캡핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다.
주변 게이트 절연막(21)은 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 주변 캡핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23) 및 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다.
주변 회로 배선들(33)이 주변 회로 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 회로 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 예를 들어, 주변 회로 컨택 플러그들(31)은 제1 기판(10)으로부터 멀어질수록 폭이 증가할 수 있다. 주변 회로 컨택 플러그들(31) 및 주변 회로 배선들(33)은 금속 등의 도전 물질을 포함할 수 있다.
제1 절연막(30)이 제1 기판(10) 상면 상에 제공될 수 있다. 제1 절연막(30)은 제1 기판(10) 상에서 주변 회로 트랜지스터들(PTR), 주변 회로 컨택 플러그들(31) 및 주변 회로 배선들(33)을 덮을 수 있다. 제1 절연막(30)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다. 예를 들어, 제1 절연막(30)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
주변 회로 구조체(PS) 상에 제2 기판(100), 적층 구조체(ST), 분리 구조체들(SS), 수직 채널 구조체들(VS) 및 컨택 플러그들(CP)을 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 이하에서, 셀 어레이 구조체(CS)의 구조에 대하여 상세히 설명한다.
제1 영역(R1) 및 제2 영역(R2) 상의 제1 절연막(30) 상에 제2 기판(100)이 제공될 수 있다. 제2 기판(100)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
제2 기판(100) 상에 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 제1 영역(R1)으로부터 제2 영역(R2)을 향해 제1 방향(D1)으로 연장될 수 있다. 적층 구조체(ST)는 도 3 및 도 4의 적층 구조체들(3210)에 해당할 수 있다.
적층 구조체(ST)는 복수로 제공될 수 있고, 복수의 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 복수의 적층 구조체들(ST) 사이를 제1 방향(D1)으로 가로지르는 트렌치들(TR) 내에 분리 구조체들(SS)이 제공될 수 있다. 분리 구조체들(SS)은 제1 영역(R1)으로부터 제2 영역(R2)으로 연장될 수 있다. 복수의 적층 구조체들(ST)은 분리 구조체들(SS) 중 어느 하나를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다.
이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST) 및 단수의 분리 구조체(SS)에 대하여 설명하나, 이하의 설명은 각각 다른 적층 구조체들(ST) 및 다른 분리 구조체들(SS)에 대해서도 적용될 수 있다.
적층 구조체(ST)는 교대로 그리고 반복적으로(alternately and repeatedly) 적층된 층간 절연막들(ILD) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 도 1의 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2)에 해당할 수 있다.
게이트 전극들(EL)은 제2 기판(100)으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 제1 방향(D1)으로의 길이가 감소할 수 있다. 다시 말하면, 게이트 전극들(EL) 각각의 제1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 제1 방향(D1)으로의 길이보다 클 수 있다. 게이트 전극들(EL) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 게이트 전극들(EL) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있다.
게이트 전극들(EL)은 제2 영역(R2) 상에서 패드부들(ELp)을 가질 수 있다. 게이트 전극들(EL)의 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 제1 방향(D1)을 따라 계단 구조를 이룰 수 있다. 계단 구조에 의해, 적층 구조체(ST)는 수직 채널 구조체들(VS) 중 최외각의 것(outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
게이트 전극들(EL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
층간 절연막들(ILD)은 게이트 전극들(EL)의 사이에 제공될 수 있다. 즉, 게이트 전극들(EL)과 마찬가지로, 제2 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 층간 절연막들(ILD) 각각의 두께는 게이트 전극들(EL) 각각의 두께보다 작을 수 있다. 본 명세서에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 예를 들어, 층간 절연막들(ILD) 중 최하부의 것의 두께는 다른 층간 절연막들(ILD) 각각의 두께보다 작을 수 있다. 예를 들어, 층간 절연막들(ILD) 중 최상부의 것의 것의 두께는 다른 층간 절연막들(ILD) 각각의 두께보다 클 수 있다. 다만, 이는 예시적인 것일 뿐 층간 절연막들(ILD)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다.
층간 절연막들(ILD)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 층간 절연막들(ILD)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.
소스 구조체(SC)가 제2 기판(100)과 적층 구조체(ST) 사이에 제공될 수 있다. 제2 기판(100) 및 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL) 및 도 3 및 도 4의 공통 소스 라인(3205)에 해당할 수 있다.
소스 구조체(SC)는 적층 구조체(ST)의 게이트 전극들(EL)과 나란하게 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 소스 구조체(SC)는 차례로 적층된 제1 소스 도전 패턴(SCP1) 및 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 층간 절연막들(ILD) 중 최하부의 것 사이에 제공될 수 있다. 제1 소스 도전 패턴(SCP1)의 두께는 제2 소스 도전 패턴(SCP2)의 두께보다 클 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2) 각각은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제1 소스 도전 패턴(SCP1)의 불순물 농도는 제2 소스 도전 패턴(SCP2)의 불순물 농도보다 클 수 있다.
제1 영역(R1) 상에서 적층 구조체(ST) 및 소스 구조체(SC)를 관통하여 제2 기판(100)과 접촉하는 복수의 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 수직 채널 구조체들(VS) 각각의 하면은 제2 기판(100)의 상면 및 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다.
수직 채널 구조체들(VS)은, 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 수직 채널 구조체들(VS)은 제2 영역(R2) 상에는 제공되지 않을 수 있다. 수직 채널 구조체들(VS)은 도 2 내지 도 4의 수직 채널 구조체들(3220)에 해당할 수 있다. 수직 채널 구조체들(VS)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT) 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.
수직 채널 구조체들(VS)은 적층 구조체(ST)를 관통하는 수직 채널 홀들(CH) 내에 제공될 수 있다. 수직 채널 구조체들(VS) 각각은 하부 수직 채널 구조체(VSa) 및 하부 수직 채널 구조체(VSa) 상의 상부 수직 채널 구조체(VSb)를 포함할 수 있다. 하부 수직 채널 구조체(VSa)는 상부 수직 채널 구조체(VSb)와 제3 방향(D3)으로 연결될 수 있다.
상하부 수직 채널 구조체들(VSa, VSb) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 폭이 증가할 수 있다. 하부 수직 채널 구조체(VSa)의 최상부 폭은, 예를 들어, 상부 수직 채널 구조체(VSb)의 최하부 폭보다 클 수 있다. 다시 말하면, 수직 채널 구조체들(VS) 각각의 측벽은 하부 수직 채널 구조체(VSa)와 상부 수직 채널 구조체(VSb)의 경계면에서 단차를 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 수직 채널 구조체들(VS) 각각의 측벽은 서로 다른 레벨들에서 3개 이상의 단차들을 가질 수도 있고, 단차 없이 평탄할 수도 있다.
수직 채널 구조체들(VS) 각각은 적층 구조체(ST)에 인접하는(즉, 수직 채널 홀들(CH) 각각의 내측벽을 덮는) 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 내측벽을 컨포멀하게 덮는 수직 반도체 패턴(VSP), 수직 반도체 패턴(VSP)으로 둘러싸인 내부 공간을 채우는 매립 절연 패턴(VI), 및 매립 절연 패턴(VI) 및 수직 반도체 패턴(VSP) 상에서 데이터 저장 패턴(DSP)으로 둘러싸인 공간에 제공되는 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각의 상면은, 예를 들어, 원형, 타원형 또는 바(bar) 형태일 수 있다.
수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형상 또는 마카로니 형상을 가질 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 소스 구조체(SC)의 일부와 접촉할 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 저마늄(Ge)이 확산된 폴리 실리콘(즉, 폴리 실리콘저마늄(p-SiGe))을 포함할 수 있다.
데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형상 또는 마카로니 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 차례로 적층된 복수의 절연막들을 포함할 수 있다.
보다 구체적으로, 데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 블록킹 절연막(BLK)은 수직 채널 홀들(CH) 각각의 내측벽을 덮을 수 있다. 터널링 절연막(TIL)은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다.
블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)은 적층 구조체(ST) 및 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 게이트 전극들(EL) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막(BLK)은 실리콘 산화물을 포함할 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있으며, 터널링 절연막(TIL)은 실리콘 산화물 또는 알루미늄 산화물을 포함할 수 있다.
소스 구조체(SC) 중 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)에 접촉할 수 있고, 제2 소스 도전 패턴(SCP2)은 데이터 저장 패턴(DSP)을 사이에 두고 수직 반도체 패턴(VSP)과 서로 이격될 수 있다. 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)을 사이에 두고 매립 절연 패턴(VI)과 서로 이격될 수 있다.
매립 절연 패턴(VI)은, 예를 들어, 실리콘 산화물을 포함할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
제2 영역(R2) 상에서 후술하는 제2 절연막(130), 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 더미 수직 채널 구조체들(DVS)이 제공될 수 있다. 보다 구체적으로, 더미 수직 채널 구조체들(DVS)은 게이트 전극들(EL)의 패드부들(ELp)을 관통할 수 있다. 더미 수직 채널 구조체들(DVS)은 후술하는 컨택 플러그들(CP) 주변에 제공될 수 있다. 더미 수직 채널 구조체들(DVS)은 제1 영역(R1) 상에 제공되지 않을 수 있다. 더미 수직 채널 구조체들(DVS)은 수직 채널 구조체들(VS)과 동시에 형성될 수 있고, 실질적으로 동일한 구조를 가질 수 있다. 다만, 실시예들에 따라 더미 수직 채널 구조체들(DVS)은 제공되지 않을 수 있다.
제2 영역(R2) 상에, 적층 구조체(ST)의 계단 구조를 덮는 제2 절연막(130)이 제공될 수 있다. 제2 절연막(130)은 실질적으로 평탄한 상면을 가질 수 있다. 제2 절연막(130)의 상면은 적층 구조체(ST)의 최상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다.
적층 구조체(ST) 및 제2 절연막(130) 상에 제3 절연막(150) 및 제4 절연막(170)이 차례로 적층될 수 있다. 제2 내지 제4 절연막들(130, 150, 170) 각각은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다.
분리 구조체(SS)는 제3 절연막(150), 적층 구조체(ST) 및 소스 구조체(SC)를 관통할 수 있다. 분리 구조체(SS)는 제2 영역(R2) 상에서 제2 절연막(130)을 더 관통할 수 있다. 분리 구조체(SS)는 수직 채널 구조체들(VS)과 제2 방향(D2)으로 서로 이격될 수 있다.
제2 영역(R2) 상에서, 제2 및 제3 절연막들(130, 150)을 관통하는 컨택 플러그들(CP)이 제공될 수 있다. 컨택 플러그들(CP) 각각은 적층 구조체들(ST)의 층간 절연막들(ILD) 중 어느 하나를 더 관통할 수 있고, 게이트 전극들(EL) 중 어느 하나와 접촉하며 전기적으로 연결될 수 있다. 컨택 플러그들(CP)은 패드부들(ELp) 상에 제공될 수 있다. 컨택 플러그들(CP)은 더미 수직 채널 구조체들(DVS)과 서로 이격될 수 있다. 컨택 플러그들(CP) 각각은 수직 채널 구조체들(VS) 중 최외각의 것으로부터 멀어질수록 제3 방향(D3)으로의 높이가 증가할 수 있다. 컨택 플러그들(CP)은 도 4의 게이트 연결 배선들(3235)에 해당할 수 있다. 컨택 플러그들(CP) 각각은 제3 방향(D3)으로 갈수록 폭이 증가할 수 있다. 컨택 플러그들(CP)은 금속 등의 도전 물질을 포함할 수 있다.
제4 절연막(170) 상에 수직 채널 구조체들(VS)과 전기적으로 연결되는 비트 라인들(BL) 및 컨택 플러그들(CP)과 전기적으로 연결되는 도전 라인들(CL)이 제공될 수 있다. 비트 라인들(BL) 및 도전 라인들(CL)은 금속 등의 도전 물질을 포함할 수 있다. 비트 라인들(BL)은 도 1의 비트 라인(BL) 및 도 3 및 도 4의 비트 라인들(3240)에 해당할 수 있다. 도전 라인들(CL)은 도 4의 도전 라인들(3250)에 해당할 수 있다. 실시예들에 따르면, 제4 절연막(170) 상에서 비트 라인들(BL) 및 도전 라인들(CL)을 덮는 추가 절연막 및 추가 절연막 내부의 추가 배선들이 제공될 수 있다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 수직 채널 구조체 내의 저마늄 농도 변화를 설명하기 위한 그래프이다.
도 8의 제1 내지 제3 프로파일들(E1, E2, E3)은 후술하는 열처리 공정의 온도 및 지속 시간을 달리 하며 측정된 것들이다. 제1 프로파일(E1)은 약 600도로 약 1시간 동안 열처리 공정을 진행했을 경우의 결과이고, 제2 프로파일(E2)은 약 600도로 약 24시간 동안 열처리 공정을 진행했을 경우의 결과이며, 제3 프로파일(E3)은 약 700도로 약 24시간 동안 열처리 공정을 진행했을 경우의 결과이다.
도 7 및 도 8을 참조하면, 수직 반도체 패턴(VSP)과 매립 절연 패턴(VI)의 경계면은 제1 면(S1)으로 지칭될 수 있고, 수직 반도체 패턴(VSP)과 데이터 저장 패턴(DSP)의 경계면은 제2 면(S2)으로 지칭될 수 있으며, 데이터 저장 패턴(DSP)과 층간 절연막들(ILD)(또는 게이트 전극들(EL))의 경계면은 제3 면(S3)으로 지칭될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 매립 절연 패턴(VI)과 접촉하는 제1 면(S1) 및 데이터 저장 패턴(DSP)과 접촉하는 제2 면(S2)을 가질 수 있다. 또한, 데이터 저장 패턴(DSP)은 수직 반도체 패턴(VSP)과 접촉하는 제2 면(S2) 및 층간 절연막들(ILD)(또는 게이트 전극들(EL))과 접촉하는 제3 면(S3)을 가질 수 있다.
수직 반도체 패턴(VSP) 내부에서, 저마늄 농도는 제1 면(S1)에서 제2 면(S2)으로 갈수록 감소할 수 있다. 데이터 저장 패턴(DSP)은 수직 반도체 패턴(VSP)에 인접하는 확산 영역(DSPd)을 포함할 수 있다. 확산 영역(DSPd)은 저마늄을 포함할 수 있다. 확산 영역(DSPd) 내부에서, 저마늄 농도는 제2 면(S2)에서 제3 면(S3)으로 갈수록 감소할 수 있고, 제2 면(S2)과 제3 면(S3) 사이의 지점에서 0이 될 수 있다. 저마늄 농도가 0이 되는 지점은 제3 면(S3)보다 제2 면(S2)에 가까울 수 있다. 확산 영역(DSPd) 내부에서 저마늄 농도가 감소하는 기울기의 절댓값은 수직 반도체 패턴(VSP) 내부에서 저마늄 농도가 감소하는 기울기의 절댓값보다 클 수 있다.
도 9 및 도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 효과를 설명하기 위한 그래프들이다.
도 9 및 도 10을 참조하여 채널층(도 7의 수직 반도체 패턴(VSP))이 저마늄을 포함하지 않고 폴리 실리콘만을 포함하는 경우(P1)와 본 발명의 경우(P2)를 비교한다.
본 발명과 같이 채널층이 저마늄 원자들을 포함하는 경우, 결정 크기(grain size)가 증가하고 이에 따라 결정들 사이의 경계에 해당하는 전이층(grain boundary)이 감소하여, 전자 이동도(mobility) 및 구동 전류(driving current)가 증가할 수 있다. 또한, 본 발명과 같이 채널층 내부의 저마늄 농도가 데이터 저장 패턴(도 7의 데이터 저장 패턴(DSP))으로 갈수록 감소하는 경우, 데이터 저장 패턴과 인접하는 영역에서 저마늄 원자가 전하 트랩 사이트(charge trap site)로 작용하여 캐리어 흐름을 방해하는 것을 방지 및/또는 최소화할 수 있고, 결과적으로 전자 이동도(mobility) 및 구동 전류(driving current)가 증가할 수 있다.
도 9를 참조하면, 채널층이 저마늄을 포함하지 않고 폴리 실리콘만을 포함하는 경우(P1)에 비하여, 본 발명의 경우(P2) 구동 전류(driving current)가 최대 145% 증가할 수 있다(게이트 전압이 약 15V인 경우에 드레인 전류(drain current)를 측정, 전류의 단위는 10-6 A).
도 10을 참조하면, 채널층이 저마늄을 포함하지 않고 폴리 실리콘만을 포함하는 경우(P1)에 비하여, 본 발명의 경우(P2) 전자 이동도(mobility)가 약 110% 증가할 수 있다(이동도의 단위는 cm2/V·s).
도 11 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 확대도들로, 각각 도 6의 A 부분에 대응된다. 이하에서, 도 5 내지 도 7 및 도 11 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대하여 상세히 설명한다.
도 5 및 도 6을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10) 내에 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)은 제1 기판(10) 상부에 트렌치를 형성하는 것 및 상기 트렌치를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다.
소자 분리막(11)에 의해 정의되는 활성 영역 상에 주변 회로 트랜지스터들(PTR)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR)의 주변 소스/드레인 영역들(29)과 연결되는 주변 회로 컨택 플러그들(31) 및 주변 회로 배선들(33)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR), 주변 회로 컨택 플러그들(31) 및 주변 회로 배선들(33)을 덮는 제1 절연막(30)이 형성될 수 있다.
제1 절연막(30) 상에 제2 기판(100)이 형성될 수 있다. 제2 기판(100) 상에 교대로 그리고 반복적으로 적층된 층간 절연막들(ILD) 및 게이트 전극들(EL)을 포함하는 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)를 형성하는 것은, 보다 구체적으로, 제2 기판(100) 상에 층간 절연막들(ILD) 및 희생막들을 교대로 그리고 반복적으로 적층하는 것, 층간 절연막들(ILD) 및 상기 희생막들에 대한 트리밍 공정에 의해 제2 영역(R2) 상의 계단 구조를 형성하는 것, 상기 희생막들을 선택적으로 제거하는 것, 및 상기 희생막들이 제거된 공간을 채우는 게이트 전극들(EL)을 형성하는 것을 포함할 수 있다. 상기 희생막들을 선택적으로 제거하는 것 및 상기 희생막들이 제거된 공간을 채우는 게이트 전극들(EL)을 형성하는 것은 도 11 및 도 14를 참조하여 후술하는 공정 이전 또는 이후에 수행될 수 있다.
도 11을 참조하면, 적층 구조체(ST)를 관통하는 수직 채널 홀들(CH)이 형성될 수 있다. 수직 채널 홀들(CH) 각각은 제3 방향(D3)으로 갈수록 폭이 증가할 수 있다. 수직 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP)이 형성될 수 있다. 데이터 저장 패턴(DSP)은 수직 채널 홀들(CH) 각각의 내측벽 상에 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 차례로 형성하는 것에 의해 형성될 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL)과 다른 절연 물질로 형성될 수 있다. 예를 들어, 블록킹 절연막(BLK)은 실리콘 산화물로 형성될 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산화질화물로 형성될 수 있으며, 터널링 절연막(TIL)은 실리콘 산화물 또는 알루미늄 산화물로 형성될 수 있다.
터널링 절연막(TIL)의 내측벽 상에 제1 수직 채널층(VC1)이 형성될 수 있다. 제1 수직 채널층(VC1)은 비정질 실리콘(amorphous Si; a-Si)으로 형성될 수 있다. 제1 수직 채널층(VC1)은 제1 두께(T1)를 갖도록 형성될 수 있다. 제1 두께(T1)는, 예를 들어, 약 5 nm 내지 20 nm일 수 있다. 제1 수직 채널층(VC1)을 형성한 이후에 수직 채널 홀들(CH) 각각의 내부에는 제1 수직 채널층(VC1)으로 둘러싸인 빈 공간(ES)이 남아 있을 수 있다.
도 12를 참조하면, 제1 수직 채널층(VC1) 상에 제2 수직 채널층(VC2)이 형성될 수 있다. 제2 수직 채널층(VC2)은 비정질 실리콘저마늄(amorphous SiGe; a-SiGe)으로 형성될 수 있다. 제2 수직 채널층(VC2)은 제2 두께(T2)를 갖도록 형성될 수 있다. 제2 두께(T2)는, 예를 들어, 약 2 nm 내지 40 nm일 수 있다. 제2 수직 채널층(VC2)을 형성한 이후에도 수직 채널 홀들(CH) 각각의 내부에는 제2 수직 채널층(VC2)으로 둘러싸인 빈 공간(ES)이 남아 있을 수 있다.
도 12 및 도 13을 참조하면, 제1 및 제2 수직 채널층들(VC1, VC2)에 대한 열처리 공정이 수행될 수 있다. 열처리 공정에 의해 제1 및 제2 수직 채널층들(VC1, VC2)은 결정화될 수 있고, 제3 수직 채널층(VC3)이 형성될 수 있다. 열처리 공정에 의해, 제2 수직 채널층(VC2) 내부의 저마늄 원자들은 제1 수직 채널층(VC1) 내부로 확산될 수 있고, 제3 수직 채널층(VC3) 내부의 저마늄 농도는 데이터 저장 패턴(DSP)을 향해 가면서 연속적으로 감소할 수 있다. 제3 수직 채널층(VC3) 내부의 저마늄 농도 구배(gradient)는 열처리 공정의 조건들(온도 및 지속 시간)에 따라 달라질 수 있다.
열처리 공정의 온도는, 예를 들어, 약 500도 내지 800도일 수 있다. 바람직하게는, 열처리 공정의 온도는 약 550도 내지 650도일 수 있다. 열처리 공정의 지속 시간은, 예를 들어, 약 30분 내지 24시간일 수 있다. 바람직하게는, 열처리 공정의 지속 시간은, 예를 들어, 약 30분 내지 5시간일 수 있다.
도 13 및 도 14를 참조하면, 제3 수직 채널층(VC3)의 일부분이 식각될 수 있고, 이에 따라 수직 반도체 패턴(VSP)이 형성될 수 있다. 제3 수직 채널층(VC3)에 대한 식각 공정은 저마늄 농도가 일정 정도 이상인 부분들을 선택적으로 제거하는 것일 수 있다.
도 14와 함께 다시 도 5 내지 도 7을 참조하면, 수직 반도체 패턴(VSP)으로 둘러싸인 수직 채널 홀들(CH) 각각의 내부의 빈 공간(ES)을 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 매립 절연 패턴(VI)은, 예를 들어, 실리콘 산화물로 형성될 수 있다.
이후, 적층 구조체(ST)의 계단 구조를 덮는 제2 절연막(130)이 형성될 수 있다. 제2 절연막(130) 및 적층 구조체(ST) 상에 제3 및 제4 절연막들(150, 170)이 차례로 형성될 수 있다. 제2 및 제3 절연막들(130, 150)을 관통하여 게이트 전극들(EL)과 연결되는 컨택 플러그들(CP) 및 제3 및 제4 절연막들(150, 170)을 관통하여 수직 채널 구조체들(VS) 각각의 도전 패드(PAD)와 연결되는 비트 라인 컨택 플러그들이 형성될 수 있다. 제4 절연막(170) 상에 비트 라인 컨택 플러그들 각각을 통해 수직 채널 구조체들(VS) 각각의 도전 패드(PAD)와 연결되는 비트 라인들(BL), 및 컨택 플러그들(CP)을 통해 게이트 전극들(EL)과 연결되는 도전 라인들(CL)이 형성될 수 있다.
도 15 및 도 16는 본 발명의 다른 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 확대도들로, 각각 도 6의 A 부분에 대응된다.
도 11 및 도 15를 참조하면, 제1 수직 채널층(VC1) 상에 제2 수직 채널층(VC2)이 형성될 수 있다. 제2 수직 채널층(VC2)은 비정질 실리콘저마늄(amorphous SiGe(a-SiGe))으로 형성될 수 있다. 제2 수직 채널층(VC2)은 수직 채널 홀들(CH) 각각의 내부의 빈 공간(ES)을 완전히 채울 수 있다.
도 15 및 도 16을 참조하면, 제1 및 제2 수직 채널층들(VC1, VC2)에 대한 열처리 공정이 수행될 수 있다. 열처리 공정에 의해 제1 및 제2 수직 채널층들(VC1, VC2)은 결정화될 수 있고, 제3 수직 채널층(VC3)이 형성될 수 있다. 열처리 공정에 의해, 제2 수직 채널층(VC2) 내부의 저마늄 원자들은 제1 수직 채널층(VC1) 내부로 확산될 수 있고, 제3 수직 채널층(VC3) 내부의 저마늄 농도는 데이터 저장 패턴(DSP)을 향해 가면서 연속적으로 감소할 수 있다.
도 16과 함께 다시 도 14를 참조하면, 제3 수직 채널층(VC3)의 일부분이 식각될 수 있고, 이에 따라 수직 반도체 패턴(VSP)이 형성될 수 있다. 제3 수직 채널층(VC3)에 대한 식각 공정은 저마늄 농도가 일정 정도 이상인 부분들을 선택적으로 제거하는 것일 수 있다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 설명의 편의를 위하여 도 5, 도 6 및 도 7을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 5 및 도 17을 참조하면, 주변 회로는 제2 기판(100) 하부에 제공되지 않고, 제1 영역(R1) 및 제2 영역(R2)과 수평 방향(제1 방향(D1) 또는 제2 방향(D2))으로 이격되는 영역 상에 제공될 수 있다.
수직 채널 구조체들(VS) 및 적층 구조체(ST)는 제2 기판(100) 상에 제공될 수 있다. 수직 채널 구조체들(VS) 각각은 제2 기판(100)과 접촉하며 수직 채널 홀들(CH) 각각의 하부에 제공되는 에피택시얼 패턴(SEG), 에피택시얼 패턴(SEG)과 접촉하는 수직 반도체 패턴(VSP), 및 수직 채널 홀들(CH) 각각의 내측벽을 덮으며 적층 구조체(ST)와 수직 반도체 패턴(VSP) 사이에 개재되는 데이터 저장 패턴(DSP)을 포함할 수 있다. 에피택시얼 패턴(SEG)은 게이트 전극들(EL) 중 하나와 수평 방향으로 중첩될 수 있으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않는다. 데이터 저장 패턴(DSP)은 적층 구조체(ST)와 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 데이터 저장 패턴(DSP)의 일부분은 수직 반도체 패턴(VSP)과 에피택시얼 패턴(SEG) 사이에서 수평 방향으로 연장될 수 있다. 수직 반도체 패턴(VSP)은 하단이 오픈된(opened) 파이프 형상 또는 마카로니 형상을 가질 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 이하에서, 설명의 편의를 위하여 도 5, 도 6 및 도 7을 참조하여 설명한 것과 실질적으로 동일한 사항에 대한 설명은 생략하고, 차이점에 대하여 상세히 설명한다.
도 18을 참조하면, 제1 기판(10) 상에 주변 회로 트랜지스터들(PTR), 주변 회로 컨택 플러그들(31), 주변 회로 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 회로 배선들(33), 주변 회로 배선들(33)과 전기적으로 연결되는 제1 본딩 패드들(35) 및 이들을 둘러싸는 제1 절연막(30)을 포함하는 주변 회로 구조체(PS)가 제공될 수 있다. 제1 본딩 패드들(35)은 주변 회로 컨택 플러그들(31)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 제1 절연막(30)은 제1 본딩 패드들(35)의 상면을 덮지 않을 수 있다. 제1 절연막(30)의 상면은 제1 본딩 패드들(35)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 절연막(30) 상에 주변 회로 구조체(PS)의 제1 본딩 패드들(35)과 접촉하는 제2 본딩 패드들(45), 연결 컨택 플러그들(41), 연결 컨택 플러그들(41)을 통해 제2 본딩 패드들(45)과 전기적으로 연결되는 연결 회로 배선들(43) 및 이들을 둘러싸는 제5 절연막(40)이 제공될 수 있다. 제5 절연막(40)은 다층 구조를 갖는 복수의 절연막들을 포함할 수 있다.
연결 컨택 플러그들(41)은, 예를 들어, 제3 방향(D3)으로 갈수록 폭이 감소할 수 있다. 연결 컨택 플러그들(41) 및 연결 회로 배선들(43)은 금속 등의 도전 물질을 포함할 수 있다.
제5 절연막(40)은 제2 본딩 패드들(45)의 하면들을 덮지 않을 수 있다. 제5 절연막(40)의 하면은 제2 본딩 패드들(45)의 하면들과 실질적으로 공면을 이룰 수 있다. 제2 본딩 패드들(45) 각각의 하면은 제1 본딩 패드들(35) 각각의 상면과 직접 접촉할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은, 예를 들어, 구리(Cu), 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 주석(Sn) 등의 금속을 포함할 수 있다. 일 예로, 제1 및 제2 본딩 패드들(35, 45)은 구리(Cu)를 포함할 수 있다. 제1 및 제2 본딩 패드들(35, 45)은 그 사이의 경계면 없이 일체의 형상을 이룰 수 있다. 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 나란히 정렬되는 것으로 도시되었으나, 본 발명은 이에 제한되지 않으며, 평면적인 관점에서, 제1 및 제2 본딩 패드들(35, 45)의 측벽들은 서로 이격될 수도 있다.
연결 컨택 플러그들(41)과 연결되는 비트 라인들(BL) 및 도전 라인들(CL), 비트 라인들(BL) 및 도전 라인들(CL) 각각과 연결되는 비트 라인 컨택 플러그들 및 컨택 플러그들(CP), 교대로 그리고 반복적으로 적층된 층간 절연막들(ILD) 및 게이트 전극들(EL)을 포함하는 적층 구조체(ST), 비트 라인들(BL)과 연결되며 적층 구조체(ST)를 관통하는 수직 채널 구조체들(VS), 및 수직 채널 구조체들(VS)과 접촉하는 제2 기판(100)을 포함하는 셀 어레이 구조체(CS)가 제5 절연막(40) 상에 제공될 수 있다.
셀 어레이 구조체(CS)는 제2 기판(100)의 상면을 덮는 제6 절연막(50)을 더 포함할 수 있다. 예를 들어, 제5 절연막(40) 및 제6 절연막(50) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다.
셀 어레이 구조체(CS)의 적층 구조체(ST)는 제2 기판(100)과 주변 회로 구조체(PS) 사이에 제공될 수 있다. 셀 어레이 구조체(CS)의 적층 구조체(ST)의 게이트 전극들(EL)은 제1 기판(10)으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 제1 방향(D1)으로의 길이가 증가할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 교대로 그리고 반복적으로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체를 관통하는 수직 채널 홀들 내에 제공되는 수직 채널 구조체들을 포함하되,
    상기 수직 채널 구조체들 각각은 상기 수직 채널 홀들 각각의 내측벽을 덮는 데이터 저장 패턴, 상기 데이터 저장 패턴을 덮는 수직 반도체 패턴 및 상기 수직 반도체 패턴으로 둘러싸인 상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 포함하고,
    상기 수직 반도체 패턴은 상기 매립 절연 패턴과 접촉하는 제1 면 및 상기 데이터 저장 패턴과 접촉하는 제2 면을 갖고,
    상기 수직 반도체 패턴 내부의 저마늄 농도는 상기 제1 면에서 상기 제2 면으로 갈수록 감소하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 반도체 패턴은 폴리 실리콘을 포함하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 데이터 저장 패턴은 상기 수직 채널 홀들의 내측벽 상에 차례로 적층된 블록킹 절연막, 전하 저장막 및 터널링 절연막을 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 블록킹 절연막은 실리콘 산화물을 포함하고,
    상기 전하 저장막은 실리콘 질화물 또는 실리콘 산화질화물을 포함하고,
    상기 터널링 절연막은 실리콘 산화물 또는 알루미늄 산화물을 포함하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 저장 패턴은 상기 수직 반도체 패턴과 접촉하는 제2 면 및 상기 적층 구조체와 접촉하는 제3 면을 갖고,
    상기 데이터 저장 패턴은 저마늄을 포함하는 확산 영역을 포함하고,
    상기 확산 영역 내부의 저마늄 농도는 상기 제2 면에서 상기 제3 면으로 갈수록 감소하는 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 확산 영역 내부의 저마늄 농도는 상기 제2 면과 상기 제3 면 사이의 지점에서 0이 되는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    저마늄 농도가 0이 되는 지점은 상기 제3 면보다 상기 제2 면에 가까운 3차원 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 확산 영역 내부에서 저마늄 농도가 감소하는 기울기의 절댓값은 상기 수직 반도체 패턴 내부에서 저마늄 농도가 감소하는 기울기의 절댓값보다 큰 3차원 반도체 메모리 장치.
  9. 기판 상에 적층 구조체를 형성하는 것; 및
    상기 적층 구조체를 관통하는 수직 채널 구조체들을 형성하는 것을 포함하되,
    상기 수직 채널 구조체들을 형성하는 것은:
    상기 적층 구조체를 관통하여 상기 기판의 상면을 노출시키는 수직 채널 홀들을 형성하는 것;
    상기 수직 채널 홀들 각각의 내측벽을 차례로 덮는 복수의 절연막들을 포함하는 데이터 저장 패턴을 형성하는 것;
    상기 데이터 저장 패턴 상에 제1 수직 채널층을 형성하는 것;
    상기 제1 수직 채널층 상에 제2 수직 채널층을 형성하는 것;
    상기 제1 및 제2 수직 채널층들에 대한 열처리 공정을 수행하여 제3 수직 채널층을 형성하는 것;
    상기 제3 수직 채널층의 일부를 식각하여 수직 반도체 패턴을 형성하는 것; 및
    상기 수직 채널 홀들 각각의 내부 공간을 채우는 매립 절연 패턴을 형성하는 것을 포함하되,
    상기 열처리 공정에 의해 상기 제3 수직 채널층 내부의 저마늄 농도는 상기 데이터 저장 패턴을 향해 가면서 연속적으로 감소하는 3차원 반도체 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1 수직 채널층은 비정질 실리콘(amorphous Si; a-Si)으로 형성되고,
    상기 제2 수직 채널층은 비정질 실리콘저마늄(amorphous SiGe; a-SiGe)으로 형성되는 3차원 반도체 메모리 장치의 제조 방법.
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