KR20230013714A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 장치는 기판 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들, 상기 적층 구조체 상에서 상기 1 방향으로 연장되며, 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체, 및 상기 게이트 전극 및 상기 선택 게이트 전극들을 관통하는 수직 구조체들을 포함하되, 상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고, 상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하되, 상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 각각의 상기 제1 수직 구조체들의 적어도 일부를 둘러싸는 전극부를 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체; 상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들; 상기 적층 구조체 상에서 상기 1 방향으로 연장되며, 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및 상기 적층 구조체 및 상기 선택 구조체들을 관통하는 수직 구조체들을 포함하되, 상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고, 상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하되, 상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 상기 제1 수직 구조체들 각각의 적어도 일부를 둘러싸는 전극부를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체; 상기 적층 구조체를 관통하는 하부 수직 구조체들; 상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들; 상기 적층 구조체 상에서 상기 1 방향으로 연장되며, 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및 상기 선택 구조체들을 관통하여 상기 하부 수직 구조체들과 연결되는 상부 수직 구조체들을 포함하되, 상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고, 상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하되, 상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 각각의 상기 제1 상부 수직 구조체들의 적어도 일부를 둘러싸는 전극부를 포함하고, 상기 수평 절연 패턴은 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 전극부 사이에 배치되는 제1 측벽부 및 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 라인부 사이에 배치되는 제2 측벽부를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전자 시스템은 기판 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체; 상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들; 상기 적층 구조체 상에서 상기 1 방향으로 연장되며 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및 상기 적층 구조체 및 상기 선택 구조체들을 관통하는 수직 구조체들을 포함하는 셀 어레이 및 상기 셀 어레이 주변의 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되, 상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하고, 상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 상기 제1 수직 구조체들 각각의 적어도 일부를 둘러싸는 전극부를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 모든 상부 수직 구조체들이 선택 게이트 전극들에 의해 제어될 수 있으므로, 더미 채널들로 사용되는 수직 구조체들을 생략할 수 있다. 그러므로, 반도체 장치의 집적도가 보다 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 장치의 평면도이다.
도 6은 도 5의 A 부분을 확대한 도면이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다.
도 8a 내지 도 8e 은 본 발명의 다양한 실시예들에 따른 반도체 장치를 설명하는 도면들로서, 도 7의 P1 부분을 확대한 도면들이다.
도 9는 도 7의 P2 부분을 확대한 도면이다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면들이다.
도 12는 도 11의 P3 부분을 확대한 도면이다.
도 13 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 21은 도 5의 A 부분을 확대한 도면이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다.
도 23a, 도 23b, 및 도 23c는 본 발명의 다양한 실시예들에 따른 반도체 장치를 설명하는 도면들로서, 도 22의 P5 부분을 확대한 도면들이다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 29는 도 5의 A 부분을 확대한 도면이다.
도 30은 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다.
도 31a 내지 도 31e는 본 발명의 다양한 실시예들에 따른 반도체 장치를 설명하는 도면들로서, 도 30의 P6 부분을 확대한 도면들이다.
도 32 내지 도 38은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A' 선을 따라 자른 단면들을 나타낸다.
도 39는 본 발명의 다양한 실시예에 따른 반도체 장치의 단면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다.
제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BIL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BIL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BIL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BIL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
도면에 도시되지는 않았으나, 제1 구조물(1100F)은 전압 발생기(미도시)를 포함할 수 있다. 전압 발생기는 메모리 셀 스트링들(CSTR)의 동작에 필요한 프로그램 전압, 읽기 전압, 패스 전압, 및 검증 전압 등을 생성할 수 있다. 여기서, 프로그램 전압은 읽기 전압, 패스 전압, 및 검증 전압에 비해 상대적으로 고전압(예를 들어, 20V 내지 40V)일 수 있다.
예시적인 실시예들에서, 제1 구조물은 고전압 트랜지스터들 및 저전압 트랜지스터들을 포함할 수 있다. 디코더 회로(1110)는 메모리 셀 스트링들의 워드 라인들과 연결되는 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터들은 프로그램 동작시 워드 라인들에 인가되는 프로그램 전압과 같이 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다. 페이지 버퍼(1120) 또한, 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소오스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제1 구조물(3100) 및 도 4의 제1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제2 구조물(3200) 및 도 4의 제2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 6은 도 5의 A 부분을 확대한 도면이다. 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다. 도 8a 내지 도 8e는 도 6a의 P1 부분을 확대한 도면들이다. 도 9 및 도 10은 도 6b의 P2 부분을 확대한 도면들이다.
도 5 및 도 7을 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 하부 층간 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다.
주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 층간 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 층간 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 층간 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 층간 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 일 예로, 하부 층간 절연막(50)은 제1 하부 절연막(51), 제2 하부 절연막(55), 및 제1 및 제2 하부 절연막들(51, 55) 사이의 식각 정지막(53)을 포함할 수 있다. 식각 정지막(53)은 제1 및 제2 하부 절연막들(51, 55)과 다른 절연 물질을 포함할 수 있으며, 최상층 주변 회로 배선(PLP)의 상면들을 덮을 수 있다.
셀 어레이 구조체(CS)가 하부 층간 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 반도체막(100), 적층 구조체(ST), 하부 수직 구조체들(VS), 선택 구조체들(SST1, SST2), 상부 수직 구조체들(UVS), 및 비트 라인들(BIL)을 포함할 수 있다. 이에 더하여, 셀 어레이 구조체(CS)는 반도체막(100)과 적층 구조체(ST) 사이에 소오스 구조체(CST)를 더 포함할 수 있다. 실시예들에 따르면, 반도체막(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다.
보다 상세하게, 반도체막(100)은 하부 층간 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(100)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
소오스 구조체(CST)는 소오스 반도체 패턴(SC) 및 소오스 반도체 패턴(SC) 상의 서포트 반도체 패턴(SP)을 포함할 수 있다. 소오스 구조체(CST)는 반도체막(100)의 상면과 평행할 수 있으며, 적층 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다.
소오스 반도체 패턴(SC)은 반도체막(100)과 적층 구조체(ST) 사이에 배치될 수 있다. 소오스 반도체 패턴(SC)은 오프닝들(OP)을 가질 수 있다. 오프닝들(OP)은 서로 이격될 수 있으며, 원형 또는 바(bar) 형태를 가질 수 있다. 소오스 반도체 패턴(SC)은 제1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.
서포트 반도체 패턴(SP)은 소오스 반도체 패턴(SC)의 상면을 덮을 수 있으며, 소오스 반도체 패턴(SC)의 오프닝들(OP) 내에서 반도체막(100)과 접촉할 수 있다. 서포트 반도체 패턴(SP)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 서포트 반도체 패턴(SP)에서 n형 도펀트들의 농도는 소오스 반도체 패턴(SC)에서보다 낮을 수 있다.
적층 구조체(ST)는 소오스 구조체(CST) 상에 배치될 수 있다. 적층 구조체(ST)는 제1 방향(D1)을 따라 연장될 수 있다. 적층 구조체(ST)는 서로 교차하는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 게이트 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다. 게이트 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 게이트 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2) 및 워드 라인들(WL)로써 사용될 수 있다.
하부 수직 구조체들(VS)은 반도체막(100) 상에서 적층 구조체(ST) 및 소오스 구조체(SCT)를 관통할 수 있다. 하부 수직 구조체들(VS)은, 평면적 관점에서, 제1 방향(D1)을 따라 지그재그 형태로 배열될 수 있다.
실시예들에 따르면, 짝수 개의 열들(예를 들어, 8열, 12열 등)을 구성하는 하부 수직 구조체들(VS)이 적층 구조체(ST)에 제공될 수 있다. 일 예로, 하부 수직 구조체들(VS)은 제1 방향(D1) 및 제2 방향(D2)을 따라 2차원적으로 배열될 수 있으며, 제1 내지 제8 열들은 제2 방향(D2)을 따라 이격되어 배치될 수 있다. 제1 열 내지 제8 열들을 구성하는 하부 수직 구조체들(VS)은 제1 방향(D1)을 따라 배열될 수 있다. 서로 인접하는 열들의 하부 수직 구조체들(VS)은 서로 사선 방향으로 이격될 수 있다.
하부 수직 구조체들(VS) 각각은, 도 8a 및 도 9에 도시된 바와 같이, 하부 채널 패턴(VP), 데이터 저장 패턴(DSP), 및 매립 절연 패턴(VI)을 포함할 수 있다.
하부 채널 패턴(VP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 하부 채널 패턴(VP)은 도 1을 참조하여 설명된 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다.
하부 채널 패턴(VP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 하부 채널 패턴(VP)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 하부 채널 패턴들(VP)의 상단들에 제1 도전 패드들(PAD1)이 형성될 수 있다. 제1 도전 패드들(PAD1)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 9를 참조하면, 각 하부 수직 구조체(VS)의 하부 채널 패턴(VP)의 측벽 일부는 소오스 반도체 패턴(SC)과 접촉할 수 있다.
데이터 저장 패턴(DSP)은 제3 방향(D3)으로 연장되며 각 하부 채널 패턴(VP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)의 바닥면은 서포트 반도체 패턴(SP)의 상면과 하면 사이의 레벨에 위치할 수 있다. 또한, 잔여 데이터 저장 패턴(RDSP)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 반도체막(100) 내에 배치될 수 있다.
데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 도 8a 및 도 9에 도시된 바와 같이, 하부 채널 패턴(VP)의 측벽 상에 차례로 적층된 터널 절연막(TL), 전하 저장막(CL), 및 블록킹 절연막(BL)을 포함할 수 있다. 예를 들어, 전하 저장막(CL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 터널 절연막(TL) 및 블록킹 절연막(BL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 잔여 데이터 저장 패턴(RDSP)은 데이터 저장 패턴(DSP)과 동일한 박막 구조를 가질 수 있다.
또한, 도 8a를 참조하면, 제1 수평 절연 패턴(HP)이 하부 수직 구조체들(VS)과 인접한 게이트 전극들(GE)의 일측벽들 및 각 게이트 전극들(GE)의 상면들 및 하면들을 컨포말하게 덮을 수 있다. 제1 수평 절연 패턴(HP)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다.
실시예들에 따르면, 선택 구조체들(SST1, SST2)이 적층 구조체(ST) 상에서 기판(10)의 상면과 평행한 제2 방향(D2)으로 이격되어 배치될 수 있다. 선택 구조체들(SST1, SST2)은 적층 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다.
제1 선택 구조체(SST1)는 적층 구조체(ST) 상에 번갈아 적층된 상부 절연막들(UIL) 및 적어도 하나의 제1 선택 게이트 전극(SGE1)을 포함할 수 있다. 제2 선택 구조체(SST2)는 적층 구조체(ST) 상에 번갈아 적층된 상부 절연막들(UIL) 및 적어도 하나의 제2 선택 게이트 전극(SGE)을 포함할 수 있다.
실시예들에서 제1 및 제2 선택 구조체들(SST1, SST2)의 제1 및 제2 선택 게이트 전극들(SGE1, SGE2)은 도 1을 참조하여 설명된 게이트 상부 라인들(UL1, UL2)로 사용될 수 있다. 제1 및 제2 선택 게이트 전극들(SGE1, SGE2)은 적층 구조체(ST)의 게이트 전극들(GE)과 동일한 도전 물질을 포함할 수 있다.
제1 및 제2 선택 구조체들(SST1, SST2) 사이에 상부 분리 구조체(SIP)가 제공될 수 있다. 상부 분리 구조체(SIP)는 제1 방향(D1)으로 연장될 수 있으며, 적층 구조체(ST)의 센터 영역에서 서로 인접하는 2개의 하부 수직 구조체들(VS) 사이에 제공될 수 있다. 즉, 상부 분리 구조체(SIP)는 적층 구조체(ST)의 센터 영역에 제공되는 하부 수직 구조체들(VS)의 2개의 열들 사이에 제공될 수 있다. 상부 분리 구조체(SIP)는 제1 및 제2 선택 구조체들(SST1, SST2) 사이에서 단일막으로 이루어질 수 있다. 상부 분리 구조체(SIP)는 상부 절연막들(UIL)과 동일한 절연 물질로 이루어질 수 있다.
상부 분리 구조체(SIP)의 바닥면은 적층 구조체(ST)의 상면, 즉, 최상층 절연막(ILD)의 상면과 수직적으로 이격될 수 있다. 이와 달리, 상부 분리 구조체(SIP)의 바닥면은 최상층 절연막(ILD)의 상면과 접촉할 수도 있다. 상부 분리 구조체(SIP)는 제1 및 제2 선택 게이트 전극들(SGE1, SGE2)의 측벽들과 직접 접촉할 수 있다. 상부 분리 구조체(SIP)는 제1 및 제2 선택 게이트 전극들(SGE1, SGE2)의 측벽들과 직접 접촉하는 라운드진 측벽들을 가질 수 있다.
분리 구조체들(SS)이 반도체막(100) 상에서 적층 구조체(ST) 및 선택 구조체들(SST1, SST2)을 관통할 수 있다.
분리 구조체들(SS)은 적층 구조체(ST)와 나란하게 제1 방향(D1)을 따라 연장되며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 분리 구조체들(SS)의 일부분은 오프닝(OP) 내에 채워진 서포트 반도체 패턴(SP)의 일부분을 관통할 수 있다. 분리 구조체들(SS)은 다중막 구조 또는 단일막 구조를 가질 수 있다. 분리 구조체들(SS)은 실리콘 산화물, 실리콘 질화물, 또는 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
분리 구조체들(SS) 중 하나와 상부 분리 구조체(SIP) 사이에 제1 선택 구조체(SST1)가 배치될 수 있으며, 분리 구조체들(SS) 중 다른 하나와 상부 분리 구조체(SIP) 사이에 제2 선택 구조체(SST2)가 배치될 수 있다.
실시예들에 따르면, 상부 수직 구조체들(UVS)이 하부 수직 구조체들(VS) 각각에 대응하여 제공될 수 있다. 상부 수직 구조체들(UVS)은 선택 구조체들(SST1, SST2)을 관통하여 하부 수직 구조체들(VS)과 연결될 수 있다.
상부 수직 구조체들(UVS)은 하부 및 상부 콘택 플러그들(BCTa, BCTb)을 통해 비트 라인들(BIL)과 전기적으로 연결될 수 있다. 도 5에서 비트 라인들이 생략되어 있으나, 비트 라인들(BIL)은 적층 구조체(ST) 및 선택 구조체들(SST1, SST2)을 가로질러 제2 방향(D2)으로 연장될 수 있다.
상부 수직 구조체들(UVS)은 제2 방향(D2)을 따라 차례로 제1 내지 제4 열들을 구성할 수 있으며, 제1 내지 제4 열들 각각에서 상부 수직 구조체들(UVS)은 제1 방향(D1)을 따라 배열될 수 있다. 제1 내지 제4 열들의 상부 수직 구조체들(UVS)이 선택 구조체들(SST1, SST2) 각각을 관통할 수 있다.
실시예들에서, 상부 수직 구조체들(UVS)은 상부 분리 구조체(SIP)와 인접하는 제1 상부 수직 구조체들(UVSa)을 포함할 수 있다. 제1 상부 수직 구조체들(UVSa)은 제1 열을 구성할 수 있다.
제1 및 제2 선택 구조체들(SST1, SST2) 및 상부 수직 구조체들(UVS)에 대해 도 6 및 도 8a 내지 도 8e를 참조하여 보다 상세히 설명한다.
도 6 및 도 8a를 참조하면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은 제1 방향(D1)으로 연장되는 라인부(E1) 및 라인부(E1)와 연결되며 상부 수직 구조체들(UVS)을 둘러싸는 전극부들(E2)을 포함할 수 있다.
일 예에서, 상부 수직 구조체들(UVS) 각각은 전극부(E2)에 의해 완전히 둘러싸일 수 있다. 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각에서, 전극부들(E2)의 상면들은 라인부(E1)의 상면보다 높은 레벨에 위치하고, 전극부들(E2)의 바닥면들은 라인부(E1)의 바닥면보다 낮은 레벨에 위치할 수 있다.
제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각의 라인부(E1)는 도 6에 도시된 바와 같이, 제1 상부 수직 구조체들(UVSa)의 일부들을 둘러싸며 제1 방향(D1)으로 연장될 수 있다. 라인부(E1)는 서로 인접하는 제1 상부 수직 구조체들(UVSa) 사이에서 상부 분리 구조체(SIP)와 접할 수 있다.
제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각의 전극부(E2)는 라인부(E1)의 상하면으로부터 수직적으로 돌출되어 제1 상부 수직 구조체들(UVSa)의 측벽을 균일한 두께로 둘러쌀 수 있다. 전극부(E2)는 실린더 형태를 가질 수 있으며, 평면적 관점에서 링 형상을 가질 수 있다.
제1 및 제2 선택 게이트 전극들(SGE1, SGE2)의 전극부들(E2)은 하부 수직 구조체(VS)의 상면과 수직적으로 이격되는 바닥면을 가질 수 있다. 전극부들(E2)의 바닥면들은 제1 상부 수직 구조체들(UVSa)의 바닥면들보다 높은 레벨에 위치할 수 있다.
나아가, 제1 및 제2 선택 구조체들(SST1, SST2)은 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각의 표면을 컨포말하게 감싸는 제2 수평 절연 패턴(UHP)을 포함할 수 있다.
제2 수평 절연 패턴(UHP)은 전극부들(E2)과 상부 수직 구조체들(UVS) 사이에 배치되는 제1 측벽부들(S1) 및 제1 측벽부(S1)와 연결되며 상부 분리 구조체(SIP)와 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 사이에 배치되는 제2 측벽부(S2)를 포함할 수 있다.
상부 수직 구조체들(UVS) 각각은 제1 도전 패드(PAD1)와 연결되는 상부 채널 패턴(UVP), 및 상부 채널 패턴(UVP)을 둘러싸는 선택 게이트 절연 패턴(GIL), 및 상부 채널 패턴(UVP)의 상단에 제공되는 제2 도전 패드(PAD2)를 포함할 수 있다. 제2 도전 패드들(PAD2)은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 반도체 물질을 포함하는 상부 채널 패턴(UVP)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2)의 채널들로 사용될 수 있다.
선택 게이트 절연 패턴(GIL)은 단일막으로 이루어질 수 있으며, 실리콘 산화막, 실리콘 산질화막, 또는 고유전막을 포함할 수 있다. 상부 채널 패턴(UVP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 이러한 형태의 상부 채널 패턴(UVP)의 내부는 상부 매립 절연 패턴(UVI)으로 채워질 수 있다.
도 8b에 도시된 실시예에 따르면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각에서, 전극부(E2)의 상면은 제1 상부 수직 구조체(UVSa)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 전극부들(E2)의 상면들은 하부 콘택 플러그(BCTa)와 수직적으로 이격될 수 있다.
일 예에 따르면, 제1 상부 수직 구조체(UVSa)의 제2 도전 패드(PAD2) 둘레에 버퍼 희생 패턴(USLa)이 제공될 수 있다. 버퍼 희생 패턴(USLa)은 전극부(E2)의 상면 및 바닥면에 제공될 수 있다. 버퍼 희생 패턴(USLa)은 상부 절연막들(UIL) 및 선택 게이트 절연 패턴(GIL)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
도 8c를 참조하면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은 상부 절연막들(UIL)을 개재하여 수직적으로 적층된 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c) 및 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c)을 수직적으로 연결하는 전극부(E2)를 포함할 수 있다. 여기서, 전극부(E2)의 상면은 제3 라인부(E1c)의 상면보다 높은 레벨에 위치하고, 전극부(E2)의 바닥면은 제1 라인부(E1a)의 바닥면보다 낮은 레벨에 위치할 수 있다.
도 8d를 참조하여 설명한 바와 같이, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은 상부 절연막(UIL)을 개재하여 수직적으로 적층된 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c) 및 제1, 제2, 및 제3 라인부들을 수직적으로 연결하는 전극부(E2)를 포함할 수 있다. 여기서, 전극부(E2)의 상면은 제3 라인부(E1c)의 상면보다 높고, 제1 상부 수직 구조체(UVSa)의 상면보다 낮은 레벨에 위치할 수 있다.
도 8e를 참조하면, 제1 상부 수직 구조체(UVSa)의 제2 도전 패드(PAD2) 둘레에 버퍼 절연 패턴(BF)이 제공될 수 있다. 버퍼 절연 패턴(BF)은 전극부(E2)의 상면에 제공될 수 있으며, 상부 절연막들(UIL)과 동일한 절연물질을 포함할 수 이다.
도 10 및 도 11은 본 발명의 다양한 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면들이다. 도 12는 도 11의 P3 부분을 확대한 도면이다.
본 실시예에서는, 앞서 도 5, 도 6, 도 7, 및 도 8a 내지 도 8e을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10에 도시된 실시예에 따르면, 반도체막(100) 상의 적층 구조체(ST)는, 제1 적층 구조체(ST1), 및 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는, 반도체막(100) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 제1 전극들(EL1)을 포함할 수 있다. 제1 적층 구조체(ST1)는, 적층된 제1 전극들(EL1)을 서로 이격시키는 제1 절연막들(ILD1)을 더 포함할 수 있다. 제1 적층 구조체(ST1)의 제1 절연막들(ILD1) 및 제1 전극들(EL1)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 제1 적층 구조체(ST1)의 최상부에 제2 절연막(ILD2)가 제공될 수 있다.
제2 적층 구조체(ST2)는, 제1 적층 구조체(ST1) 상에 제3 방향(D3)으로 적층된 제2 전극들(EL2)을 포함할 수 있다. 제2 적층 구조체(ST2)는, 적층된 제2 전극들(EL2)을 서로 이격시키는 제2 절연막들(ILD2)을 더 포함할 수 있다. 제2 적층 구조체(ST2)의 제2 절연막들(ILD2) 및 제2 전극들(EL2)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다.
하부 수직 구조체들(VS) 각각은, 제1 적층 구조체(ST1)를 관통하는 제1 수직 연장부, 제2 적층 구조체(ST2)를 관통하는 제2 수직 연장부, 및 제1 및 제2 수직 연장부들 사이의 확장부를 포함할 수 있다. 확장부는 최상층 제1 절연막(ILD1) 내에 제공될 수 있다. 하부 수직 구조체(VS)의 직경은 확장부에서 급격히 증가할 수 있다.
도 11에 도시된 실시예에 따르면, 도 7에 도시된 셀 어레이 구조체(CS)에서 소오스 구조체가 생략될 수 있다. 즉, 적층 구조체(ST)의 최하층 절연막(ILD)이 반도체막(100)의 상면 상에 배치될 수 있다. 하부 수직 구조체들(VS)이 적층 구조체(ST)를 관통하여 반도체막(100)과 연결될 수 있다.
상세하게, 도 12를 참조하면, 하부 수직 구조체들(VS) 각각은 데이터 저장 패턴(DSP) 및 하부 채널 패턴(VP)을 포함할 수 있다. 하부 채널 패턴(VP)은 반도체막(100)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다.
데이터 저장 패턴(DSP)은 제3 방향(D3)으로 연장되며 상단 및 하단이 오픈된(opened) 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 데이터 저장 패턴(DSP)은, 앞서 도 8a을 참조하여 설명한 바와 같이, NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TL), 전하 저장막(CL), 및 블록킹 절연막(BL)을 포함할 수 있다.
도 13 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A'선을 따라 자른 단면들을 나타낸다.
도 5 및 도 13을 참조하면, 반도체 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 회로들(PTR)을 형성하는 것, 주변 회로들(PTR)과 연결되는 주변 배선 구조체들(PCP, PLP)을 형성하는 것, 및 하부 층간 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 회로들(PTR)은 반도체 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다.
하부 층간 절연막(50) 상에 반도체 물질을 증착하여 반도체막(100)이 형성될 수 있다. 반도체막(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 반도체막(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체막(100) 상에 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)이 차례로 적층될 수 있다.
제1 절연막(101)은 반도체막(100)의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 제2 절연막(103)은 제1 절연막(101) 및 제3 절연막(105)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제2 절연막(103)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 제3 절연막(105)은 실리콘 산화막을 증착하여 형성될 수 있다.
이어서, 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)을 패터닝하여, 반도체막(100)의 일부분들을 노출시키는 오프닝들(OP)이 형성될 수 있다.
오프닝들(OP)을 형성한 후, 제3 절연막(105) 상에 서포트 반도체막(SP)이 균일한 두께로 증착될 수 있다. 서포트 반도체막(SP)은 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)의 오프닝들(OP)을 채울 수 있다. 서포트 반도체막(SP)은 오프닝들(OP) 내에서 반도체막(100)과 직접 접촉할 수 있다. 서포트 반도체막(SP)은 n형 도펀트들 및/또는 카본(C)이 도핑된 폴리실리콘막일 수 있다.
서포트 반도체막(SP) 상에 절연막들(ILD) 및 희생막들(SL)이 수직적으로 번갈아 적층된 몰드 구조체(ML)가 형성될 수 있다.
몰드 구조체(ML)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 희생막들(SL)은 제2 절연막(103)과 동일한 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
이어서, 몰드 구조체(ML)를 관통하는 하부 수직 구조체들(VS)이 형성될 수 있다. 하부 수직 구조체들(VS)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다.
하부 수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(ML), 서포트 반도체막(SP), 및 제1, 제2, 및 제3 절연막들(101, 103, 105)을 이방성 식각하여, 몰드 구조체(ML), 서포트 반도체막(SP), 및 제1, 제2, 및 제3 절연막들(101, 103, 105)을 관통하는 수직 홀들을 형성하는 것, 각각의 수직 홀들 내에 데이터 저장 패턴(도 8a의 DSP 참조) 및 하부 채널 패턴(도 8a의 VP 참조)을 차례로 형성하는 것을 포함할 수 있다. 수직 홀들을 형성하는 이방성 식각 공정에서 반도체막(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 하부 수직 구조체들(VS)의 하부 부분들은 반도체막(100) 내에 위치할 수 있다.
데이터 저장 패턴(DSP)은 수직 홀들의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 데이터 저장 패턴(DSP)은 차례로 적층된 터널링 절연막(도 8a의 TL 참조), 전하 저장막(도 8a의 CL 참조), 및 블록킹 절연막(도 8a의 BL 참조)을 포함할 수 있다. 데이터 저장 패턴(DSP)이 형성된 수직 홀들 내에 하부 채널 패턴들(VP)이 형성될 수 있으며, 하부 채널 패턴들(VP)의 상단들에 제1 도전 패드들(도 8a의 PAD1 참조)이 형성될 수 있다.
제1 도전 패드들(PAD1)을 형성한 후, 상부 몰드 구조체(UML)가 형성될 수 있다. 상부 몰드 구조체(UML)는 몰드 구조체(ML) 상에 적층된 상부 절연막들(UIL) 및 적어도 하나의 상부 희생막(USL)을 포함할 수 있다. 다른 예에서, 복수의 상부 희생막들(USL)이 적층될 수도 있으며, 이들 사이에 상부 절연막(UIL)이 개재될 수 있다.
이어서, 도 5 및 도 14를 참조하면, 상부 몰드 구조체(UML)를 관통하며 제1 방향(D1)으로 연장되는 상부 분리 구조체(SIP)가 형성될 수 있다. 상부 분리 구조체(SIP)는 제1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다. 상부 분리 구조체(SIP)는 몰드 구조체(ML)의 센터 영역에서 서로 인접하는 2개의 하부 수직 구조체들(VS) 상에 걸쳐 배치될 수 있다.
일 예에서, 상부 분리 구조체(SIP)는 단일 절연 물질로 이루어진 분리 절연 패턴일 수 있다. 상부 분리 구조체(SIP)는 상부 희생막(USL)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 상부 분리 구조체(SIP)는 상부 절연막과 동일한 절연 물질을 포함할 수 있다.
상부 분리 구조체(SIP)를 형성하는 것은, 최상층 상부 절연막(UIL) 상에 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 상부 절연막(UIL) 및 상부 희생막(USL)을 식각하여 트렌치를 형성하고, 트렌치 내에 절연 물질을 매립하여 형성될 수 있다.
도 5 및 도 15를 참조하면, 상부 몰드 구조체(UML)를 관통하는 상부 홀들(UH)이 형성될 수 있다. 상부 홀들(UH)은 하부 수직 구조체들 각각에 대응하여 형성될 수 있다. 상부 홀들(UH)은 상부 희생막(USL)을 관통하여 최하층 상부 절연막 또는 하부 수직 구조체들을 노출시킬 수 있다.
상부 홀들(UH)은 상부 몰드 구조체(UML) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 이용하여 상부 몰드 구조체(UML)를 이방성 식각하여 형성될 수 있다. 상부 홀들(UH)을 형성시 상부 홀들(UH) 중 일부는 상부 분리 구조체(SIP)의 일부를 관통할 수 있다.
이어서, 도 16을 참조하면, 상부 홀들(UH)의 내벽들을 컨포말하게 덮는 제1 측벽 희생막(SWL)이 형성될 수 있다.
제1 측벽 희생막(SWL)은 상부 홀들(UH)의 측벽들 및 바닥면들을 균일한 두께로 덮을 수 있다. 제1 측벽 희생막(SWL)은 상부 몰드 구조체(UML)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도 17을 참조하면, 제1 측벽 희생막(SWL)에 대한 이방성 식각 공정이 수행될 수 있다. 이에 따라, 상부 홀들(UH)의 측벽들을 덮는 제1 측벽 희생 패턴들(SWP)이 형성될 수 있다. 제1 측벽 희생 패턴들(SWP)을 형성시 하부 수직 구조체(VS)의 제1 도전 패드들(PAD1)이 노출될 수 있다.
도 18을 참조하면, 제1 측벽 희생 패턴들(SWP)을 형성한 후, 상부 홀들(UH) 내에 상부 수직 구조체들(UVS)이 형성될 수 있다.
상부 수직 구조체들(UVS)은, 도 8a를 참조하여 설명한 것처럼, 선택 게이트 절연 패턴(GIL), 상부 채널 패턴(UVP), 및 상부 매립 절연 패턴(UVI)을 포함할 수 있다.
상부 수직 구조체들(UVS)을 형성하는 것은, 제1 측벽 희생 패턴들(SWP)이 형성된 상부 홀들(UH) 내에 수직 절연막 및 제1 상부 채널층을 차례로 형성하는 것을 포함할 수 있다. 여기서, 수직 절연층 및 제1 상부 채널층의 두께의 합은 상부 홀들(UH)의 상부 폭의 약 1/2보다 작을 수 있다.
상부 홀들 내에 게이트 절연 패턴 및 제1 상부 채널 패턴이 형성될 수 있다. 게이트 절연 패턴 및 제1 상부 채널 패턴은 게이트 절연층 및 제1 상부 채널층에 대한 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 상부 홀의 바닥면에 위치하는 게이트 절연층 및 제1 상부 채널층이 식각되어 제1 도전 패드(PAD1)가 노출될 수 있다. 게이트 절연 패턴 및 제1 상부 채널 패턴은 열린 양단을 갖는 파이프 형태를 가질 수 있다.
이어서, 제1 상부 채널 패턴 상에 제2 상부 채널 패턴이 형성될 수 있다. 제2 상부 채널 패턴은 상부 홀들(UH)을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 제2 상부 채널 패턴은 제1 도전 패드에 접속될 수 있다. 매립 절연막은 제2 상부 채널 패턴이 형성된 갭 영역들을 완전히(fully) 또는 부분적으로 채울 수 있으며, 생략될 수도 있다.
제1 및 제2 상부 반도체 패턴들의 상단들에 제2 도전 패드들(도 8a의 PAD2 참조)이 형성될 수 있다. 제2 도전 패드들은 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
상부 수직 구조체들(UVS)을 형성한 후, 상부 수직 구조체들(UVS)의 상면들을 덮는 제1 층간 절연막(130)이 상부 절연막(UIL) 상에 형성될 수 있다.
몰드 구조체(ML)을 관통하여 서포트 도전막(SP)을 노출시키는 분리 트렌치들(VT)이 형성될 수 있다. 분리 트렌치들(VT)은 평탄 절연막(120) 및 몰드 구조체(ML)를 이방성 식각하여 형성될 수 있으며, 이방성 식각 공정시 서포트 도전막(SP)이 식각 정지막으로 이용될 수 있다.
이어서, 분리 트렌치들(VT)의 내벽들을 컨포말하게 덮는 희생 스페이서막(131)이 형성될 수 있다.
희생 스페이서막(131)은 트렌치들(T)의 측벽들 및 바닥면들을 균일한 두께로 덮을 수 있다. 희생 스페이서막(131)은 몰드 구조체(ML)에 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 폴리실리콘막으로 형성될 수 있다. 희생 스페이서막(131)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 방법을 이용하여 분리 트렌치들(VT) 내벽들 균일한 두께로 증착될 수 있다. 희생 스페이서막(131)은 분리 트렌치들(VT)의 폭의 약 1/2보다 작은 두께로 증착될 수 있다. 이에 따라, 희생 스페이서막(131)은 분리 트렌치들(VT) 내에 갭 영역을 정의할 수 있다.
도 19를 참조하면, 희생 스페이서막(131)에 대한 이방성 식각 공정을 수행하여 분리 트렌치들(VT)의 측벽들을 덮는 희생 스페이서(133)가 형성될 수 있다. 희생 스페이서(133)는 분리 트렌치들(VT)에 제2 절연막(103)을 노출시킬 수 있다.
희생 스페이서(133)를 형성한 후, 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)을 소오스 반도체 패턴(SC)으로 대체하는 제1 대체 공정이 수행될 수 있다.
상세하게, 소오스 반도체 패턴(SC)을 형성하는 공정은, 관통 홀들에 노출된 제1, 제2, 및 제3 절연막들(101, 103, 105) 및 데이터 저장막의 일부분들에 대한 등방성 식각 공정을 수행하는 것을 포함할 수 있다.
데이터 저장막의 일부분들을 등방성 식각함으로써, 하부 수직 구조체들(VS)의 하부 채널 패턴(도 9의 VP 참조)의 측벽 일부분들 노출될 수 있다. 데이터 저장막에 대한 등방성 식각 공정을 수행함에 따라, 수직적으로 서로 이격된 데이터 저장 패턴(도 9의 DSP 참조) 및 잔여 데이터 저장 패턴(도 9의 RDSP 참조)이 형성될 수 있다.
하부 수직 구조체들(VS)의 하부 채널 패턴(도 9의 VP 참조)의 측벽 일부들을 노출시킨 후, 불순물이 도핑된 폴리 실리콘막을 증착하여 소오스 반도체 패턴(SC)이 형성될 수 있다. 이에 따라 반도체막(100)과 몰드 구조체(ML) 사이에 소오스 구조체(CST)가 형성될 수 있다.
일부 실시예들에서, 소오스 구조체(CST)가 생략된 경우, 상기 제1 대체 공정은 생략될 수 있다.
소오스 구조체(CST)를 형성한 후, 등방성 식각 공정을 수행하여 희생 스페이서(133)가 제거될 수 있다. 이에 따라, 몰드 구조체(ML)의 희생막(SL)의 측벽들이 분리 트렌치들(VT)에 다시 노출될 수 있다.
이어서, 희생막들(SL)을 게이트 전극(GE)로 대체하고 상부 희생막들(USL)을 선택 게이트 전극들(SGE)로 대체하는 제2 대체 공정을 수행될 수 있다. 제2 대체 공정에 의해 앞서 도 7을 참조하여 설명한 적층 구조체(ST) 및 상부 적층 구조체(UST)가 동시에 형성될 수 있다.
여기서, 제2 대체 공정은 분리 트렌치들(VT)에 노출된 희생막들(SL), 상부 희생막(USL), 및 제1 측벽 희생 패턴들(SWP)을 등방성 식각하여 전극 영역들을 형성하는 것, 전극 영역 내에 수평 절연막 및 게이트 도전막을 차례로 형성하는 것, 및 분리 트렌치(VT) 내에서 게이트 도전막을 제거하여 복수의 전극들 및 선택 게이트 전극들을 서로 분리시키는 것을 포함할 수 있다.
선택 게이트 전극들(SGE1, SGE2)을 형성시, 분리 트렌치들(VT)에 노출된 상부 희생막(USL), 및 제1 측벽 희생 패턴들(SWP)을 등방성 식각하여 선택 게이트 영역들이 형성될 수 있다. 선택 게이트 영역들은 상부 분리 구조체(SIP)의 측벽 일부분들을 노출시킬 수 있다.
적층 구조체(ST)를 형성한 후, 분리 트렌치들(VT) 내에 절연 물질을 매립하여 분리 구조체들(SS)이 형성될 수 있다. 분리 구조체들(SS)은 다중막 구조 또는 단일막 구조를 가질 수 있다. 분리 구조체들(SS)은 실리콘 산화물, 실리콘 질화물, 또는 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
이후, 도 7에 도시된 바와 같이, 제1 층간 절연막(130) 상에 제2, 제3 및 제4 층간 절연막들(140, 150, 160)이 형성될 수 있으며, 하부 및 상부 콘택 플러그들(BCTa, BCTb)이 제3 및 제4 층간 절연막들(150, 160) 내에 형성될 수 있다. 제4 층간 절연막(160) 상에 비트 라인들(BIL)이 형성될 수 있다.
도 21은 도 5의 P1 부분을 확대한 도면이다. 도 22는 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다. 도 23a, 도 23b, 및 도 23c는 본 발명의 다양한 실시예들에 따른 반도체 장치를 설명하는 도면들로서, 도 22의 P5 부분을 확대한 도면들이다.
설명의 간략함을 위해, 앞서 도 5, 도 6, 도 7, 및 도 8a 내지 도 8e와 실질적으로 동일한 기술적 특징들에 대해서는 동일한 도면 부호를 기재하며, 이에 대한 설명은 생략될 수 있다.
도 5, 도 21, 및 도 22를 참조하면, 게이트 전극들(GE)을 포함하는 적층 구조체(ST) 상에 제1 및 제2 선택 구조체들(SST1, SST2)이 배치될 수 있다. 제1 및 제2 선택 구조체들(SST1, SST2)은 제1 및 제2 선택 게이트 전극들(SGE1, SGE2)을 각각 포함할 수 있다.
앞서 설명한 바와 같이, 상부 수직 구조체들(UVS)은 상부 분리 구조체(SIP)와 인접하는 제1 상부 수직 구조체들(UVSa)을 포함할 수 있다. 제1 상부 수직 구조체들(UVSa)은 제1 열을 구성할 수 있다.
제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은, 도 23a에 도시된 바와 같이, 제1 방향(D1)으로 연장되는 라인부(E1) 및 라인부(E1)와 연결되며 제1 상부 수직 구조체들(UVSa)의 측벽들의 일부분들을 둘러싸는 전극부(E2)를 포함할 수 있다. 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각에서, 전극부(E2)의 상면은 라인부(E1)의 상면보다 높은 레벨에 위치하고, 전극부(E2)의 바닥면은 라인부(E1)의 바닥면보다 낮은 레벨에 위치할 수 있다.
일 예에서, 전극부(E2)는 제1 상부 수직 구조체들(UVSa) 둘레에서 반원 형태일 수 있다. 제1 상부 수직 구조체들(UVSa) 각각은 제1 또는 제2 선택 게이트 전극(SGE1 또는 SGE2)의 라인부(E1)와 전극부(E2)에 의해 완전히 둘러싸일 수 있다. 제2 내지 제4 열들에 배열되는 상부 수직 구조체들(UVS)은 제1 또는 제2 선택 게이트 전극(SGE1, SGE2)의 라인부(E1)에 의해 완전히 둘러싸일 수 있다.
제2 수평 절연 패턴(UHP)이 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각의 라인부(E1) 및 전극부(E2) 표면을 컨포말하게 덮을 수 있다. 제2 수평 절연 패턴(UHP)은 제1 상부 수직 구조체(UVSa)의 게이트 절연 패턴(GIL)과 접하는 제1 측벽부 및 상부 분리 구조체(SIP)와 접하는 제2 측벽부를 포함할 수 있다.
도 23b를 참조하면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각에서, 전극부(E2)의 실질적으로 스페이서 형상의 단면을 가질 수도 있다. 전극부(E2)의 상면은 제2 도전 패드(PAD2)의 상면보다 낮은 레벨에 위치할 수 있으며, 상부 분리 구조체(SIP)가 전극부(E2)의 상면을 덮을 수 있다.
도 23c를 참조하면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은 상부 절연막들(UIL)을 개재하여 수직적으로 적층된 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c) 및 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c)을 수직적으로 연결하는 전극부(E2)를 포함할 수 있다. 여기서, 전극부(E2)는 제1 상부 수직 구조체(UVSa)의 측벽 일부를 둘러쌀 수 있으며, 제1, 제2, 및 제3 라인부들(E1a, E1b, E1c)이 제1 상부 수직 구조체(UVSa)의 측벽의 나머지를 둘러쌀 수 있다.
도 24 내지 도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A' 선을 따라 자른 단면들을 나타낸다. 설명의 간결함을 위해, 앞서 설명된 제조 방법들과 중복되는 기술적 특징에 대한 설명은 생략될 수 있다.
도 5 및 도 24를 참조하면, 도 13을 참조하여 설명한 바와 같이, 주변 회로 구조체(PS) 상에 몰드 구조체(ML)가 형성될 수 있으며, 몰드 구조체(ML)를 관통하는 하부 수직 구조체들(VS)이 형성될 수 있다.
몰드 구조체(ML) 상에 상부 절연막들(UIL) 및 적어도 하나의 상부 희생막(USL)이 번갈아 적층된 상부 몰드 구조체(UML)가 형성될 수 있다.
이어서, 상부 희생막(USL)을 관통하며 제1 방향(D1)으로 연장되는 라인 형태의 희생 분리 패턴(110)이 형성될 수 있다. 희생 분리 패턴(110)은 상부 희생막(USL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 희생 분리 패턴(110)은 몰드 구조체(ML)의 센터 영역에서 서로 인접하는 2개의 하부 수직 구조체들(VS) 상에 걸쳐 배치될 수 있다. 희생 분리 패턴(110)의 바닥면은 하부 수직 구조체들(VS)과 이격되거나 접촉할 수 있다.
도 5 및 도 25를 참조하면, 하부 수직 구조체들(VS)에 대응하여 상부 수직 구조체들(UVS) 이 형성될 수 있다. 상부 수직 구조체들을 형성하는 것은, 앞서 도 15를 참조하여 설명한 것처럼 상부 몰드 구조체(UML)를 관통하는 상부 홀들(UH)을 형성하는 것, 상부 홀들UH)의 내벽들을 둘러싸는 게이트 절연 패턴들을 형성하는 것, 게이트 절연 패턴들이 형성된 상부 홀들(UH) 내에 제1 도전 패드들과 연결되는 상부 채널 패턴을 형성하는 것, 및 상부 채널 패턴 상단에 제2 도전 패드들을 형성하는 것을 포함할 수 있다.
도 5 및 도 26을 참조하면, 하부 수직 구조체들(VS)을 형성한 후, 희생 분리 패턴(110)을 제거하여 상부 분리 트렌치(110a)를 형성한다.
상부 분리 트렌치(110a)를 형성한 후, 상부 분리 트렌치(110a)의 내벽을 컨포말하게 덮는 제2 측벽 희생막(111)이 형성될 수 있다. 제2 측벽 희생막(111)은 상부 절연막들(UIL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
도 5 및 도 27을 참조하면, 제2 측벽 희생막(111)에 대한 이방성 식각 공정을 수행하여, 상부 분리 트렌치(110a)의 양측벽을 덮는 제2 측벽 희생 패턴들(113)이 형성될 수 있다. 제2 측벽 희생 패턴들(113)은 상부 분리 트렌치(110a)에 노출되는 상부 수직 구조체들(UVS) 각각의 측벽 일부를 둘러쌀 수 있다.
제2 측벽 희생 패턴들(113)을 형성한 후, 상부 분리 트렌치(110a)는 분리 절연 패턴(115)으로 채워질 수 있다. 분리 절연 패턴(115)은 상부 절연막들(UIL)과 동일한 절연 물질을 포함할 수 있다.
도 5 및 도 28을 참조하면, 앞서 도 18을 참조하여 설명한 것처럼, 몰드 구조체(ML)를 관통하여 서포트 도전막(SP)을 노출시키는 분리 트렌치들(VT)이 형성될 수 있으며, 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)을 소오스 반도체 패턴(SC)으로 대체하는 제1 대체 공정이 수행될 수 있다.
이어서, 소오스 반도체 패턴(SC)을 형성한 후, 희생막들(SL)을 게이트 전극들(GE)로 대체하고, 상부 희생막들(USL)을 선택 게이트 전극들(SGE)로 대체하는 제2 대체 공정이 수행될 수 있다.
제2 대체 공정시, 선택 게이트 전극들(SGE1, SGE2)을 형성하는 것은, 분리 트렌치들(VT)에 노출된 상부 희생막(USL), 및 제2 측벽 희생 패턴들(113)을 등방성 식각하여 선택 게이트 영역을 형성하는 것 및 선택 게이트 영역 내에 수평 절연막 및 게이트 도전막을 차례로 형성하는 것을 포함할 수 있다. 여기서, 선택 게이트 영역들은 상부 분리 구조체(SIP)의 측벽 일부분들을 노출시킬 수 있다.
선택 게이트 전극들(SGE1, SGE2)을 형성한 후, 도 22에 도시된 바와 같이, 층간 절연막들(130~160), 하부 및 상부 콘택 플러그들(BCTa, BCTb), 및 비트 라인들(BIL)이 형성될 수 있다.
도 29는 도 5의 P1 부분을 확대한 도면이다. 도 30은 본 발명의 실시예들에 따른 반도체 장치의 단면도로서, 도 5의 A-A'선을 따라 자른 단면이다. 도 31a 내지 도 31e는 본 발명의 다양한 실시예들에 따른 반도체 장치를 설명하는 도면들로서, 도 30의 P6 부분을 확대한 도면들이다.
설명의 간략함을 위해, 앞서 도 5, 도 6, 도 7, 및 도 8a 내지 도 8e와 실질적으로 동일한 기술적 특징들에 대해서는 동일한 도면 부호를 기재하며, 이에 대한 설명은 생략될 수 있다.
도 5, 도 29, 및 도 30을 참조하면, 선택 구조체들(SST1, SST2)이 적층 구조체(ST) 상에서 기판(10)의 상면과 평행한 제2 방향(D2)으로 이격되어 배치될 수 있다. 선택 구조체들(SST1, SST2) 각각은 선택 게이트 전극(SGE1, SGE2)을 포함할 수 있다. 여기서, 선택 게이트 전극들(SGE1, SGE2)은 적층 구조체(ST)의 게이트 전극들(GE)과 다른 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극들(GE)은 금속 물질을 포함할 수 있으며, 선택 게이트 전극들(SGE1, SGE2)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 31a를 참조하면, 제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각은 제1 방향(D1)으로 연장되는 라인부(E1) 및 라인부(E1)와 연결되며 수직 구조체들(VS)을 둘러싸는 전극부들(E2)을 포함할 수 있다. 각 전극부(E2)는 해당 수직 구조체(VS)의 상부 부분을 완전히 둘러쌀 수 있다. 전극부들(E2)의 상면들은 라인부(E1)의 상면보다 높은 레벨에 위치하고, 전극부들(E2)의 바닥면들은 라인부(E1)의 바닥면보다 낮은 레벨에 위치할 수 있다. 전극부들(E2)의 상면들은 수직 구조체(VS)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 전극부들(E2)의 상면들은 하부 콘택 플러그(BCTa)와 수직적으로 이격될 수 있다. 전극부들(E2)의 바닥면들은 도 31a에 도시된 바와 같이, 최상층 절연막(ILD)의 상면 또는 최하층 상부 절연막(UIL)의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다. 이와 다리, 전극부들(E2)의 바닥면들은 도 31b에 도시된 바와 같이, 최상층 절연막(ILD)의 상면 또는 최하층 상부 절연막(UIL)의 바닥면과 수직적으로 이격될 수 있다.
제1 및 제2 선택 게이트 전극들(SGE1, SGE2) 각각에서, 라인부(E1)의 상면 및 바닥면은 상부 절연막들(UIL)과 직접 접촉할 수 있다. 또한, 전극부들(E2) 각각은 수직 구조체들(VS)의 데이터 저장 패턴(DSP)과 직접 접촉할 수 있다.
실시예에 따르면, 수직 구조체들(VS)이 선택 구조체들(SST1, SST2) 및 적층 구조체(ST)를 연속적으로 관통할 수 있다. 수직 구조체들(VS) 각각은, 도 31a에 도시된 바와 같이, 채널 패턴(VP), 데이터 저장 패턴(DSP), 및 매립 절연 패턴(VI)을 포함할 수 있다.
이 실시예에서, 선택 게이트 전극들(SGE1, SGE2)은 채널 패턴(VP)의 상부 부분을 둘러쌀 수 있다. 채널 패턴(VP)의 상단에 도전 패드(PAD)가 제공될 수 있다. 데이터 저장 패턴(DSP)은 채널 패턴(VP)과 선택 게이트 전극들 사이에서 채널 패턴(VP)과 게이트 전극들(GE) 사이로 연속적으로 연장될 수 있다.
제1 및 제2 선택 구조체들(SST1, SST2) 사이에 상부 분리 구조체(SIP)가 제공될 수 있다. 상부 분리 구조체(SIP)는, 앞서 설명한 바와 같이, 제1 방향(D1)을 따라 연장될 수 있다.
도 31a를 참조하면, 상부 분리 구조체(SIP)는 상부 터널 절연 패턴(TLa), 상부 전하 저장 패턴(CLa), 상부 블록킹 절연 패턴(BLa), 상부 채널 패턴(VPa), 및 상부 매립 절연 패턴(VIa)을 포함할 수 있다. 상부 터널 절연 패턴(TLa), 상부 전하 저장 패턴(CLa), 상부 블록킹 절연 패턴(BLa), 및 상부 채널 패턴(VPa)은 실질적으로 U자 형태의 단면을 가질 수 있다.
상부 터널 절연 패턴(TLa), 상부 전하 저장 패턴(CLa), 상부 블록킹 절연 패턴(BLa), 상부 채널 패턴(VPa)은 제1 선택 게이트 전극(SGE1)과 상부 매립 절연 패턴(VIa) 사이, 그리고 제2 선택 게이트 전극(SGE2)과 상부 매립 절연 패턴(VIa) 사이에 배치될 수 있다.
상부 터널 절연 패턴(TLa), 상부 전하 저장 패턴(CLa), 및 상부 블록킹 절연 패턴(BLa)은 수직 구조체(VS)의 데이터 저장 패턴(DSP)과 동일한 물질로 이루어진 패턴들일 수 있다. 상부 채널 패턴(VPa)은 수직 구조체(VS)의 채널 패턴(VP)과 동일한 물질로 이루어질 수 있다.
도 31c에 도시된 실시예에 따르면, 상부 분리 구조체(SIP)는 단일막으로 이루어질 수도 있으며, 상부 절연막들(UIL)과 동일한 절연 물질을 포함할 수 있다.
도 31d 및 도 31e를 참조하면, 선택 게이트 전극들(SGE1, SGE2) 각각은 상부 절연막들(UIL)을 개재하여 수직적으로 적층된 제1 및 제2 라인부들(E1a, E1b) 및 제1 및 제2 라인부들(E1a, E1b)을 수직적으로 연결하는 전극부(E2)를 포함할 수 있다.
도 31d에 도시된 실시예에서, 제1 및 제2 라인부들(E1a, E1b) 및 전극부(E2)는 단일막으로 이루어질 수 있다. 한편, 도 31e에 도시된 실시예에서, 제1 및 제2 라인부들(E1a, E1b)은 서로 다른 도전 물질을 포함할 수 있다. 일 예로, 제1 라인부(E1a) 및 전극부(E2)는 불순물이 도핑된 폴리실리콘막으로 이루어지고, 제2 라인부(E1b)는 적층 구조체(ST)의 게이트 전극들(GE)과 동일한 금속 물질을 포함할 수 있다. 다른 예로, 제1 라인부(E1a)는 불순물이 도핑된 폴리실리콘막으로 이루어지고, 제2 라인부(E1b) 및 전극부(E2)는 적층 구조체(ST)의 게이트 전극들(GE)과 동일한 금속 물질을 포함할 수 있다
제2 라인부(E1b)가 금속 물질을 포함하는 경우, 도 31d에 도시된 바와 같이, 제2 라인부(E1b)를 감싸는 제2 수평 절연 패턴(UHP)이 제공될 수 있다.
도 32 내지 도 38은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 5의 A-A' 선을 따라 자른 단면들을 나타낸다. 설명의 간결함을 위해, 앞서 설명된 제조 방법들과 중복되는 기술적 특징에 대한 설명은 생략될 수 있다.
도 5 및 도 32를 참조하면, 도 13을 참조하여 설명한 바와 같이, 주변 회로 구조체(PS) 상에 몰드 구조체(ML)가 형성될 수 있으며, 몰드 구조체(ML)를 형성한 후, 몰드 구조체(ML)를 관통하는 희생 필라들(PL)이 형성될 수 있다.
희생 필라들(PL)은 제1 방향(D1)을 따라 지그재그로 배열될 수 있다. 희생 필라들(PL)은 몰드 구조체(ML)를 관통하는 채널 홀들을 채울 수 있다. 희생 필라들(PL)은 희생막들(SL) 및 절연막들(ILD)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 희생 필라들(PL)은 실리콘 또는 저마늄과 같은 반도체 물질로 이루어질 수 있다.
희생 필라들(PL)을 형성한 후, 몰드 구조체(ML) 상에 상부 절연막들(UIL) 및 적어도 하나의 상부 도전막(UCL)이 번갈아 적층될 수 있다. 상부 도전막(UCL)은, 예를 들어, 불순물이 도핑된 폴리실리콘막일 수 있다. 다른 예에서, 복수의 상부 도전막들(UCL)이 적층될 수도 있으며, 이들 사이에 상부 절연막(UIL)이 개재될 수 있다.
이어서, 상부 도전막(UCL)을 관통하며 제1 방향(D1)으로 연장되는 라인 형태의 희생 분리 패턴(110)이 형성될 수 있다. 희생 분리 패턴(110)은 상부 도전막(UCL) 및 상부 절연막(UIL)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 희생 분리 패턴(110)은 희생 필라들(PL)과 동일한 물질로 이루어질 수 있다. 희생 분리 패턴(110)은 몰드 구조체(ML)의 센터 영역에서 서로 인접하는 2개의 희생 필라들(PL) 상에 걸쳐 배치될 수 있다.
도 5 및 도 33을 참조하면, 상부 절연막들(UIL) 및 상부 도전막(UCL)을 관통하는 상부 홀들(UH)이 형성될 수 있다. 상부 홀들(UH)은 희생 필라들(PL)에 대응하여 형성될 수 있다. 상부 홀들(UH)은 희생 필라들(PL)의 상면들을 노출시킬 수 있다. 상부 홀들(UH)을 형성시 상부 홀들(UH) 중 일부는 희생 분리 패턴(110)의 일부를 관통할 수 있다.
도 5 및 도 34를 참조하면, 상부 홀들(UH)의 내벽들을 컨포말하게 덮는 측벽 도전막(SCL)이 형성될 수 있다. 측벽 도전막(SCL)은 상부 도전막(UCL)과 동일한 도전물질로 이루어질 수 있다. 측벽 도전막(SCL)은 상부 홀들(UH)의 측벽들 및 바닥면들을 균일한 두께로 덮을 수 있다.
도 5 및 도 35를 참조하면, 측벽 도전막(SCL)에 대한 이방성 식각 공정을 수행하여 상부 홀들(UH)의 측벽들을 덮는 측벽 도전 패턴들(SCP)이 형성될 수 있다. 측벽 도전 패턴들(SCP)을 형성시 희생 필라들(PL)의 상면들이 노출될 수 있다.
도 5 및 도 36을 참조하면, 측벽 도전 패턴들(SCP)에 의해 노출된 희생 필라들(PL)이 제거될 수 있다. 이에 따라, 몰드 구조체(ML)의 희생막들의 측벽들을 노출시키는 수직 홀들(VH)이 형성될 수 있다.
실시예에 따르면, 희생 필라들(PL)을 제거하는 식각 공정 동안 희생 분리 패턴(110)이 함께 식각될 수 있다. 이에 따라, 상부 분리 트렌치(110a)가 형성될 수 있다.
도 5 및 도 37을 참조하면, 수직 홀들(VH) 내에 데이터 저장 패턴(도 31a의 DSP 참조) 및 채널 패턴(도 31a의 VP 참조)이 차례로 형성될 수 있다. 또한, 채널 패턴들의 상단들에 비트라인 도전 패드들(도 31a의 PAD 참조)이 형성될 수 있다. 이에 따라, 수직 홀들(VH) 내에 수직 구조체들(VS)이 형성될 수 있다.
실시예에 따르면, 수직 구조체들(VS)을 형성하는 동안 상부 분리 트렌치(110a) 내에 상부 분리 구조체(SIP)가 형성될 수 있다. 여기서, 상부 분리 구조체(SIP)는 데이터 저장 패턴의 일부 및 상부 채널 패턴의 일부로 이루어질 수 있다.
도 5 및 도 38을 참조하면, 수직 구조체들(VS)을 형성한 후, 선택 구조체들(SST1, SST2)을 덮는 제1 층간 절연막(130)이 상부 절연막(UIL) 상에 형성될 수 있다.
이어서, 선택 구조체들(SST1, SST2)을 관통하여 서포트 도전막(SP)을 노출시키는 분리 트렌치들(VT)이 형성될 수 있다. 분리 트렌치들(VT)을 형성한 후, 제1 절연막(101), 제2 절연막(103), 및 제3 절연막(105)을 소오스 반도체 패턴(SC)으로 대체하는 제1 대체 공정 및 희생막들(SL)을 게이트 전극들(GE)로 대체하는 제2 대체 공정이 수행될 수 있다.
이후, 도 30에 도시된 바와 같이, 층간 절연막들(130~160), 하부 및 상부 콘택 플러그들(BCTa, BCTb), 및 비트 라인들(BIL)이 형성될 수 있다.
도 39는 본 발명의 다양한 실시예에 따른 반도체 장치의 단면도이다.
도 39에 도시된 실시예에 따르면, 앞선 실시예들과 달리 주변 회로 구조체와 셀 어레이 구조체는 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
도 39를 참조하면, 반도체 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다. 반도체 장치(1400)의 주변 회로 구조체(PERI)과 셀 어레이 구조체(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 구조체(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조체(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 어레이 구조체(CELL)는 앞서 설명한 실시예들의 셀 어레이 구조체와 실질적으로 동일한 특징들을 포함할 수 있다.
셀 어레이 구조체(CELL)은 제2 기판(1310)과 공통 소스 라인(1320) 또는 앞선 실시예들의 소오스 구조체를 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향(D3 방향)을 따라 복수의 워드라인들(1331-1338; 1330)이 적층될 수 있다. 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향(D3 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 앞서 설명된 실시예들의 수직 구조체와 실질적으로 동일한 특징들을 포함할 수 있다.
채널 구조체(CH)는 워드라인들(1330)을 관통하는 하부 수직 구조체 및 선택 게이트 전극(SGE)을 관통하는 상부 수직 구조체를 포함할 수 있다.
채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(1360c)은 제2 기판(1310)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있다.
도 39에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 구조체(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(1360c)은 주변 회로 구조체(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제1 방향에 수직하면서 제2 기판(1310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드라인들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(1CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 구조체(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 구조체(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편, 외부 패드 본딩 영역(1PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 39를 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 39를 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(D3 방향)에서 워드라인들(1380)과 오버랩되지 않을 수 있다. 도 39를 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 어레이 구조체(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 반도체 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 반도체 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 어레이 구조체(CELL)과 주변 회로 영역(1PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 구조체(PERI)의 최상부 메탈층에 셀 어레이 구조체(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 구조체(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 어레이 구조체(CELL)의 상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 어레이 구조체(CELL)의 최상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체;
    상기 적층 구조체 상에서 수평적으로 서로 이격되는 선택 구조체들;
    상기 적층 구조체 상에서 상기 1 방향으로 연장되며, 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및
    상기 적층 구조체 및 상기 선택 구조체들을 관통하는 수직 구조체들을 포함하되,
    상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고,
    상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하되,
    상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 상기 제1 수직 구조체들 각각의 적어도 일부를 둘러싸는 전극부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수직 구조체들 각각은 상기 게이트 전극들을 관통하는 하부 수직 구조체 및 상기 선택 게이트 전극을 관통하는 상부 수직 구조체를 포함하되,
    상기 하부 수직 구조체는 하부 채널 패턴, 상기 하부 채널 패턴을 둘러싸는 데이터 저장막, 및 상기 하부 채널 패턴 상의 하부 도전 패드를 포함하고,
    상기 상부 수직 구조체는 상기 하부 도전 패드와 연결되는 상부 채널 패턴, 및 상기 상부 채널 패턴을 둘러싸는 선택 게이트 절연 패턴, 및 상기 상부 채널 패턴 상의 상부 도전 패드를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 수평 절연 패턴은 상기 전극부와 상기 상부 수직 구조체 사이에 배치되는 제1 측벽부 및 상기 제1 측벽부와 연결되며 상기 상부 분리 구조체와 상기 선택 게이트 전극 사이에 배치되는 제2 측벽부를 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 수평 절연 패턴의 상기 제1 측벽부는 상기 상부 수직 구조체의 상기 선택 게이트 절연막과 상기 선택 게이트 전극의 상기 전극부 사이에 배치되는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 수평 절연 패턴은 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 전극부 사이 그리고 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 라인부 사이에 배치되는 반도체 장치.
  6. 제 2 항에 있어서,
    상기 선택 게이트 전극의 상기 전극부는 상기 하부 수직 구조체의 상면과 수직적으로 이격되는 바닥면을 갖는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 선택 게이트 절연 패턴은 단일막으로 이루어진 반도체 장치.
  8. 제 1 항에 있어서,
    상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고,
    상기 선택 게이트 전극들에서, 상기 제1 수직 구조체들을 둘러싸는 상기 전극부들은 상기 라인부와 연결되는 제1 부분은 및 상기 상부 분리 구조체와 접하는 제2 부분을 포함하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고,
    상기 선택 게이트 전극의 상기 라인부는 상기 제1 수직 구조체들의 일부를 둘러싸며 상기 제1 방향으로 연장되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 전극부는 상기 제1 수직 구조체들을 완전히 둘러싸는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 수직 구조체들은 상기 상부 분리 구조체와 이격된 제2 수직 구조체들을 포함하되,
    상기 선택 게이트 전극들 각각은 상기 라인부로부터 수직으로 돌출되며 상기 제2 수직 구조체들을 완전히 둘러싸는 보조 전극부를 더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 수직 구조체들은 상기 상부 분리 구조체와 이격된 제2 수직 구조체들을 포함하되,
    상기 선택 게이트 전극들 각각의 상기 라인부는 상기 제2 수직 구조체들은 완전히 둘러싸는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 선택 게이트 전극의 상기 전극부의 최상면은 상기 분리 구조체의 최상면보다 낮은 레벨에 위치하는 반도체 장치.
  14. 제 1 항에 있어서,
    상기 선택 게이트 전극의 상기 라인부는 수직적으로 서로 이격되는 제1 및 제2 라인부들을 포함하고,
    상기 선택 게이트 전극의 상기 전극부는 상기 제1 및 제2 라인부들을 서로 연결하는 반도체 장치.
  15. 제 1 항에 있어서,
    상기 전극부의 상면은 상기 라인부의 상면보다 높은 레벨에 위치하고, 상기 전극부의 바닥면은 상기 라인부의 바닥면보다 낮은 레벨에 위치하는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 선택 구조체들의 상기 선택 게이트 전극들은 상기 게이트 전극들과 동일한 금속 물질로 이루어지는 반도체 장치.
  17. 제 1 항에 있어서,
    상기 선택 게이트 전극들은 상기 상부 분리 구조체를 사이에 두고 제1 및 제2 선택 게이트 전극들을 포함하되,
    상기 제1 선택 게이트 전극의 라인부는 상기 제2 선택 게이트 전극의 전극부 대향하는 반도체 장치.
  18. 제 1 항에 있어서,
    상기 수직 구조체들은 상기 제1 방향과 교차하는 제2 방향을 따라 차례로 제1 내지 제4 열들을 구성하되,
    상기 제1 열 내지 상기 제4 열들을 구성하는 수직 구조체들은 상기 선택 구조체들 중 하나를 관통하고,
    상기 수직 구조체들 중 상기 제1 열을 구성하는 제1 수직 구조체들은 상기 상부 분리 구조체와 인접하는 반도체 장치.
  19. 반도체 기판 상에 집적된 주변 회로들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 반도체막;
    상기 반도체막 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체;
    상기 적층 구조체를 관통하는 하부 수직 구조체들;
    상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들;
    상기 적층 구조체 상에서 상기 1 방향으로 연장되며, 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및
    상기 선택 구조체들을 관통하여 상기 하부 수직 구조체들과 연결되는 상부 수직 구조체들을 포함하되,
    상기 수직 구조체들은 상기 상부 분리 구조체의 일부분들을 관통하며 상기 제1 방향을 따라 배열되는 제1 수직 구조체들을 포함하고,
    상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하되,
    상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 각각의 상기 제1 상부 수직 구조체들의 적어도 일부를 둘러싸는 전극부를 포함하고,
    상기 수평 절연 패턴은 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 전극부 사이에 배치되는 제1 측벽부 및 상기 상부 분리 구조체와 상기 선택 게이트 전극의 상기 라인부 사이에 배치되는 제2 측벽부를 포함하는 반도체 장치.
  20. 기판 상에 수직적으로 적층된 게이트 전극들을 포함하며, 제1 방향으로 연장되는 적층 구조체; 상기 적층 구조체 상에서, 수평적으로 서로 이격되는 선택 구조체들; 상기 적층 구조체 상에서 상기 1 방향으로 연장되며 상기 선택 구조체들 사이에 제공되는 상부 분리 구조체; 및 상기 적층 구조체 및 상기 선택 구조체들을 관통하는 수직 구조체들을 포함하는 셀 어레이 및 상기 셀 어레이 주변의 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되,
    상기 선택 구조체들 각각은 선택 게이트 전극 및 상기 선택 게이트 전극의 상하면 및 측면을 감싸는 수평 절연 패턴을 포함하고,
    상기 선택 구조체들의 상기 선택 게이트 전극들 각각은 상기 제1 방향으로 연장되는 라인부 및 상기 라인부로부터 수직으로 돌출되며 상기 제1 수직 구조체들 각각의 적어도 일부를 둘러싸는 전극부를 포함하는 전자 시스템.

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