KR20220058038A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220058038A
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박경진
이슬지
이혜진
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에서 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함한다. 상기 게이트 적층 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체가 제공된다. 상기 게이트 적층 구조체들을 관통하고 그 상부에 도전 패드들을 포함하는 수직 구조체들이 제공된다. 상기 게이트 적층 구조체들을 덮는 지지 구조체, 상기 지지 구조체 상의 비트 라인들, 및 상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들이 제공된다. 상기 분리 구조체를 덮는 상기 지지 구조체의 하면은 상기 도전 패드들의 상면들보다 낮다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고; 상기 게이트 적층 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체; 상기 게이트 적층 구조체들을 관통하고 그 상부에 도전 패드들을 포함하는 수직 구조체들; 상기 게이트 적층 구조체들을 덮는 지지 구조체; 상기 지지 구조체 상의 비트 라인들; 및 상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들을 포함하고, 상기 분리 구조체를 덮는 상기 지지 구조체의 하면은 상기 도전 패드들의 상면들보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는, 주변 회로 구조체 및 상기 주변 회로 구조체 상의 셀 어레이 구조체를 포함하고, 상기 셀 어레이 구조체는: 하부 반도체막 및 상기 하부 반도체막 상의 소스 반도체막; 상기 소스 반도체막 상에서 상기 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고; 상기 게이트 적층 구조체들 사이에서 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체; 상기 게이트 적층 구조체들을 관통하여 상기 소스 반도체막과 연결되고 그 상부에 도전 패드들을 포함하는 수직 구조체들; 상기 수직 구조체들과 상기 전극들 사이에 배치되는 계면 절연막; 상기 게이트 적층 구조체들을 덮는 지지 구조체; 상기 지지 구조체 상의 비트 라인들; 및 상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들을 포함하고, 상기 지지 구조체는 상기 분리 구조체를 따라 배치되는 복수의 오프닝들을 포함하고, 상기 분리 구조체는 상기 오프닝들 내로 연장되는 제1 부분들 및 상기 오프닝들 사이의 제2 부분들을 포함하고, 상기 분리 구조체의 상기 제2 부분들과 상기 지지 구조체 사이로 연장되는 상기 계면 절연막의 상면은 상기 도전 패드들의 상면들보다 낮을 수 있다.
본 발명의 실시예들에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치, 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는: 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고; 상기 게이트 적층 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체; 상기 게이트 적층 구조체들을 관통하고 그 상부에 도전 패드들을 포함하는 수직 구조체들; 상기 게이트 적층 구조체들을 덮는 지지 구조체; 상기 지지 구조체 상의 비트 라인들; 상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들; 상기 비트 라인들과 전기적으로 연결되는 주변 회로; 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하고, 상기 분리 구조체를 덮는 상기 지지 구조체의 하면은 상기 도전 패드들의 상면들보다 낮을 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 희생막들 및 절연막들이 교대로 적층된 몰드 구조체를 형성하는 것; 상기 몰드 구조체를 관통하는 트렌치들을 형성하는 것; 상기 트렌치들 내에 제1 희생 패턴들을 형성하는 것; 상기 몰드 구조체 및 상기 제1 희생 패턴들을 덮는 제1 지지층을 형성하는 것; 상기 제1 지지층 및 상기 몰드 구조체를 관통하는 수직 구조체들을 형성하는 것; 상기 제1 지지층 상에 상기 수직 구조체들을 덮는 제2 지지층을 형성하는 것; 상기 제1 및 제2 지지층들을 관통하여 상기 제1 희생 패턴들을 노출하는 오프닝들을 형성하는 것; 상기 오프닝들을 통하여 상기 제1 희생 패턴들을 제거하는 것; 및 상기 희생막들을 전극들로 교체하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 트렌치들에 의하여 분리된 몰드 구조체들이 브리지 부분들로 연결되어 서로 지지할 수 있어, 제조 공정 시에 게이트 전극들 형성 전의 적층 구조들이 쓰러지거나 구조적으로 불안정해지는 문제를 완화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 6은 도 5의 A-A'선에 따른 단면도들이다.
도 7은 도 6의 P영역의 확대도이다.
도 8은 도 6의 Q영역의 확대도이다.
도 9는 도 6의 M영역의 확대도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 플로우 차트이다.
도 11 내지 도 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로 도 5의 A-A'선에 따른 단면도들이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로 도 5의 A-A'선에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 플로우 차트로, 보다 상세하게는 도 19의 실시예의 구조를 형성하기 위한 제조 방법의 플로우 차트이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 일 예로, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1211), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1211)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1211)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1211)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-PHY 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 실시예들을 설명하며, 도 2의 반도체 패키지를 I-I'선을 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소스 구조체(3205), 소스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제2 구조물(3200)은 후속에서 설명되는 분리 구조체들(도 2의 3230)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배되거나, 적층 구조체(3210)를 관통하도록 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소스 구조체(4205), 소스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4240)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4240)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4250) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4240)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4240)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(도 2의 2400)에 의해 서로 전기적으로 연결될 수 있다. 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제1 구조물(3100) 및 도 4의 제1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제2 구조물(3200) 및 도 4의 제2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 6은 도 5의 A-A'선에 따른 단면도들이다. 도 7은 도 6의 P영역의 확대도이다. 도 8은 도 6의 Q영역의 확대도이다. 도 9는 도 6의 M영역의 확대도이다. 도 5의 반도체 장치는 도 1 내지 도 4를 참조하여 설명된 반도체 장치의 일부분 일 수 있다.
도 5 내지 도 9를 참조하여, 제1 기판(10) 상에 주변 트랜지스터들(PTR)을 포함하는 주변 회로 구조체(PS)가 배치될 수 있다. 주변 회로 구조체(PS) 상에 게이트 적층 구조체들(ST)을 포함하는 셀 어레이 구조체(CS)가 배치될 수 있다. 제1 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판, 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 제1 기판(10)은 소자 분리막(DIL)에 의해 정의된 활성 영역들을 포함할 수 있다. 주변 트랜지스터들(PTR)은, 앞서 설명한 바와 같이, 디코더 회로, 페이지 버퍼, 및 로직 회로 등을 구성할 수 있다.
주변 회로 구조체(PS)는, 주변 트랜지스터들(PTR) 상에 제공된 하부 배선들(INL), 및 주변 트랜지스터들(PTR)과 하부 배선들(INL)을 덮는 제1 층간 절연막(50)을 포함할 수 있다. 하부 배선(INL)과 주변 트랜지스터(PTR) 사이에, 이들을 전기적으로 연결하는 주변 콘택(PCNT)이 제공될 수 있다. 제1 층간 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 제1 층간 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
주변 회로 구조체(PS)의 제1 층간 절연막(50) 상에 셀 어레이 구조체(CS)가 제공될 수 있다. 이하, 셀 어레이 구조체(CS)에 대해 보다 상세히 설명한다. 제1 층간 절연막(50) 상에 제2 기판(SL)이 제공될 수 있다. 제2 기판(SL)은, 그 위에 제공되는 게이트 적층 구조체들(ST)을 지지할 수 있다.
제2 기판(SL)은, 순차적으로 적층된 하부 반도체막(LSL), 소스 반도체막(SSL) 및 상부 반도체막(USL)을 포함할 수 있다. 하부 반도체막(LSL), 소스 반도체막(SSL) 및 상부 반도체막(USL) 각각은, 반도체 물질(예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나)을 포함할 수 있다. 하부 반도체막(LSL), 소스 반도체막(SSL) 및 상부 반도체막(USL) 각각은, 단결정, 비정질(amorphous), 및/또는 다결정(polycrystalline)일 수 있다. 일 예로, 하부 반도체막(LSL), 소스 반도체막(SSL) 및 상부 반도체막(USL) 각각은, 불순물들이 도핑되어 n형을 갖는 폴리실리콘막을 포함할 수 있다. 하부 반도체막(LSL), 소스 반도체막(SSL) 및 상부 반도체막(USL)의 불순물의 농도는 서로 다를 수 있다. 예를 들어, 소스 반도체막(SSL)의 불순물의 농도가 하부 및 상부 반도체막들(LSL, USL) 각각의 불순물의 농도보다 더 클 수 있다.
제2 기판(SL)은, 도 5에 도시된 것과 같이 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 셀 어레이 영역(CAR)은 제2 기판(SL)의 중심에 제공될 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)의 적어도 일 측에 배치될 수 있다. 소스 반도체막(SSL)에 의해, 하부 반도체막(LSL)과 상부 반도체막(USL)은 서로 연결될 수 있다.
게이트 적층 구조체들(ST) 각각은, 제2 기판(SL) 상에 수직한 방향(즉, 제3 방향(D3))으로 적층된 전극들(EL)을 포함할 수 있다. 일 예로, 게이트 적층 구조체(ST)는 하부 게이트 적층 구조체(ST1) 및 하부 게이트 적층 구조체(ST1) 상의 상부 게이트 적층 구조체(ST2)를 포함할 수 있다. 이하, 2개의 게이트 적층 구조체들을 기준으로 설명되나, 이와는 달리 3개 이상의 게이트 적층 구조체들이 제공될 수 있다. 하부 게이트 적층 구조체(ST1)는, 적층된 전극들(EL)을 서로 이격시키는 제1 셀 절연막들(IL1)을 포함할 수 있다. 상부 게이트 적층 구조체(ST2)는 교대로 적층된 제2 셀 절연막들(IL2) 및 전극들(EL)을 포함할 수 있다. 하부 게이트 적층 구조체(ST1)의 제1 셀 절연막들(IL1) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 상부 게이트 적층 구조체(ST2)의 제2 셀 절연막들(IL2) 및 전극들(EL)은, 제3 방향(D3)으로 서로 번갈아 적층될 수 있다. 상부 게이트 적층 구조체(ST2)의 최상부의 제2 셀 절연막(IL2)은 그 아래의 제2 셀 절연막들(IL2) 및 제1 셀 절연막들(IL1)보다 두꺼울 수 있다. 하부 게이트 적층 구조체(ST1)의 최상층 제1 셀 절연막(IL1)은 상부 게이트 적층 구조체(ST2)의 최하층 제2 셀 절연막(IL2)과 접할 수 있다.
게이트 적층 구조체(ST)는, 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다. 게이트 적층 구조체(ST)는, 연결 영역(CNR) 상에서 도 2 내지 도5에 도시한 것과 같이 계단식 구조를 가질 수 있다. 게이트 적층 구조체(ST)의 계단식 구조는, 셀 어레이 영역(CAR)에서 멀어질수록 높이가 감소할 수 있다. 다시 말하면, 게이트 적층 구조체(ST)의 계단식 구조는, 셀 어레이 영역(CAR)에서 제2 방향(D2)으로 갈수록 높이가 감소할 수 있다. 계단식 구조에 의하여 각 전극들(EL)의 단부들이 노출될 수 있으며, 각 전극들(EL)의 단부들에 셀 콘택 플러그들(CC)이 연결될 수 있다.
게이트 적층 구조체(ST)의 전극들(EL) 중 최하부의 한 쌍의 전극들(EL)은 도 1을 참조하여 설명된 하부 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있고, 최상부의 한 쌍의 전극들(EL)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다. 상기 두 쌍의 전극들(EL)을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다.
전극들(EL) 각각은, 도핑된 반도체(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물 (예를 들어, 질화티타늄 또는 질화탄탈늄) 및 전이금속(예를 들어, 티타늄 또는 탄탈늄) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2) 각각은, 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CAR) 상에, 게이트 적층 구조체(ST)를 관통하는 복수개의 수직 구조체들(VS)이 제공될 수 있다. 일 예로, 도 5를 참조하면, 4개의 수직 구조체들(VS)이 제1 방향(D1)으로 배열되어 제1 열(column, C1)을 이룰 수 있고, 5개의 수직 구조체들(VS)이 제1 방향(D1)으로 배열되어 제2 열(C2)을 이룰 수 있다. 제1 열(C1)과 제2 열(C2)은 제2 방향(D2)을 따라 반복적으로 번갈아 배열될 수 있다. 수직 구조체들(VS) 각각의 직경은, 제2 기판(SL)에 가까워질수록 점진적으로 감소될 수 있다. 본 발명의 실시예들에 있어서, 수직 구조체들(VS)은 하부 게이트 적층 구조체(ST1)와 상부 게이트 적층 구조체(ST2)의 경계에서 불연속적으로 직경이 변하는 단차 부분을 포함할 수 있다.
연결 영역(CNR) 상에, 게이트 적층 구조체(ST)를 관통하는 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체들(DS)은 게이트 적층 구조체(ST)의 계단식 구조를 관통할 수 있다. 평면적 관점에서, 더미 구조체들(DS) 각각의 크기(예를 들어, 최대 직경)는 수직 구조체들(VS) 각각의 크기(예를 들어, 최대 직경)보다 클 수 있다.
수직 구조체들(VS) 각각은 게이트 적층 구조체(ST)를 관통하는 채널홀들(CH) 내에 제공될 수 있다. 수직 구조체들(VS) 각각은, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 반도체 패턴(SP)은 수직 절연 패턴(VP)과 매립 절연 패턴(VI) 사이에 개재될 수 있다. 수직 구조체들(VS) 각각의 상부에 도전 패드(PAD)가 제공될 수 있다.
수직 반도체 패턴(SP)은 수직 절연 패턴(VP)을 사이에 두고 전극들(EL)과 이격될 수 있다. 즉, 채널홀(CH) 내에 수직 절연 패턴(VP), 수직 반도체 패턴(SP) 및 매립 절연 패턴(VI)이 차례로 제공될 수 있다.
수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막을 포함할 수 있다. 본 발명의 일 실시예로 도 9에 도시된 것과 같이, 수직 절연 패턴(VP)은 NAND 플래시 메모리 소자의 데이터 저장막으로서, 터널 절연막(TL), 전하 저장막(CL), 및 블록킹 절연막(BIL)을 포함할 수 있다.
예를 들어, 전하 저장막(CL)은, 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-리치 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 터널 절연막(TL)은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 블록킹 절연막(BIL)은 실리콘 산화막 및/또는 알루미늄 산화막을 포함할 수 있다.
수직 반도체 패턴(SP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또한, 수직 반도체 패턴(SP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 일 예로, 수직 반도체 패턴(SP)은 폴리 실리콘을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(SP)은, 낸드 셀 스트링을 구성하는 트랜지스터들의 채널로 사용될 수 있다.
도전 패드(PAD)는, 수직 반도체 패턴(SP)의 상면 및 매립 절연 패턴(VI)의 상면을 덮을 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 도전 패드(PAD)를 통하여, 제1 콘택 플러그(CT1)가 수직 반도체 패턴(SP)에 전기적으로 연결될 수 있다.
소스 반도체막(SSL)은, 수직 반도체 패턴들(SP) 각각의 하부와 직접 접촉할 수 있다. 소스 반도체막(SSL)은, 셀 어레이 영역(CAR) 상의 복수개의 수직 반도체 패턴들(SP)을 서로 전기적으로 연결할 수 있다. 다시 말하면, 수직 구조체들(VS)의 수직 반도체 패턴들(SP)이 소스 반도체막(SSL)에 전기적으로 연결될 수 있다. 소스 반도체막(SSL)에 공통 소스 전압이 인가될 수 있다.
더미 구조체들(DS) 각각은, 앞서 수직 구조체들(VS)에서 설명한 바와 같이, 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)을 포함할 수 있다. 더미 구조체들(DS)은, 수직 구조체들(VS)과는 달리 메모리 셀의 채널로 기능하지 않을 수 있다. 더미 구조체들(DS)은, 후술할 비트 라인들(BL)과 전기적으로 연결되지 않을 수 있다. 즉, 더미 구조체들(DS)은 회로적으로 아무런 기능을 하지 않는 더미일 수 있다. 더미 구조체들(DS)은, 게이트 적층 구조체(ST)의 계단식 구조를 물리적으로 지지하는 기둥(즉, 지지대)의 역할을 할 수 있다.
게이트 적층 구조체(ST)를 관통하는 복수개의 분리 구조체들(SS)이 제공될 수 있다. 분리 구조체들(SS)은 게이트 적층 구조체(ST)를 관통하는 트렌치들(TR) 내에 제공될 수 있다. 트렌치들(TR)은 하부 반도체막(LSL)의 상면을 노출할 수 있다. 분리 구조체들(SS)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 분리 구조체들(SS) 각각은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 일 예로, 제1 분리 구조체들(SS1) 각각은 셀 어레이 영역(CAR)으로부터 연결 영역(CNR)으로 연장되며 하나의 전극(EL)이 복수개의 전극들(EL)로 수평적으로 분리될 수 있다. 제1 분리 구조체들(SS1)은 게이트 적층 구조체들(ST) 사이로 연장되며 게이트 적층 구조체들(ST) 각각을 정의할 수 있다. 일 예로, 제1 분리 구조체들(SS1)은 도 5에 도시된 것과 같이 제1 게이트 적층 구조체(STa)와 제2 게이트 적층 구조체(STb) 사이로 연장될 수 있다.
일 예로, 제2 분리 구조체들(SS2)은 연결 영역(CNR)에 제공되며, 제2 방향(D2)으로 서로 분리된 바 형상을 가질 수 있다. 제2 분리 구조체들(SS2)은 게이트 적층 구조체들(ST) 각각 내에 제공될 수 있다. 분리 구조체들(SS)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
전극들(EL)과 절연막들(IL1, IL2) 사이에 제공되는 계면 절연막(HP)이 제공될 수 있다. 계면 절연막(HP)은 전극들(EL)과 수직 구조체들(VS) 사이로 연장될 수 있다. 계면 절연막(HP)은 트렌치들(TR) 내에서 절연막들(IL1, IL2)의 측벽들을 덮을 수 있다. 계면 절연막(HP)은 트렌치들(TR) 내에서 하부 반도체막(LSL)의 상면, 소스 반도체막(SSL)의 측벽을 덮을 수 있다. 계면 절연막(HP)은 알루미늄 산화막 또는 하프늄 산화막과 같은 금속 산화막을 포함할 수 있다.
상부 게이트 적층 구조체(ST2) 상에 지지 구조체(SG)가 제공될 수 있다. 지지 구조체(SG)는 제1 콘택 플러그들(CT1)에 의해 관통되는 상부 및 수직 구조체들(VS)에 의해 관통되는 하부를 포함할 수 있다. 일 예로, 지지 구조체(SG)는 제1 지지층(SG1) 및 제1 지지층(SG1) 상의 제2 지지층(SG2)을 포함할 수 있다. 제1 콘택 플러그들(CT1)은 제2 지지층(SG2)을 관통할 수 있다. 수직 구조체들(VS)의 상부들은 제1 지지층(SG1)을 관통할 수 있다. 제1 지지층(SG1)과 제2 지지층(SG2) 사이의 경계는 도전 패드들(PAD)의 상면과 동일 레벨일 수 있다. 제1 지지층(SG1)과 제2 지지층(SG2) 사이의 경계가 관찰되지 않을 수 있다.
지지 구조체(SG) 상에 제2 층간 절연막(160) 및 비트 라인들(BL)이 차례로 제공될 수 있다. 제2 층간 절연막(160) 내에는 제1 콘택 플러그들(CT1)과 비트 라인들(BL)을 연결하는 제2 콘택 플러그들(CT2)이 제공될 수 있다. 제2 층간 절연막(160)은 실리콘 산화물을 포함할 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 복수개의 상부 배선들이 셀 콘택 플러그들(CC) 상에 배치될 수 있다. 도시되진 않았지만, 비트 라인들(BL) 및 상부 배선들은 관통 콘택들을 통해 주변 회로 구조체(PS)의 하부 배선들(INL)과 전기적으로 연결될 수 있다.
도 5 내지 도 8을 참조하여, 지지 구조체(SG) 및 이의 인접 부분들이 보다 상세히 설명된다.
지지 구조체(SG)의 제2 지지층(SG2)의 두께(h2)는 제1 지지층(SG1)의 두께(h1) 보다 클 수 있다. 일 예로, 제2 지지층(SG2)의 두께(h2)는 제1 지지층(SG1)의 두께(h1)의 약 3배 내지 약 5배일 수 있다. 일 예로, 제1 지지층(SG1)의 두께(h1)는 약 800Å 내지 약 1300Å이고, 제2 지지층(SG2)의 두께(h2)는 약 3000Å 내지 약 5000Å일 수 있다. 지지 구조체(SG)의 제2 지지층(SG2)의 두께(h2)는 도전 패드들(PAD)의 두께(h3) 보다 클 수 있다. 일 예로, 제2 지지층(SG2)의 두께(h2)는 도전 패드들(PAD)의 두께(h3)의 약 3배 내지 약 5배일 수 있다. 일 예로, 도전 패드들(PAD)의 두께(h3)는 약 700Å 내지 약 1200Å일 수 있다. 지지 구조체(SG)의 두께(h1+h2)는 도전 패드들(PAD)의 두께(h3)의 약 4배 내지 약 6배일 수 있다. 일 예로, 지지 구조체(SG)의 두께(h1+h2)는 약 4000Å 내지 약 6000Å일 수 있다.
지지 구조체(SG)의 하면(SG_u)은 도전 패드들(PAD)의 상면(PAD_t) 보다 낮을 수 있다. 지지 구조체(SG)의 하면(SG_u)은 도전 패드들(PAD)의 하면(PAD_u) 보다 낮을 수 있다. 제1 지지층(SG1)의 두께(h1)는 도전 패드들(PAD)의 두께(h3)의 절반 이상일 수 있다.
제1 지지층(SG1)의 상면은 도전 패드들(PAD)의 상면(PAD_t) 및 수직 절연 패턴(VP)의 상면과 공면을 이룰 수 있다. 제2 지지층(SG2)의 상면은 제1 콘택 플러그들(CT1)의 상면과 공면을 이룰 수 있다.
지지 구조체(SG)는 분리 구조체들(SS) 상에 제공되는 복수의 오프닝들(OP)을 포함할 수 있다. 일 예로, 도 5에 도시된 것과 같이, 셀 어레이 영역(CAR)에서, 제1 분리 구조체들(SS1) 각각 상에 제2 방향(D2)을 따라 복수의 제1 오프닝들(OP1)이 배치될 수 있다. 연결 영역(CNR)에서, 제1 분리 구조체들(SS1) 각각 상에 제2 오프닝(OP2)이 배치될 수 있다. 제2 오프닝(OP2)은 제1 오프닝들(OP1)보다 제2 방향(D2)으로의 길이가 길 수 있다. 일 예로, 제1 분리 구조체들(SS1) 각각 상에 하나의 제2 오프닝(OP2)이 배치될 수 있으나 이에 한정되지 않는다. 연결 영역(CNR)에서, 제2 분리 구조체들(SS2) 각각 상에 제3 오프닝(OP3)이 배치될 수 있다. 제3 오프닝(OP3)은 각 제2 분리 구조체들(SS2) 상에 하나씩 배치될 수 있으나, 이와는 달리 하나의 제2 분리 구조체들(SS2) 상에 복수 개의 제3 오프닝들(OP3)이 배치될 수 있다. 제3 오프닝(OP3)은 각 제2 분리 구조체들(SS2)과 제2 방향(D2)으로 유사한 길이를 갖는 것으로 도시되었으나, 이와는 달리 각 제2 분리 구조체들(SS2) 보다 제2 방향(D2)으로 짧은 길이를 가질 수 있다.
셀 어레이 영역(CAR)에서, 서로 인접한 제1 분리 구조체들(SS1) 상의 제1 오프닝들(OP1)은 제2 방향(D2)으로 서로 쉬프트되어 배치될 수 있으며, 그 결과 제1 오프닝들(OP1)은 도 5에 도시된 것과 같이 지그 재그 형태로 배치될 수 있다. 즉, 하나의 제1 분리 구조체(SS1) 상의 제1 오프닝들(OP1)은 이와 인접한 다른 하나의 제1 분리 구조체(SS1) 상의 제1 오프닝들(OP1)로부터 제2 방향(D2)으로 쉬프트될 수 있다. 이와는 달리, 제1 오프닝들(OP1)은 지그 재그 형태로 배치되지 않고 제1 방향(D1)을 따라 얼라인될 수 있다. 제2 방향(D2)으로 인접한 제1 오프닝들(OP1) 사이의 지지 구조체(SG)의 부분들은 브리지(bridge) 부분들(BG)로 정의될 수 있다. 브리지 부분들(BG)은 이하 설명될 반도체 장치의 제조 공정에서 트렌치들에 의하여 분리된 몰드 구조체들을 지지하는 역할을 할 수 있다.
각 제1 분리 구조체들(SS1)은 제1 오프닝들(OP1)과 오버랩 되는 제1 부분들(SSa) 및 제1 오프닝들(OP1)과 오버랩되지 않는 제2 부분들(SSb)을 포함할 수 있다. 제1 부분들(SSa)의 상면들의 높이는 제2 부분들(SSb)의 상면들의 높이보다 높을 수 있다. 제2 부분들(SSb)의 상면들은 도전 패드들(PAD)의 상면들(PAD_t) 보다 낮을 수 있다. 브리지 부분들(BG)은 제2 부분들(SSb) 상에 제공될 수 있다. 도 7에 도시된 것과 같이, 제1 부분들(SSa)은 트렌치(TR)로부터 제1 오프닝들(OP1) 내로 연장될 수 있다. 계면 절연막(HP)은 제1 오프닝들(OP1) 내에서 제1 부분들(SSa)과 분리 구조체(SG)의 측벽 사이로 연장될 수 있다. 일 예로, 계면 절연막(HP)은 분리 구조체(SG)의 측벽을 덮을 수 있다. 도 8에 도시된 것과 같이, 각 제1 분리 구조체들(SS1)의 제2 부분들(SSb)은 분리 구조체(SG)에 의하여 덮일 수 있다. 브리지 부분들(TR)은 트렌치들(TR) 상에서 인접한 게이트 적층 구조체들(ST)을 지지할 수 있다. 계면 절연막(HP)은 제2 부분들(SSb)의 상면과 분리 구조체(SG)의 하면 사이로 연장될 수 있다. 일 예로, 계면 절연막(HP)은 분리 구조체(SG)의 하면과 접할 수 있다. 계면 절연막(HP)의 상면은 도전 패드들(PAD)의 상면보다 낮을 수 있다.
위와 같은 구조에 따라, 각 제1 분리 구조체들(SS1)의 상부는 서로 이격된 돌출부들(제1 부분들(SSa)의 상부들)을 포함할 수 있다. 제1 오프닝들(OP1) 내에 제공되는 제1 분리 구조체(SS1)의 제1 방향(D1)으로의 폭은 트렌치(TR) 내에 제공되는 제1 분리 구조체(SS1)의 제1 방향(D1)으로의 폭 보다 클 수 있다.
지지 구조체(SG)는 제1 및 제2 절연막들(IL1, IL2) 보다 강도가 큰 물질을 포함할 수 있다. 일 예로, 지지 구조체(SG)는 제1 및 제2 절연막들(IL1, IL2) 보다 약 1.1배 내지 3배 강도가 큰 물질을 포함할 수 있다. 지지 구조체(SG)는 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 탄화질화물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 절연막들(IL1, IL2)은 실리콘 산화물을 포함할 수 있다. 지지 구조체(SG)의 수소 농도는 제1 및 제2 절연막들(IL1, IL2)의 수소 농도 보다 낮을 수 있다. 지지 구조체(SG)는 제1 및 제2 절연막들(IL1, IL2) 보다 실리콘 기판에 가하는 스트레스가 적은 물질을 포함할 수 있다. 일 예로, 제1 및 제2 절연막들(IL1, IL2)을 기준으로 지지 구조체(SG)가 실리콘 기판에 가하는 스트레스는 70% 내지 80%일 수 있다.
도 5 및 도 9를 참조하여, 수직 구조체(VS)의 하부 구조에 대해 보다 상세히 설명한다.
수직 구조체(VS)의 하부는 에어 갭(OV)을 포함할 수 있다. 일 예로, 에어 갭(OV)의 적어도 일부는 소스 반도체막(SSL)과 동일한 레벨에 배치될 수 있다. 에어 갭(OV)은 고상 물질이 제공되지 않는 영역으로, 진공 상태이거나 가스 상태의 물질에 의하여 점유된 공간일 수 있다. 소스 반도체막(SSL)은 수평적으로 연장하며 수직 절연 패턴(VP)을 관통할 수 있다. 수직 절연 패턴(VP)은 언더컷 영역(UC)을 채우는 소스 반도체막(SSL)을 사이에 두고 하부 패턴(BOP)과 상부 패턴(SOP)으로 분리될 수 있다. 언더컷 영역(UC)은 수직 반도체 패턴(SP) 주위로 링 형태로 제공될 수 있으며 소스 반도체막(SSL)은 이를 채울 수 있다. 소스 반도체막(SSL)의 제3 방향(D3)으로의 두께는 하부 패턴(BOP)과 상부 패턴(SOP) 사이에서 다른 영역(일 예로, 상부 반도체막(USL) 아래) 보다 두꺼울 수 있다. 일 예로, 소스 반도체막(SSL)은 하부 패턴(BOP)으로 돌출되는 부분 및 상부 패턴(SOP)으로 돌출되는 부분을 포함할 수 있다. 매립 절연 패턴(VI)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 인접한 게이트 적층 구조체들(ST)이 브리지 부분들(BG)로 연결되어 서로 지지할 수 있어 제조 공정 시에 게이트 전극들 형성 전의 적층 구조들이 쓰러지거나 구조적으로 불안정해지는 문제를 완화할 수 있다. 또한, 본 발명의 실시예들에 따른 지지 구조체는 브리지 부분들의 하면이 도전 패드들의 상면보다 낮게 형성되어 적층 구조들을 견고하게 지지할 수 있다. 이에 따라 반도체 장치의 신뢰성 저하를 방지할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 플로우 차트이다. 도 11 내지 도 도 18은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로 도 5의 A-A'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 10 및 도 11을 참조하여, 제1 기판(10) 상에 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 구조체(PS)를 형성하는 것은, 제1 기판(10) 상에 주변 트랜지스터들(PTR)을 형성하는 것, 및 주변 트랜지스터들(PTR) 상에 하부 배선들(INL)을 형성하는 것을 포함할 수 있다. 예를 들어, 주변 트랜지스터들(PTR)을 형성하는 것은, 제1 기판(10) 상에 활성 영역들을 정의하는 소자 분리막(DIL)을 형성하는 것, 활성 영역들 상에 게이트 절연막 및 게이트 전극을 형성하는 것, 및 활성 영역들 상에 불순물을 주입하여 소스/드레인 영역을 형성하는 것을 포함할 수 있다. 주변 트랜지스터들(PTR) 및 하부 배선들(INL)을 덮는 제1 층간 절연막(50)이 형성될 수 있다.
제1 층간 절연막(50) 상에 하부 반도체막(LSL)이 형성될 수 있다. 예를 들어, 하부 반도체막(LSL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 하부 반도체막(LSL) 상에 절연 구조체(LIL)가 형성될 수 있다. 절연 구조체(LIL)를 형성하는 것은, 하부 반도체막(LSL) 상에 하부 절연막(ILa), 하부 희생막(LHL) 및 상부 절연막(ILb)을 순차적으로 형성하는 것을 포함할 수 있다. 상부 및 하부 절연막들(ILa, ILb)은 실리콘 산화막을 포함할 수 있고, 하부 희생막(LHL)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
절연 구조체(LIL) 상에 상부 반도체막(USL)이 콘포멀하게 형성될 수 있다. 예를 들어, 상부 반도체막(USL)은 폴리실리콘과 같은 반도체 물질을 포함할 수 있다.
상부 반도체막(USL) 상에 제1 몰드 구조체(MO1)가 형성될 수 있다(S1). 구체적으로, 상부 반도체막(USL) 상에 제1 셀 절연막들(IL1) 및 제1 희생막들(HL1)을 번갈아 적층하여, 제1 몰드 구조체(MO1)가 형성될 수 있다. 제1 몰드 구조체(MO1)의 최상부에 제1 절연막(IL1)이 형성될 수 있다. 제1 셀 절연막들(IL1) 및 제1 희생막들(HL1)은 열적 학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 제1 셀 절연막들(IL1)은 실리콘 산화막을 포함할 수 있고, 제1 희생막들(HL1)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제1 몰드 구조체(MO1) 및 절연 구조체(LIL)를 관통하는 제1 채널홀들(CH1)이 형성될 수 있다. 제1 채널홀들(CH1)은 이방성 식각 공정을 통하여 형성될 수 있다. 상기 이방성 식각 공정은, 플라즈마 식각(plasma etching), 반응성 이온 식각(RIE, Reactive Ion Etching), 고주파 유도 플라즈마 반응성 이온 식각(inductively coupled plasma reactive ion etching, ICP-RIE), 또는 이온빔 식각(IBE, Ion Beam Etching) 공정을 포함할 수 있다.
제1 채널홀들(CH1)의 하부들은 상부 반도체막(USL) 내에 형성될 수 있다. 제1 채널홀들(CH1)을 채우는 제1 희생 패턴들(SC1)이 형성될 수 있다(S2). 제1 희생 패턴들(SC1)은 제1 셀 절연막들(IL1) 및 제1 희생막들(HL1)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로 제1 희생 패턴들(SC1)은 다결정 실리콘을 포함할 수 있다. 제1 희생 패턴들(SC1)을 형성하는 것은 평탄화 공정을 포함할 수 있으며, 그 결과, 최상층의 제1 셀 절연막(IL1)이 노출될 수 있다.
도 10 및 도 12를 참조하여, 제1 몰드 구조체(MO1) 상에 제2 몰드 구조체(MO2)가 형성될 수 있다(S3). 제2 몰드 구조체(MO2)는 제2 셀 절연막들(IL2) 및 제2 희생막들(HL2)을 번갈아 증착하여 형성될 수 있다. 제2 셀 절연막들(IL2)은 제1 셀 절연막들(IL1)과 동일한 물질을 포함할 수 있다 제2 희생막들(HL2)은 제1 희생막들(HL1)과 동일한 물질을 포함할 수 있다. 최상층 제2 셀 절연막(IL2)은 그 아래의 제2 셀 절연막들(IL2) 보다 두껍게 형성될 수 있다.
제2 몰드 구조체(MO2) 및 제1 몰드 구조체(MO1)를 관통하여 제2 방향(D2)으로 연장되는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 이방성 식각 공정으로 형성될 수 있다. 트렌치들(TR)의 하부는 하부 희생막(LHL)을 노출할 수 있다. 트렌치들(TR)을 채우는 제2 희생 패턴들(SC2)이 형성될 수 있다(S4). 제2 희생 패턴들(SC2)은 제1 및 제2 절연막들(IL1, IL2) 및 제1 및 제2 희생막들(HL1, HL2)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로 제2 희생 패턴들(SC2)은 다결정 실리콘을 포함할 수 있다. 제2 희생 패턴들(SC2)이 형성되기 이전, 트렌치들(TR)의 측벽을 덮고 트렌치들(TR)의 바닥면을 노출하는 스페이서들이 형성될 수 있다.
제2 몰드 구조체(MO2) 및 제2 희생 패턴들(SC2)을 덮는 제1 지지층(SG1)이 형성될 수 있다(S5). 제1 지지층(SG1)은 최상층 제2 셀 절연막(IL2)과 접할 수 있다. 제1 지지층(SG1)은 화학 기상 증착 및/또는 원자층 증착 공정으로 형성될 수 있다. 제1 지지층(SG1)은 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 탄화질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 지지층(SG1)과 제1 및 제2 절연막들(IL1, IL2)이 모두 실리콘 산화막인 경우에도 화학 기상 증착의 소스를 다르게 함으로써 그 구성 및 특성이 달라질 수 있다.
도 10 및 도 13을 참조하여, 제1 지지층(SG1) 및 제2 몰드 구조체(MO2)를 관통하여 제1 희생 패턴들(SC1)을 노출하는 제2 채널홀들(CH2)이 형성될 수 있다(S6). 제2 채널홀들(CH2)은 제1 지지층(SG1) 상에 하드 마스크 패턴을 형성한 후 이를 식각 마스크로 수행될 수 있다.
도 10 및 도 14를 참조하여, 제2 채널홀들(CH2)을 통하여 제1 희생 패턴들(SC1)이 선택적으로 제거될 수 있다. 제1 희생 패턴들(SC1)의 선택적 제거는 불산을 포함하는 에천트로 수행될 수 있다. 이하, 제1 채널홀들(CH1) 및 제2 채널홀들(CH2)이 연결된 구조를 채널홀들(CH)로 지칭한다. 채널홀들(CH)을 채우는 수직 구조체들(VS)이 형성될 수 있다(S7). 채널홀들(CH) 내에 수직 절연 패턴(VP), 수직 반도체 패턴(SP), 및 매립 절연 패턴(VI)이 차례로 형성되어 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS) 각각의 상부에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다. 수직 구조체들(VS)의 형성은 평탄화 공정을 포함하며 그 결과 제1 지지층(SG1)의 상면은 도전 패드(PAD)의 상면과 동일한 레벨이 될 수 있다.
도 10 및 도 15를 참조하면, 제1 지지층(SG1) 상에 제2 지지층(SG2)이 형성될 수 있다(S8). 제2 지지층(SG2)은 제1 지지층(SG1)과 동일한 물질 및 동일한 방법으로 형성될 수 있다. 제2 지지층(SG2)은 제1 지지층(SG1) 보다 두껍게 형성될 수 있다. 제2 지지층(SG2) 및 제1 지지층(SG1)을 관통하여 제2 희생 패턴들(SC2)을 노출하는 오프닝들(OP)이 형성될 수 있다(S9). 오프닝들(OP)은 플라즈마 식각, 또는 반응성 이온 식각과 같은 이방성 식각 공정으로 형성될 수 있다. 상기 오프닝들(OP)의 형성 동안, 상기 제2 희생 패턴들(SC2)의 상부가 함께 제거될 수 있다.
도 10 및 도 16을 참조하여, 오프닝들(OP)을 통하여 제2 희생 패턴들(SC2)이 제거될 수 있다(S10). 이에 따라 트렌치들(TR)이 다시 노출될 수 있다. 제2 희생 패턴들(SC2)의 선택적 제거는 불산을 포함하는 에천트로 수행될 수 있다. 지지 구조체(SG)는 오프닝들(OP)이 형성되지 않은 브리지 부분들(BG)을 포함하며, 브리지 부분들(BG)은 제2 희생 패턴들(SC2)이 제거되어 빈 공간이된 트렌치들(TR) 위에서 몰드 구조체들(MO1, MO2)을 지지할 수 있다.
도 10 및 도 17을 참조하여, 트렌치들(TR)에 의해 노출된 하부 희생막(LHL)이 소스 반도체막(SSL)으로 교체될 수 있다. 구체적으로, 트렌치들(TR)에 의해 하부 희생막(LHL)이 선택적으로 제거될 수 있다. 하부 희생막(LHL)이 제거되면서, 수직 절연 패턴(VP)의 하부가 노출될 수 있다. 노출된 수직 절연 패턴(VP)의 하부가 제거되어 언더컷 영역(도 9의 UC)이 형성될 수 있다. 언더컷 영역(UC)은 수직 반도체 패턴(SP)의 하부를 노출할 수 있다. 수직 절연 패턴(VP)의 하부를 제거하는 동안, 하부 절연막(ILa) 및 상부 절연막(ILb)이 함께 제거될 수 있다. 절연 구조체(LIL)가 제거된 공간에 소스 반도체막(SSL)이 형성될 수 있다. 소스 반도체막(SSL)은, 수직 반도체 패턴(SP)과 접촉할 수 있다.
도 10 및 도 18을 참조하여, 트렌치들(TR)에 의해 노출된 희생막들(HL1, HL2)이 전극들(EL)로 각각 교체되어, 게이트 적층 구조체들(ST)이 형성될 수 있다. 구체적으로, 트렌치들(TR)을 통해 노출된 희생막들(HL1, HL2)이 선택적으로 제거될 수 있다. 희생막들(HL1, HL2)이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다(S11). 전극들(EL)의 형성 이전에, 계면 절연막(HP)이 형성될 수 있다.
희생막들(HL1, HL2)의 제거에 의하여 트렌치들(TR)을 사이에 두고 서로 이격된 제1 및 제2 몰드 구조체들(MO1, MO2)은 구조적으로 취약해지며, 이에 따라 몰드 구조체가 쓰러지거나 기우는 현상이 발생될 수 있다. 본 발명의 실시예들에 따르면 트렌치들(TR) 상의 브리지 부분들(BG)에 의하여 인접하는 몰드 구조체들이 서로 연결되고, 이에 따라 희생막들(HL1, HL2)의 제거 후 전극들(EL)의 형성 동안 몰드 구조체들이 지지될 수 있다.
도 6을 다시 참조하여, 트렌치들(TR)을 절연 물질로 채워, 트렌치들(TR) 내에 분리 구조체(SS)가 형성될 수 있다. 지지 구조체(SG)를 관통하여 도전 패드들(PAD)에 각각 접속하는 제1 콘택 플러그들(CT1)이 형성될 수 있다. 분리 구조체(SS) 상에 제2 층간 절연막(160) 및 이를 관통하는 제2 콘택 플러그들(CT2)이 형성될 수 있다. 이후, 제2 층간 절연막(160) 상에 비트 라인들(BL)이 형성될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로 도 5의 A-A'선에 따른 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 19를 참조하면, 본 실시예에 따른 게이트 적층 구조체(ST)는 도 6의 하부 게이트 적층 구조체(ST1) 및 상부 게이트 적층 구조체(ST2)로 구별되지 않는 구조를 가질 수 있다. 이는 이하 도 20을 참조하여 설명하는 것과 같이 하나의 몰드 구조체를 통하여 전극들(EL) 및 제1 셀 절연막들(IL1)을 포함하는 게이트 적층 구조체(ST)가 형성되기 때문이다. 그 결과, 수직 구조체들(VS)은 도 6과는 다르게 상부 및 하부 게이트 적층 구조체의 경계에서 불연속적으로 직경이 변하는 단차 부분을 포함하지 않을 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 플로우 차트로, 보다 상세하게는 도 19의 실시예의 구조를 형성하기 위한 제조 방법의 플로우 차트이다. 이하, 도 10과의 차이점을 중심으로 설명된다.
도 5, 도 19 및 도 20을 참조하면, 상부 반도체막(USL) 상에 몰드 구조체가 형성될 수 있다(S1'). 몰드 구조체는 상부 반도체막(USL) 상에 제1 셀 절연막들(IL1) 및 제1 희생막들을 번갈아 적층하여 형성될 수 있다. 몰드 구조체를 관통하여 제2 방향(D2)으로 연장되는 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)을 채우는 제2 희생 패턴들이 형성될 수 있다(S2'). 본 실시예에서는 도 10의 실시예와는 달리 트렌치들(TR)의 형성 전 도 11을 참조하여 설명된 제1 채널홀들 및 제1 희생 패턴들의 형성 단계는 생략될 수 있다.
몰드 구조체 및 제2 희생 패턴들을 덮는 제1 지지층(SG1)이 형성될 수 있다(S3'). 제1 지지층(SG1) 및 몰드 구조체를 관통하는 채널홀들(CH)이 형성될 수 있다(S4'). 채널홀들(CH)은 하부 반도체막(LSL)을 노출할 수 있다. 이후, 채널홀들(CH)을 채우는 수직 구조체들(VS)이 형성될 수 있다(S5').
이후 공정은 도 10의 실시예와 동일할 수 있다. 제2 지지층(SG2) 및 제1 지지층(SG1)을 관통하여 제2 희생 패턴들을 노출하는 오프닝들(OP)이 형성될 수 있다(S7'). 오프닝들(OP)을 통하여 제2 희생 패턴들이 제거될 수 있다(S8'). 희생막들을 제거하고, 희생막들이 제거된 공간들 내에 전극들(EL)이 각각 형성될 수 있다(S9').
도 21은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 이하, 도 5와의 차이점을 위주로 설명된다.
도 21을 참조하면, 연결 영역(CNR)에서, 제1 분리 구조체들(SS1) 각각 상에 제2 오프닝(OP2)이 배치될 수 있다. 본 실시예에 따른 반도체 장치는 도 5와는 다르게 연결 영역(CNR)에서도 제1 분리 구조체들(SS1) 각각 상에 복수 개의 제2 오프닝들(OP2)이 배치될 수 있다. 제2 오프닝들(OP2)의 형상 및 크기는 제1 오프닝들(OP1)과 실질적으로 동일할 수 있으나 이에 한정되지 않는다. 제2 오프닝들(OP2)의 배치에 따라, 제2 방향(D2)으로 인접한 제2 오프닝들(OP2) 사이에도 지지 구조체(SG)의 브리지 부분들(BG)이 제공될 수 있다.
제2 분리 구조체들(SS2) 상의 제3 오프닝들(OP3)은 도시된 것과 같이 도 5의 실시예와 동일한 형상일 수 있으나 이에 한정되지 않으며, 이와는 달리 제1 오프닝들(OP1)과 동일한 형상 및 크기를 가질 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 22를 참조하면, 메모리 장치(1400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
메모리 장치(1400)의 주변 회로 구조체(PERI)과 셀 어레이 구조체(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 구조체(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)은 도 5 등을 참조하여 설명된 연결 영역(CNR)에 상응할 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조체(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 어레이 구조체(CELL)은 제2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 방향을 따라 복수의 전극들 (1331-1338; 1330)이 적층될 수 있다. 비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 복수의 전극들(1330)을 관통할 수 있다. 수직 구조체(VS)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트라인일 수 있다.
수직 구조체(VS)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있으며, 이는 도 5 등을 참조하여 설명된 셀 어레이 영역(CAR)에 상응할 수 있다. 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에 인접한 주변 회로 구조체(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일 예로, 비트라인(1360c)은 주변 회로 구조체(PERI)와 상부 본딩 메탈(1371c, 1372c)로 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 전극들(1330)은 제2 기판(1310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 전극들(1330)과 셀 컨택 플러그들(1340)은, 제2 방향을 따라 전극들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 전극들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 구조체(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 구조체(PERI)에서 로우 디코더(1394)를 형성하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일 예로, 페이지 버퍼(1393)를 형성하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 형성하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일 예로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 구조체(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(1305)는 회로 소자(1220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(D3)에서 전극들(1330)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 어레이 구조체(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일 예로, 메모리 장치(1400)는 제1 기판(1210)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1310)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 메모리 장치(1400)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 어레이 구조체(CELL)과 주변 회로 구조체(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1400)는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 구조체(PERI)의 최상부 메탈층에 셀 어레이 구조체(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 구조체(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)에 대응하여 셀 어레이 구조체(CELL)의 상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1273a)과 동일한 형태의 상부 메탈 패턴(1372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 구조체(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 어레이 구조체(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 구조체(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 어레이 구조체(CELL)의 최상부 메탈층에 주변 회로 구조체(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 어레이 구조체(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에서 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고;
    상기 게이트 적층 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체;
    상기 게이트 적층 구조체들을 관통하고 그 상부에 도전 패드들을 포함하는 수직 구조체들;
    상기 게이트 적층 구조체들을 덮는 지지 구조체;
    상기 지지 구조체 상의 비트 라인들; 및
    상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들을 포함하고,
    상기 분리 구조체를 덮는 상기 지지 구조체의 하면은 상기 도전 패드들의 상면들보다 낮은 반도체 장치.
  2. 제1항에 있어서,
    상기 지지 구조체의 하면은 상기 도전 패드들의 하면보다 높은 반도체 장치.
  3. 제1항에 있어서,
    상기 지지 구조체의 두께는 상기 도전 패드들의 두께의 약 4배 내지 약 6배인 반도체 장치.
  4. 제1항에 있어서,
    상기 지지 구조체는 상기 게이트 적층 구조체들의 상기 셀 절연막들보다 강도가 큰 물질을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 지지 구조체는 상기 분리 구조체를 따라 배치되는 복수의 오프닝들을 포함하고,
    상기 분리 구조체는 상기 오프닝들 내로 연장되는 반도체 장치.
  6. 제5항에 있어서,
    상기 분리 구조체는 상기 오프닝들 내로 연장되는 제1 부분들 및 상기 오프닝들 사이의 제2 부분들을 포함하고,
    상기 제2 부분들의 상면은 상기 도전 패드들의 상면들보다 낮고,
    상기 제1 부분들의 상면은 상기 도전 패드들의 상면보다 높은 반도체 장치.
  7. 제5항에 있어서,
    상기 수직 구조체들과 상기 전극들 사이에 배치되는 계면 절연막을 더 포함하고,
    상기 계면 절연막은 상기 분리 구조체의 상기 제2 부분들 상으로 연장되고,
    상기 계면 절연막은 상기 지지 구조체의 상기 하면과 접하는 반도체 장치.
  8. 제5항에 있어서,
    상기 분리 구조체는 상기 제1 방향으로 인접한 제1 분리 구조체 및 제2 분리 구조체를 포함하고,
    상기 오프닝들은 상기 제1 분리 구조체 상의 제1 오프닝들 및 상기 제2 분리 구조체 상의 제2 오프닝들을 포함하고,
    상기 제2 오프닝들은 상기 제1 오프닝들로부터 상기 제2 방향으로 쉬프트되어 배치되는 반도체 장치.
  9. 제5항에 있어서,
    상기 기판은 셀 어레이 영역 및 연결 영역을 포함하고,
    상기 지지 구조체는 상기 셀 어레이 영역 및 상기 연결 영역을 덮고,
    상기 오프닝들은 상기 셀 어레이 영역 및 상기 연결 영역에 배치되는 반도체 장치.
  10. 제9항에 있어서,
    상기 연결 영역 상의 오프닝들은 상기 셀 어레이 영역 상의 오프닝들 보다 상기 제2 방향으로의 길이가 긴 반도체 장치.
  11. 제9항에 있어서,
    상기 분리 구조체는 상기 셀 어레이 영역으로부터 상기 연결 영역으로 연장되는 제1 분리 구조체 및 상기 제1 분리 구조체들 사이에 제공되는 제2 분리 구조체들을 포함하고,
    상기 제2 분리 구조체들은 상기 연결 영역에서 상기 게이트 적층 구조체를 관통하고 상기 제2 방향으로 서로 이격되어 배치되는 포함하고,
    상기 연결 영역 상의 오프닝들은 상기 제2 분리 구조체들과 오버랩되는 반도체 장치.
  12. 제5항에 있어서,
    상기 지지 구조체는 상기 분리 구조체 상에서 상기 오프닝들 사이에 배치되는 브리지 부분들을 더 포함하고,
    상기 브리지 부분들은 상기 게이트 적층 구조체들 사이에 배치되는 반도체 장치.
  13. 제1항에 있어서,
    상기 지지 구조체의 하면은 상기 콘택 플러그들의 하면들보다 낮은 반도체 장치.
  14. 제1항에 있어서,
    상기 지지 구조체는 제1 지지층 및 상기 제1 지지층 상의 제2 지지층을 포함하고,
    상기 제1 지지층의 상면은 상기 도전 패드들의 상면들과 실질적으로 동일한 레벨이고,
    상기 제2 지지층의 상면은 상기 콘택 플러그들의 상면들과 실질적으로 동일한 레벨인 반도체 장치.
  15. 주변 회로 구조체 및 상기 주변 회로 구조체 상의 셀 어레이 구조체를 포함하고, 상기 셀 어레이 구조체는:
    하부 반도체막 및 상기 하부 반도체막 상의 소스 반도체막;
    상기 소스 반도체막 상에서 상기 제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고;
    상기 게이트 적층 구조체들 사이에서 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체;
    상기 게이트 적층 구조체들을 관통하여 상기 소스 반도체막과 연결되고 그 상부에 도전 패드들을 포함하는 수직 구조체들;
    상기 수직 구조체들과 상기 전극들 사이에 배치되는 계면 절연막;
    상기 게이트 적층 구조체들을 덮는 지지 구조체;
    상기 지지 구조체 상의 비트 라인들; 및
    상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들을 포함하고,
    상기 지지 구조체는 상기 분리 구조체를 따라 배치되는 복수의 오프닝들을 포함하고,
    상기 분리 구조체는 상기 오프닝들 내로 연장되는 제1 부분들 및 상기 오프닝들 사이의 제2 부분들을 포함하고,
    상기 분리 구조체의 상기 제2 부분들과 상기 지지 구조체 사이로 연장되는 상기 계면 절연막의 상면은 상기 도전 패드들의 상면들보다 낮은 반도체 장치.
  16. 제15항에 있어서,
    상기 지지 구조체는 상기 분리 구조체 상에서 상기 오프닝들 사이에 배치되는 브리지 부분들을 더 포함하고,
    상기 브리지 부분들은 상기 게이트 적층 구조체들 사이에 배치되는 반도체 장치.
  17. 제15항에 있어서,
    상기 지지 구조체의 하면은 상기 도전 패드들의 하면보다 높은 반도체 장치.
  18. 제15항에 있어서,
    상기 제1 부분들의 상면은 상기 도전 패드들의 상면보다 높은 반도체 장치.
  19. 메인 기판;
    상기 메인 기판 상의 반도체 장치, 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는:
    제1 방향으로 이격된 게이트 적층 구조체들, 상기 게이트 적층 구조체들은 교대로 적층된 전극들 및 셀 절연막들을 포함하고;
    상기 게이트 적층 구조체들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 분리 구조체;
    상기 게이트 적층 구조체들을 관통하고 그 상부에 도전 패드들을 포함하는 수직 구조체들;
    상기 게이트 적층 구조체들을 덮는 지지 구조체;
    상기 지지 구조체 상의 비트 라인들;
    상기 지지 구조체를 관통하여 상기 비트 라인들과 상기 수직 구조체들을 연결하는 콘택 플러그들;
    상기 비트 라인들과 전기적으로 연결되는 주변 회로; 및
    상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하고,
    상기 분리 구조체를 덮는 상기 지지 구조체의 하면은 상기 도전 패드들의 상면들보다 낮은 전자 시스템.
  20. 제19항에 있어서,
    상기 메인 기판은 상기 반도체 장치와 상기 컨트롤러를 전기적으로 연결하는 배선 패턴들을 더 포함하고,
    상기 지지 구조체는 상기 분리 구조체를 따라 배치되는 복수의 오프닝들을 포함하고,
    상기 분리 구조체는 상기 오프닝들 내로 연장되는 제1 부분들 및 상기 오프닝들 사이의 제2 부분들을 포함하고,
    상기 분리 구조체의 상기 제2 부분들과 상기 지지 구조체 사이로 연장되는 상기 계면 절연막의 상면은 상기 도전 패드들의 상면들보다 낮은 전자 시스템.
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* Cited by examiner, † Cited by third party
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US10878158B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same
US20230022115A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Compute-in-memory device and method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219005B2 (en) * 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
KR102471273B1 (ko) * 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
WO2020051878A1 (en) * 2018-09-14 2020-03-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

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