KR102471273B1 - 적층 구조체와 트렌치들을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 기판 상의 다수의 블록들을 포함한다. 상기 다수의 블록들 사이에 트렌치들이 배치된다. 상기 트렌치들 내에 도전성 패턴들이 형성된다. 상기 트렌치들 중 최외곽 트렌치의 최하단은 상기 최외곽 트렌치와 인접한 트렌치의 최하단보다 높은 레벨에 형성된다. 상기 블록들의 각각은 번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들과 상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함한다.

Description

적층 구조체와 트렌치들을 갖는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING STACK STRUCTURE AND TRENCHES}
블록들을 한정하는 다수의 트렌치들을 갖는 반도체 소자에 관한 것이다.
전자장치의 경박단소화에 따라 반도체 소자의 집적도를 높이기 위하여 기판 상에 절연층들 및 전극 층들이 번갈아 가며 반복적으로 적층된 적층 구조체를 이용하는 기술이 시도되고 있다. 상기 적층 구조체를 수직으로 관통하고 서로 평행한 다수의 트렌치들에 의하여 다수의 셀 블록들이 한정될 수 있다. 상기 트렌치들의 각각은 높은 종횡비(high aspect ratio)를 보인다. 상기 트렌치들을 형성하는 패터닝 공정의 난이도는 점점 증가하고 있다. 예를 들면, 상기 트렌치들 중 최외곽에 위치한 트렌치는 몰드 기울어짐(mold leaning)에 기인한 다양한 불량에 취약한 경향을 보인다.
본 개시의 실시예들에 따른 과제는 셀 어레이 영역의 가장자리에서 발생하는 불량을 감소하고 고집적화 측면에서 유리한 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 과제는 셀 어레이 영역의 가장자리에서 발생하는 불량을 감소하고 고집적화 측면에서 유리한 반도체 소자의 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 다수의 블록들을 포함한다. 상기 다수의 블록들 사이에 트렌치들이 배치된다. 상기 트렌치들 내에 도전성 패턴들이 형성된다. 상기 트렌치들 중 최외곽 트렌치의 최하단은 상기 최외곽 트렌치와 인접한 트렌치의 최하단보다 높은 레벨에 형성된다. 상기 블록들의 각각은 번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들과 상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 메인 블록 영역 및 상기 메인 블록 영역에 연속된 더미 블록 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 메인 블록 영역 내에 다수의 메인 블록들 및 상기 더미 블록 영역 내에 다수의 더미 블록들이 배치된다. 상기 메인 블록들 사이에 다수의 메인 트렌치들 및 상기 더미 블록들 사이에 다수의 더미 트렌치들이 배치된다. 상기 메인 트렌치들 내에 메인 소스 라인들 및 상기 더미 트렌치들 내에 더미 소스 라인들이 형성된다. 상기 메인 블록들 및 상기 더미 블록들의 각각은 번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들; 및 상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함한다. 상기 더미 소스 라인들 중 최외곽 더미 소스 라인의 최하단은 상기 메인 소스 라인들의 최하단들보다 높은 레벨에 형성된다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 다수의 메인 블록들 및 다수의 더미 블록들을 포함한다. 상기 메인 블록들 사이의 메인 트렌치들 및 상기 더미 블록들 사이의 더미 트렌치들이 제공된다. 상기 메인 트렌치들 내에 메인 소스 라인들 및 상기 더미 트렌치들 내에 더미 소스 라인들이 배치된다. 상기 메인 블록들 및 상기 더미 블록들의 각각은 번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들; 및 상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함한다. 상기 더미 트렌치들 중 선택된 적어도 하나는 상기 메인 트렌치들의 각각과 다른 폭을 갖는다.
본 개시의 실시예들에 따르면, 메인 블록들을 한정하는 메인 트렌치들 및 더미 블록들을 한정하는 더미 트렌치들이 제공될 수 있다. 상기 메인 트렌치들 내에 메인 소스 라인들 및 상기 더미 트렌치들 내에 더미 소스 라인들이 형성될 수 있다. 상기 더미 트렌치들 중 최외곽 더미 트렌치의 하단은 상기 메인 트렌치들의 하단들보다 높은 레벨에 형성될 수 있다. 상기 더미 소스 라인들 중 최외곽 더미 소스 라인의 하단은 상기 메인 소스 라인들의 하단들보다 높은 레벨에 형성될 수 있다. 상기 최외곽 더미 트렌치 및 상기 최외곽 더미 소스 라인의 구성에 기인하여 셀 어레이 영역의 가장자리에 발생하는 불량은 현저히 감소할 수 있다. 상기 더미 블록들의 크기 및 개수를 최소화할 수 있다. 고집적화에 유리한 반도체 소자를 구현할 수 있다.
도 1 내지 도 6은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이다.
도 7 및 도 8은 도 1의 일부분을 보여주는 부분 확대도들이다.
도 9는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 부분 단면도이다.
도 10은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 11 내지 도 18은 본 개시에 따른 실시예들로서, 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'에 따라 취해진 단면도들이다.
도 19는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 1 내지 도 6은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 단면도들이고, 도 7 및 도 8은 도 1의 일부분을 보여주는 부분 확대도들이다. 본 개시의 실시예들에 따른 반도체 소자는 VNAND 또는 3D-NAND와 같은 플래시 메모리(flash memory)를 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예들에 따른 반도체 소자는 메인 블록 영역(MB) 및 더미 블록 영역(DB)을 갖는 셀 어레이 영역을 포함할 수 있다. 상기 더미 블록 영역(DB)은 상기 메인 블록 영역(MB)에 연속될 수 있다. 상기 더미 블록 영역(DB)은 상기 셀 어레이 영역의 가장자리에 제공될 수 있다.
상기 반도체 소자는 상기 메인 블록 영역(MB) 및 상기 더미 블록 영역(DB)을 갖는 기판(21) 상에 형성된 절연층들(25), 몰드 층들(27), 제1 층간 절연층(29), 필라들(pillars; 41, 42), 제2 층간 절연층(45), 트렌치들(131, 132, 141, 142, 143), 불순물 영역들(47), 게이트 절연층(53), 게이트 전극들(G1 내지 Gn), 스페이서(55), 소스 라인들(151, 152, 161, 162, 163), 제3 층간 절연층(57), 제1 비트 플러그들(61), 서브 비트 라인들(63), 제4 층간 절연층(65), 제2 비트 플러그들(67), 및 비트 라인들(69)을 포함할 수 있다.
상기 필라들(41, 42)은 상기 메인 블록 영역(MB) 내에 형성된 셀 필라들(41) 및 상기 더미 블록 영역(DB)내에 형성된 더미 필라들(42)을 포함할 수 있다. 상기 필라들(41, 42)의 각각은 반도체 패턴(31), 채널 구조체(37) 및 도전성 패드(39)를 포함할 수 있다. 상기 채널 구조체(37)는 정보 저장 패턴(33), 채널 패턴(34), 및 코어 패턴(35)을 포함할 수 있다.
상기 트렌치들(131, 132, 141, 142, 143)은 제1 메인 트렌치(131), 제2 메인 트렌치(132), 제1 더미 트렌치(141), 제2 더미 트렌치(142), 및 제3 더미 트렌치(143)를 포함할 수 있다. 상기 트렌치들(131, 132, 141, 142, 143)은 서로 평행할 수 있다. 일 실시예에서, 상기 트렌치들(131, 132, 141, 142, 143)은 “word line cut(WLCUT)” 또는 “common source line trench(CSL trench)”로 지칭될 수 있다. 상기 트렌치들(131, 132, 141, 142, 143)에 의하여 제1 메인 블록(MB1), 제2 메인 블록(MB2), 제3 메인 블록(MB3), 제1 더미 블록(DB1), 제2 더미 블록(DB2), 및 제3 더미 블록(DB3)이 한정될 수 있다.
상기 제1 메인 블록(MB1), 상기 제2 메인 블록(MB2), 및 상기 제3 메인 블록(MB3)은 상기 메인 블록 영역(MB) 내에 한정될 수 있다. 상기 제1 더미 블록(DB1), 상기 제2 더미 블록(DB2), 및 상기 제3 더미 블록(DB3)은 상기 더미 블록 영역(DB) 내에 한정될 수 있다. 일 실시예에서, 상기 제2 더미 블록(DB2), 및 상기 제3 더미 블록(DB3)은 선택적으로 생략될 수 있다. 일 실시예에서, 상기 더미 블록 영역(DB)은 4개 내지 8개의 더미 블록들을 포함할 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제1 메인 블록(MB1), 상기 제2 메인 블록(MB2), 상기 제3 메인 블록(MB3), 상기 제1 더미 블록(DB1), 상기 제2 더미 블록(DB2), 및 상기 제3 더미 블록(DB3)의 각각은 상기 절연층들(25) 및 상기 게이트 전극들(G1 내지 Gn)이 번갈아 가며 반복적으로 적층된 적층 구조체를 포함할 수 있다. 상기 제1 메인 블록(MB1), 상기 제2 메인 블록(MB2), 및 상기 제3 메인 블록(MB3)의 각각은 상기 절연층들(25) 및 상기 게이트 전극들(G1 내지 Gn)을 수직 관통하는 상기 셀 필라들(41)을 포함할 수 있다. 상기 제1 더미 블록(DB1), 상기 제2 더미 블록(DB2), 및 상기 제3 더미 블록(DB3)의 각각은 상기 더미 필라들(42)을 포함할 수 있다. 상기 제1 더미 블록(DB1) 및 상기 제2 더미 블록(DB2) 내에 상기 몰드 층들(27)이 부분적으로 보존될 수 있다. 상기 몰드 층들(27)은 상기 절연층들(25) 사이에 배치될 수 있다. 상기 몰드 층들(27)의 각각은 상기 게이트 전극들(G1 내지 Gn)의 각각과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 몰드 층들(27)은 상기 게이트 전극들(G1 내지 Gn)의 측면들에 직접적으로 접촉될 수 있다.
제1 게이트 전극(G1)은 접지 선택 라인(ground selection line; GSL)에 해당될 수 있다. 제2 게이트 전극(G2) 내지 제n-2 게이트 전극(Gn-2)의 각각은 제어 게이트 라인(control gate line)에 해당될 수 있다. 제n-1 게이트 전극(Gn-1) 및 제n 게이트 전극(Gn)의 각각은 스트링 선택 라인(string selection line; SSL) 또는 드레인 선택 라인(drain selection line; DSL)에 해당될 수 있다.
상기 제1 더미 블록(DB1)은 상기 더미 블록 영역(DB)의 최외곽에 한정될 수 있다. 상기 제1 더미 트렌치(141)는 상기 제1 더미 블록(DB1) 및 상기 제2 더미 블록(DB2) 사이에 형성될 수 있다. 상기 제1 더미 트렌치(141)는 상기 트렌치들(131, 132, 141, 142, 143) 중 최외곽에 형성될 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)는 상기 절연층들(25) 및 상기 게이트 전극들(G1 내지 Gn)을 완전히 수직 관통할 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하단들은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제1 더미 트렌치(141)의 하단은 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 트렌치(141)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143) 각각의 수평 폭은 실질적으로 동일할 수 있다. 상기 제1 더미 트렌치(141)의 수평 폭은 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143) 각각의 수평 폭보다 좁을 수 있다.
일 실시예에서, 상기 제1 더미 트렌치(141)의 하단은 상기 제1 게이트 전극(G1)보다 높은 레벨에 형성될 수 있다. 상기 제1 더미 트렌치(141)의 하단은 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2) 사이에 형성될 수 있다. 상기 제1 더미 트렌치(141)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나와 상기 제2 게이트 전극(G2) 사이에 형성될 수 있다.
상기 불순물 영역들(47)은 공통 소스 영역(common source region)에 해당될 수 있다. 상기 소스 라인들(151, 152, 161, 162, 163)은 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 제1 더미 소스 라인(161), 제2 더미 소스 라인(162), 및 제3 더미 소스 라인(163)을 포함할 수 있다.
상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)은 상기 불순물 영역(47)에 직접적으로 접촉될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 절연층들(25) 중 아래에서 두 번째 층에 접촉될 수 있다.
상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)의 하단들은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 소스 라인(161)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다. 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163) 각각의 수평 폭은 실질적으로 동일할 수 있다. 상기 제1 더미 소스 라인(161)의 수평 폭은 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163) 각각의 수평 폭보다 좁을 수 있다.
일 실시예에서, 상기 제1 더미 소스 라인(161)의 하단은 상기 제1 게이트 전극(G1)보다 높은 레벨에 형성될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 제1 게이트 전극(G1) 및 상기 제2 게이트 전극(G2) 사이에 형성될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나와 상기 제2 게이트 전극(G2) 사이에 형성될 수 있다.
도 2를 참조하면, 제1 더미 트렌치(141)의 수평 폭은 제1 메인 트렌치(131), 제2 메인 트렌치(132), 제2 더미 트렌치(142), 및 제3 더미 트렌치(143) 각각의 수평 폭과 실질적으로 동일할 수 있다. 상기 제1 더미 트렌치(141)의 하단은 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 트렌치(141)의 하단은 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다.
제1 더미 소스 라인(161)의 수평 폭은 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 제2 더미 소스 라인(162), 및 제3 더미 소스 라인(163) 각각의 수평 폭과 실질적으로 동일할 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 소스 라인(161)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다.
도 3을 참조하면, 제2 더미 트렌치(142)의 하단은 제1 메인 트렌치(131), 제2 메인 트렌치(132), 및 제3 더미 트렌치(143)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제2 더미 트렌치(142)의 하단은 제1 더미 트렌치(141)의 하단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제2 더미 트렌치(142)는 제1 게이트 전극(G1)을 관통하고 상기 제2 더미 트렌치(142)의 하단은 기판(21)의 상단보다 높은 레벨에 형성될 수 있다.
제2 더미 소스 라인(162)의 하단은 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 및 제3 더미 소스 라인(163)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제2 더미 소스 라인(162)의 하단은 제1 더미 소스 라인(161)의 하단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제2 더미 소스 라인(162)의 하단은 상기 기판(21)의 상단보다 높은 레벨에 형성될 수 있다.
도 4를 참조하면, 제2 더미 트렌치(142)의 하단은 제1 메인 트렌치(131), 제2 메인 트렌치(132), 및 제3 더미 트렌치(143)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제2 더미 트렌치(142)의 하단은 제1 더미 트렌치(141)의 하단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제2 더미 트렌치(142) 및 상기 제1 더미 트렌치(141)의 하단은 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
제2 더미 소스 라인(162)의 하단은 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 및 제3 더미 소스 라인(163)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제2 더미 소스 라인(162)의 하단은 제1 더미 소스 라인(161)의 하단보다 낮은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제2 더미 소스 라인(162) 및 상기 제1 더미 소스 라인(161)의 하단은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
도 5를 참조하면, 반도체 소자는 기판(21) 상에 형성된 하부 절연층들(25), 하부 몰드 층들(27), 제1 층간 절연층(29), 하부 필라들(41, 42), 상부 절연층들(225), 상부 몰드 층들(227), 상부 필라들(241, 242), 제2 층간 절연층(45), 트렌치들(131, 132, 141, 142, 143), 불순물 영역들(47), 게이트 절연층(53), 게이트 전극들(G1 내지 Gn, Gm-4 내지 Gm), 스페이서(55), 소스 라인들(151, 152, 161, 162, 163), 제3 층간 절연층(57), 제1 비트 플러그들(61), 서브 비트 라인들(63), 제4 층간 절연층(65), 제5 층간 절연층(229), 제2 비트 플러그들(67), 및 비트 라인들(69)을 포함할 수 있다.
상기 하부 절연층들(25), 상기 하부 몰드 층들(27), 상기 제1 층간 절연층(29), 상기 게이트 전극들(G1 내지 Gn), 및 상기 하부 필라들(41, 42)은 하부 적층체를 구성할 수 있다. 상기 상부 절연층들(225), 상기 상부 몰드 층들(227), 상기 게이트 전극들(Gm-4 내지 Gm), 상기 상부 필라들(241, 242), 및 상기 제5 층간 절연층(229)은 상부 적층체를 구성할 수 있다. 본 개시의 실시예들에 따른 반도체 소자는 dual-stack을 포함하는 것으로 해석될 수 있다. 일 실시예에서, 반도체 소자는 multi-stack을 포함할 수 있다.
상기 하부 필라들(41, 42)은 하부 셀 필라들(41) 및 하부 더미 필라들(42)을 포함할 수 있다. 상기 하부 필라들(41, 42)의 각각은 반도체 패턴(31), 하부 채널 구조체(37) 및 하부 도전성 패드(39)를 포함할 수 있다. 상기 하부 채널 구조체(37)는 하부 정보 저장 패턴(33), 하부 채널 패턴(34), 및 하부 코어 패턴(35)을 포함할 수 있다. 상기 상부 필라들(241, 242)은 상기 하부 셀 필라들(41) 상에 형성된 상부 셀 필라들(241) 및 상기 하부 더미 필라들(42) 상에 형성된 상부 더미 필라들(242)을 포함할 수 있다. 상기 상부 필라들(241, 242)의 각각은 상부 채널 구조체(237) 및 상부 도전성 패드(239)를 포함할 수 있다. 상기 상부 채널 구조체(237)는 상부 정보 저장 패턴(233), 상부 채널 패턴(234), 및 상부 코어 패턴(235)을 포함할 수 있다.
상기 상부 절연층들(225), 상기 상부 몰드 층들(227), 상기 제5 층간 절연층(229), 상기 게이트 전극들(Gm-4 내지 Gm), 상기 상부 채널 구조체(237) 및 상기 상부 도전성 패드(239)의 각각은 상기 하부 절연층들(25), 상기 하부 몰드 층들(27), 상기 제1 층간 절연층(29), 상기 게이트 전극들(G1 내지 Gn), 상기 하부 채널 구조체(37) 및 상기 하부 도전성 패드(39)와 유사한 방법으로 형성된 실질적으로 동일한 물질을 포함할 수 있다.
도 6을 참조하면, 반도체 소자는 기판(21) 상에 형성된 하부 절연층들(25), 하부 몰드 층들(27), 제1 층간 절연층(29), 상부 절연층들(225), 상부 몰드 층들(227), 필라들(41, 42), 제2 층간 절연층(45), 트렌치들(131, 132, 141, 142, 143), 불순물 영역들(47), 게이트 절연층(53), 게이트 전극들(G1 내지 Gn, Gm-4 내지 Gm), 스페이서(55), 소스 라인들(151, 152, 161, 162, 163), 제3 층간 절연층(57), 제1 비트 플러그들(61), 서브 비트 라인들(63), 제4 층간 절연층(65), 제5 층간 절연층(229), 제2 비트 플러그들(67), 및 비트 라인들(69)을 포함할 수 있다.
상기 하부 절연층들(25), 상기 하부 몰드 층들(27), 상기 제1 층간 절연층(29), 및 상기 게이트 전극들(G1 내지 Gn)은 하부 적층체를 구성할 수 있다. 상기 상부 절연층들(225), 상기 상부 몰드 층들(227), 상기 게이트 전극들(Gm-4 내지 Gm), 및 상기 제5 층간 절연층(229)은 상부 적층체를 구성할 수 있다. 본 개시의 실시예들에 따른 반도체 소자는 dual-stack을 포함하는 것으로 해석될 수 있다. 일 실시예에서, 반도체 소자는 multi-stack을 포함할 수 있다.
상기 필라들(41, 42)은 셀 필라들(41) 및 더미 필라들(42)을 포함할 수 있다. 상기 필라들(41, 42)의 각각은 반도체 패턴(31), 채널 구조체(37) 및 도전성 패드(239)를 포함할 수 있다. 상기 채널 구조체(37)는 정보 저장 패턴(33), 채널 패턴(34), 및 코어 패턴(35)을 포함할 수 있다. 상기 필라들(41, 42)의 각각은 상기 상부 적층체 및 상기 하부 적층체를 관통할 수 있다.
본 개시의 실시예들에 따르면, 상기 메인 블록들(MB1, MB2, MB3)을 한정하는 상기 메인 트렌치들(131, 132) 및 상기 더미 블록들(DB1, DB2, DB3)을 한정하는 상기 더미 트렌치들(141, 142, 143)이 형성될 수 있다. 상기 메인 트렌치들(131, 132) 내에 상기 메인 소스 라인들(151, 152) 및 상기 더미 트렌치들(141, 142, 143) 내에 상기 더미 소스 라인들(161, 162, 163)이 형성될 수 있다. 상기 제1 더미 트렌치(141)의 하단은 상기 메인 트렌치들(131, 132)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 메인 소스 라인들(151, 152)의 하단들보다 높은 레벨에 형성될 수 있다. 상기 제1 더미 트렌치(141) 및 상기 제1 더미 소스 라인(161)의 구성에 기인하여 셀 어레이 영역의 가장자리에 발생하는 불량은 현저히 감소할 수 있다. 상기 더미 블록들(DB1, DB2, DB3)의 크기 및 개수를 최소화할 수 있다.
도 7을 참조하면, 정보 저장 패턴(33)은 터널 절연층(71), 상기 터널 절연층(71)의 외측을 둘러싸는 전하 저장층(72), 및 상기 전하 저장층(72)의 외측을 둘러싸는 제1 블로킹 층(73)을 포함할 수 있다. 게이트 전극들(G1 내지 Gn)의 상부 표면들 및 하부 표면들을 덮고 상기 게이트 전극들(G1 내지 Gn) 및 상기 제1 블로킹 층(73) 사이에 개재된 제2 블로킹 층(75)이 제공될 수 있다.
도 8을 참조하면, 정보 저장 패턴(33)은 터널 절연층(71), 상기 터널 절연층(71)의 외측을 둘러싸는 전하 저장층(72), 및 상기 전하 저장층(72)의 외측을 둘러싸는 제1 블로킹 층(73)을 포함할 수 있다. 상기 제1 블로킹 층(73)은 게이트 전극들(G1 내지 Gn)에 직접적으로 접촉될 수 있다. 상기 제2 블로킹 층(도 7의 75)은 생략될 수 있다.
도 9는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 부분 단면도이다.
도 9를 참조하면, 트렌치들(131, 132, 141, 142, 143)의 바닥들은 둥글고 뾰족하게 형성될 수 있다. 일 실시예에서, 상기 트렌치들(131, 132, 141, 142, 143)의 하부 영역들은 아래로 갈수록 좁은 폭을 갖도록 형성될 수 있다. 소스 라인들(151, 152, 161, 162, 163)의 하단들은 둥글고 뾰족하게 형성될 수 있다. 일 실시예에서, 상기 소스 라인들(151, 152, 161, 162, 163)의 하부 영역들은 아래로 갈수록 좁은 폭을 갖도록 형성될 수 있다.
도 10은 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이고, 도 11 내지 도 18은 반도체 소자의 형성 방법을 설명하기 위하여 도 10의 절단선 I-I'에 따라 취해진 단면도들이다. 일 실시예에서, 도 10은 VNAND의 셀 어레이 영역의 일부분을 보여주는 레이아웃(layout)일 수 있다.
도 10 및 도 11을 참조하면, 상기 메인 블록 영역(MB) 및 상기 더미 블록 영역(DB)을 갖는 기판(21) 상에 절연층들(25), 및 몰드 층들(27)이 형성될 수 있다. 상기 절연층들(25) 및 상기 몰드 층들(27)은 번갈아 가며 반복적으로 적층될 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 예를들면, 상기 기판(21)은 붕소(B)와 같은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다.
상기 몰드 층들(27)은 상기 절연층들(25)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 절연층들(25)은 실리콘 산화물을 포함할 수 있으며, 상기 몰드 층들(27)은 실리콘 질화물을 포함할 수 있다. 일 실시예에서, 상기 절연층들(25) 및 상기 몰드 층들(27)은 동일한 챔버 내에서 인-시츄(in-situ) 공정을 이용하여 형성될 수 있다. 상기 절연층들(25) 및 상기 몰드 층들(27)은 다양한 종류의 화학기상증착(chemical vapor deposition; CVD) 방법 또는 원자층 증착(atomic layer deposition; ALD) 방법을 사용하여 형성될 수 있다.
도 10 및 도 12를 참조하면, 상기 더미 블록 영역(DB)의 가장자리에 있어서, 상기 절연층들(25) 및 상기 몰드 층들(27)의 가장자리들은 패터닝되어 계단형 구조를 이룰 수 있다. 상기 기판(21) 상에 제1 층간 절연층(29)이 형성될 수 있다. 상기 제1 층간 절연층(29)은 계단형 구조를 이루는 상기 절연층들(25) 및 상기 몰드 층들(27)의 가장자리들을 덮을 수 있다. 상기 제1 층간 절연층(29)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다.
도 10 및 도 13을 참조하면, 상기 절연층들(25) 및 상기 몰드 층들(27)을 관통하는 필라들(41, 42)이 형성될 수 있다. 상기 필라들(41, 42)은 상기 메인 블록 영역(MB) 내에 형성된 셀 필라들(41) 및 상기 더미 블록 영역(DB)내에 형성된 더미 필라들(42)을 포함할 수 있다. 상기 필라들(41, 42)의 각각은 반도체 패턴(31), 채널 구조체(37) 및 도전성 패드(39)를 포함할 수 있다. 상기 채널 구조체(37)는 정보 저장 패턴(33), 채널 패턴(34), 및 코어 패턴(35)을 포함할 수 있다.
상기 반도체 패턴(31)은 상기 기판(21) 상에 직접적으로 접촉될 수 있다. 상기 반도체 패턴(31)은 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 공정을 이용하여 형성될 수 있다. 일 실시예에서, 상기 반도체 패턴(31)은 P형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 반도체 패턴(31) 상에 상기 채널 구조체(37)가 형성될 수 있다. 상기 채널 구조체(37)의 형성에는 다수의 박막 형성 공정 및 에치-백(etch-back) 공정이 적용될 수 있다.
상기 코어 패턴(35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합과 같은 절연물을 포함할 수 있다. 일 실시예에서, 상기 코어 패턴(35)은 폴리실리콘을 포함할 수 있다. 상기 채널 패턴(34)은 상기 코어 패턴(35)의 측면 및 하부를 감쌀 수 있다. 상기 채널 패턴(34)은 폴리실리콘 층과 같은 반도체 층을 포함할 수 있다. 상기 채널 패턴(34)은 상기 반도체 패턴(31)에 직접적으로 접촉될 수 있다. 상기 정보 저장 패턴(33)은 상기 채널 패턴(34)의 외측을 둘러싸도록 형성될 수 있다.
일 실시예에서, 도 7 및 도 8에 도시된 바와 같이 상기 정보 저장 패턴(33)은 터널 절연층(71), 상기 터널 절연층(71)의 외측을 둘러싸는 전하 저장층(72), 및 상기 전하 저장층(72)의 외측을 둘러싸는 제1 블로킹 층(73)을 포함할 수 있다. 상기 정보 저장 패턴(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 또는 이들의 조합과 같은 다수의 절연층들을 포함할 수 있다. 일 실시예에서, 상기 터널 절연층(71)은 실리콘 산화물을 포함할 수 있고, 상기 전하 저장층(72)은 실리콘 질화물을 포함할 수 있으며, 상기 제1 블로킹 층(73)은 알루미늄 산화물(AlO)을 포함할 수 있다.
상기 채널 구조체(37) 상에 상기 도전성 패드(39)가 형성될 수 있다. 상기 도전성 패드(39)는 박막 형성 공정 및 평탄화 공정을 이용하여 형성될 수 있다. 상기 평탄화 공정은 화학기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 도전성 패드(39)는 상기 채널 패턴(37)에 접촉될 수 있다. 상기 도전성 패드(39)는 폴리실리콘, 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 10 및 도 14를 참조하면, 상기 필라들(41, 42)을 덮는 제2 층간 절연층(45)이 형성될 수 있다. 상기 제2 층간 절연층(45)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 제2 층간 절연층(45), 상기 절연층들(25) 및 상기 몰드 층들(27)을 관통하는 트렌치들(131, 132, 141, 142, 143)이 형성될 수 있다. 상기 트렌치들(131, 132, 141, 142, 143)은 제1 메인 트렌치(131), 제2 메인 트렌치(132), 제1 더미 트렌치(141), 제2 더미 트렌치(142), 및 제3 더미 트렌치(143)를 포함할 수 있다. 상기 트렌치들(131, 132, 141, 142, 143)에 의하여 제1 메인 블록(MB1), 제2 메인 블록(MB2), 제3 메인 블록(MB3), 제1 더미 블록(DB1), 제2 더미 블록(DB2), 및 제3 더미 블록(DB3)이 한정될 수 있다.
상기 트렌치들(131, 132, 141, 142, 143)의 형성에는 패터닝 공정이 적용될 수 있다. 상기 제2 층간 절연층(45) 상에는 하드마스크 패턴이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제1 더미 블록(DB1)은 상기 더미 블록 영역(DB)의 최외곽에 한정될 수 있다. 상기 제1 더미 트렌치(141)는 상기 제1 더미 블록(DB1) 및 상기 제2 더미 블록(DB2) 사이에 형성될 수 있다. 상기 제1 더미 트렌치(141)는 상기 트렌치들(131, 132, 141, 142, 143) 중 최외곽에 형성될 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)는 상기 절연층들(25) 및 상기 몰드 층들(27)을 완전히 수직 관통할 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하단들은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다.
상기 제1 더미 트렌치(141)의 하단은 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 트렌치(141)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다. 상기 제1 더미 트렌치(141)의 바닥에 상기 절연층들(25) 중 두 번째 층이 노출될 수 있다. 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143) 각각의 수평 폭은 실질적으로 동일할 수 있다. 상기 제1 더미 트렌치(141)의 수평 폭은 상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143) 각각의 수평 폭보다 좁을 수 있다.
상기 제1 메인 트렌치(131), 상기 제2 메인 트렌치(132), 상기 제2 더미 트렌치(142), 및 상기 제3 더미 트렌치(143)의 하부에 노출된 상기 기판(21) 내에 불순물 영역들(47)이 형성될 수 있다. 상기 불순물 영역들(47)은 이온 주입 공정을 이용하여 형성될 수 있다. 일 실시예에서, 상기 불순물 영역들(47)은 인(P) 또는 비소(As)와 같은 n형 불순물들을 포함할 수 있다. 상기 불순물 영역들(47)은 공통 소스 영역(common source region)에 해당될 수 있다.
도 10 및 도 15를 참조하면, 상기 몰드 층들(27)을 제거하여 상기 트렌치들(131, 132, 141, 142, 143)에 연통된 개구부들(49)이 형성될 수 있다. 상기 몰드 층들(27)의 제거에는 등방성 식각 공정이 사용될 수 있다. 상기 제1 더미 블록(DB1) 및 상기 제2 더미 블록(DB2) 내에는 상기 몰드 층들(27)이 부분적으로 보존될 수 있다.
도 10 및 도 16을 참조하면, 게이트 절연 층(53) 및 게이트 전극들(G1 내지 Gn)이 형성될 수 있다.
상기 게이트 절연층(53)은 상기 개구부들(49) 내에 노출된 상기 반도체 패턴(31)의 측면에 형성될 수 있다. 일 실시예에서, 상기 게이트 절연층(53)은 열 산화층(thermal oxide layer)을 포함할 수 있다. 상기 게이트 전극들(G1 내지 Gn)의 형성에는 박막 형성 공정 및 식각 공정이 적용될 수 있다. 상기 식각 공정은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극들(G1 내지 Gn)은 상기 개구부들(49) 내에 형성될 수 있다. 상기 게이트 전극들(G1 내지 Gn)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를 들면, 상기 게이트 전극들(G1 내지 Gn)은 Ti, TiN, Ta, TaN, W, WN, Ru, Pt, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 게이트 전극들(G1 내지 Gn)을 형성하기 전에, 도 7에 도시된 바와 같이, 제2 블로킹 층(75)이 형성될 수 있다. 상기 제2 블로킹 층(75)은 상기 게이트 전극들(G1 내지 Gn)의 상부 표면들 및 하부 표면들을 덮고 상기 게이트 전극들(G1 내지 Gn) 및 상기 제1 블로킹 층(73) 사이에 개재될 수 있다. 상기 제2 블로킹 층(75)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다.
도 10 및 도 17을 참조하면, 상기 트렌치들(131, 132, 141, 142, 143) 내에 스페이서(55) 및 소스 라인들(151, 152, 161, 162, 163)이 형성될 수 있다. 상기 소스 라인들(151, 152, 161, 162, 163)은 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 제1 더미 소스 라인(161), 제2 더미 소스 라인(162), 및 제3 더미 소스 라인(163)을 포함할 수 있다.
상기 스페이서(55)는 박막 형성 공정 및 이방성 식각 공정을 이용하여 형성될 수 있다. 상기 스페이서(55)는 상기 트렌치들(131, 132, 141, 142, 143)의 측벽들을 덮을 수 있다. 상기 스페이서(55)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고-유전물(high-K dielectric), 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 스페이서(55)를 형성하는 공정이 수행되는 동안 상기 트렌치들(131, 132, 141, 142, 143)의 바닥들은 아래로 리세스될 수 있다. 상기 소스 라인들(151, 152, 161, 162, 163)은 상기 트렌치들(131, 132, 141, 142, 143)을 채울 수 있다.
상기 소스 라인들(151, 152, 161, 162, 163)의 형성에는 박막 형성 공정 및 평탄화 공정이 적용될 수 있다. 상기 소스 라인들(151, 152, 161, 162, 163)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 예를들면, 상기 소스 라인들(151, 152, 161, 162, 163)은 W층 및 상기 W층의 측면 및 하단을 감싸는 TiN층을 포함할 수 있다. 상기 소스 라인들(151, 152, 161, 162, 163) 및 상기 게이트 전극들(G1 내지 Gn) 사이에 상기 스페이서(55)가 개재될 수 있다. 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)은 상기 불순물 영역(47)에 직접적으로 접촉될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 절연층들(25) 중 두 번째 층에 접촉될 수 있다.
상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)의 하단들은 상기 기판(21)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 제1 더미 소스 라인(161)의 하단은 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163)의 하단들보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제1 더미 소스 라인(161)의 하단은 상기 몰드 층들(27) 중 최하단에 위치한 하나보다 높은 레벨에 형성될 수 있다. 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163) 각각의 수평 폭은 실질적으로 동일할 수 있다. 상기 제1 더미 소스 라인(161)의 수평 폭은 상기 제1 메인 소스 라인(151), 상기 제2 메인 소스 라인(152), 상기 제2 더미 소스 라인(162), 및 상기 제3 더미 소스 라인(163) 각각의 수평 폭보다 좁을 수 있다.
일 실시예에서, 상기 소스 라인들(151, 152, 161, 162, 163)의 각각은 다수의 소스 플러그들일 수 있다.
도 10 및 도 18을 참조하면, 상기 소스 라인들(151, 152, 161, 162, 163) 및 상기 제2 층간 절연층(45) 상에 제3 층간 절연층(57)이 형성될 수 있다. 상기 제3 층간 절연층(57) 및 상기 제2 층간 절연층(45)을 관통하여 상기 셀 필라들(41)에 접속된 제1 비트 플러그들(61)이 형성될 수 있다. 상기 제3 층간 절연층(57) 상에 상기 제1 비트 플러그들(61)에 접속된 서브 비트 라인들(63)이 형성될 수 있다.
상기 제3 층간 절연층(57)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 제1 비트 플러그들(61) 및 상기 서브 비트 라인들(63)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 1 및 도 10을 다시 한번 참조하면, 상기 제3 층간 절연층(57)상에 상기 서브 비트 라인들(63)을 덮는 제4 층간 절연층(65)이 형성될 수 있다. 상기 제4 층간 절연층(65)을 관통하여 상기 서브 비트 라인들(63)에 접속된 제2 비트 플러그들(67)이 형성될 수 있다. 상기 제4 층간 절연층(65) 상에 상기 제2 비트 플러그들(67)에 접속된 비트 라인들(69)이 형성될 수 있다.
상기 제4 층간 절연층(65)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저-유전물(low-K dielectric), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 제2 비트 플러그들(67) 및 상기 비트 라인들(69)은 금속, 금속 실리사이드, 금속 산화물, 금속 질화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 19는 본 개시에 따른 실시예들로서, 반도체 소자를 설명하기 위한 레이아웃(layout)이다.
도 19를 참조하면, 본 개시의 실시예들에 따른 반도체 소자는 메인 블록 영역(MB) 및 더미 블록 영역(DB)을 갖는 셀 어레이 영역을 포함할 수 있다. 상기 반도체 소자는 상기 메인 블록 영역(MB) 및 상기 더미 블록 영역(DB)을 갖는 기판(21) 상에 형성된 제1 내지 제9 채널 홀들(H1, H2, H3, H4, H5, H6, H7, H8, H9), 제1 내지 제9 셀 필라들(41A, 41B, 41C, 41D, 41E, 41F, 41G, 41H, 41I), 제1 메인 트렌치(131), 제2 메인 트렌치(132), 제1 더미 트렌치(141), 제1 메인 소스 라인(151), 제2 메인 소스 라인(152), 제1 더미 소스 라인(161), 서브-트렌치(sub-trench; 435), 절연 패턴(455), 및 비트 라인들(69)을 포함할 수 있다.
상기 제1 메인 트렌치(131) 및 상기 제2 메인 트렌치(132) 사이에 제2 메인 블록(MB2)이 한정될 수 있다. 상기 제1 내지 제9 셀 필라들(41A, 41B, 41C, 41D, 41E, 41F, 41G, 41H, 41I)은 상기 제1 내지 제9 채널 홀들(H1, H2, H3, H4, H5, H6, H7, H8, H9) 내에 형성될 수 있다. 상기 제2 메인 블록(MB2)은 제1 행 방향으로 정렬된 상기 제1 내지 제5 채널 홀들(H1, H2, H3, H4, H5), 제2 행 방향으로 정렬된 상기 제6 내지 제9 채널 홀들(H6, H7, H8, H9), 및 상기 서브-트렌치(435) 내에 형성된 상기 절연 패턴(455)을 포함할 수 있다. 상기 제1 내지 제9 셀 필라들(41A, 41B, 41C, 41D, 41E, 41F, 41G, 41H, 41I)은 도 1 내지 도 6을 참조하여 설명된 셀 필라들(41)과 유사한 구성을 포함할 수 있다. 상기 절연 패턴(455)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 채널 홀(H1)은 상기 제1 메인 트렌치(131)에 인접하고, 상기 제5 채널 홀(H5)은 상기 제2 메인 트렌치(132)에 인접하고, 상기 제3 채널 홀(H3)은 상기 제1 채널 홀(H1) 및 상기 제5 채널 홀(H5) 사이에 정렬되고, 상기 제2 채널 홀(H2)은 상기 제1 채널 홀(H1) 및 상기 제3 채널 홀(H3) 사이에 정렬되고, 상기 제4 채널 홀(H4)은 상기 제3 채널 홀(H3) 및 상기 제5 채널 홀(H5) 사이에 정렬될 수 있다. 상기 제6 채널 홀(H6)은 상기 제1 메인 트렌치(131)에 인접하고, 상기 제9 채널 홀(H9)은 상기 제2 메인 트렌치(132)에 인접하고, 상기 제7 채널 홀(H7)은 상기 제6 채널 홀(H6) 및 상기 제9 채널 홀(H9) 사이에 정렬되고, 상기 제8 채널 홀(H8)은 상기 제7 채널 홀(H7) 및 상기 제9 채널 홀(H9) 사이에 정렬될 수 있다. 상기 제6 채널 홀(H6)은 상기 제1 채널 홀(H1) 및 상기 제2 채널 홀(H2) 사이에 정렬되고, 상기 제7 채널 홀(H7)은 상기 제2 채널 홀(H2) 및 상기 제3 채널 홀(H3) 사이에 정렬되고, 상기 제8 채널 홀(H8)은 상기 제3 채널 홀(H3) 및 상기 제4 채널 홀(H4) 사이에 정렬되고, 상기 제9 채널 홀(H9)은 상기 제4 채널 홀(H4) 및 상기 제5 채널 홀(H5) 사이에 정렬될 수 있다.
상기 제1 메인 트렌치(131)는 상기 제2 메인 트렌치(132)와 평행할 수 있다. 상기 서브-트렌치(sub-trench; 435)는 상기 제1 메인 트렌치(131) 및 상기 제2 메인 트렌치(132) 사이에 배치될 수 있다. 상기 서브-트렌치(435)는 상기 제3 채널 홀(H3)을 가로지르고 상기 제7 채널 홀(H7) 및 상기 제8 채널 홀(H8) 사이에 연장될 수 있다. 상기 제2 메인 블록(MB2)은 상기 서브-트렌치(435)에 의하여 제1 서브-블록(MB21) 및 제2 서브-블록(MB22)으로 구분될 수 있다. 상기 제1 서브-블록(MB21)은 상기 제1 채널 홀(H1), 상기 제2 채널 홀(H2), 상기 제6 채널 홀(H6), 및 상기 제7 채널 홀(H7)을 포함할 수 있다. 상기 제2 서브-블록(MB22)은 상기 제4 채널 홀(H4), 상기 제5 채널 홀(H5), 상기 제8 채널 홀(H8), 및 상기 제9 채널 홀(H9)을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
MB: 메인 블록 영역 DB: 더미 블록 영역
21: 기판 25, 225: 절연층
27, 227: 몰드 층 29: 제1 층간 절연층
31: 반도체 패턴 33, 233: 정보 저장 패턴
34, 234: 채널 패턴 35, 235: 코어 패턴
37, 237: 채널 구조체 39, 239: 도전성 패드
41, 42, 241, 242: 필라 45: 제2 층간 절연층
47: 불순물 영역 53: 게이트 절연층
G1 내지 Gn, Gm-4 내지 Gm: 게이트 전극
55: 스페이서 57: 제3 층간 절연층
61: 제1 비트 플러그 63: 서브 비트 라인
65: 제4 층간 절연층 67: 제2 비트 플러그
69: 비트 라인 71: 터널 절연층
72: 전하 저장층 73: 제1 블로킹 층
75: 제2 블로킹 층
131, 132, 141, 142, 143: 트렌치
151, 152, 161, 162, 163: 소스 라인
435: 서브-트렌치(sub-trench) 455: 절연 패턴

Claims (10)

  1. 기판 상의 다수의 블록들;
    상기 다수의 블록들 사이의 트렌치들; 및
    상기 트렌치들 내의 도전성 패턴들을 포함하되,
    상기 트렌치들 중 최외곽 트렌치의 최하단은 상기 최외곽 트렌치와 인접한 트렌치의 최하단보다 높은 레벨에 형성되고,
    상기 블록들의 각각은 번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들과 상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 최외곽 트렌치와 인접한 트렌치의 최하단은 상기 기판의 상단보다 낮은 레벨에 형성된 반도체 소자.
  3. 제1 항에 있어서,
    상기 최외곽 트렌치의 최하단은 상기 게이트 전극들 중 최하단 게이트 전극 보다 높은 레벨에 형성된 반도체 소자.
  4. 제3 항에 있어서,
    상기 최외곽 트렌치의 최하단은 상기 게이트 전극들 중 아래에서 두 번째 게이트 전극 보다 낮은 레벨에 형성된 반도체 소자.
  5. 제1 항에 있어서,
    상기 최외곽 트렌치의 최하단은 상기 기판의 상단보다 낮은 레벨에 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 최외곽 트렌치의 수평 폭은 상기 최외곽 트렌치와 인접한 트렌치의 수평 폭보다 좁은 반도체 소자.
  7. 메인 블록 영역 및 상기 메인 블록 영역에 연속된 더미 블록 영역을 갖는 기판;
    상기 기판 상의 상기 메인 블록 영역 내에 형성된 다수의 메인 블록들 및 상기 더미 블록 영역 내에 형성된 다수의 더미 블록들;
    상기 메인 블록들 사이의 다수의 메인 트렌치들 및 상기 더미 블록들 사이의 다수의 더미 트렌치들; 및
    상기 메인 트렌치들 내의 메인 소스 라인들 및 상기 더미 트렌치들 내의 더미 소스 라인들을 포함하되,
    상기 메인 블록들 및 상기 더미 블록들의 각각은
    번갈아 가며 반복적으로 적층된 절연층들 및 게이트 전극들; 및
    상기 절연층들 및 상기 게이트 전극들을 관통하는 필라들(pillars)을 포함하고,
    상기 더미 소스 라인들 중 최외곽 더미 소스 라인의 최하단은 상기 메인 소스 라인들의 최하단들보다 높은 레벨에 형성된 반도체 소자.
  8. 제7 항에 있어서,
    상기 메인 소스 라인들의 최하단은 상기 기판의 상단보다 낮은 레벨에 형성된 반도체 소자.
  9. 제7 항에 있어서,
    상기 더미 소스 라인들은
    상기 더미 블록 영역의 가장자리에 인접한 제1 더미 소스 라인; 및
    상기 제1 더미 소스 라인 및 상기 메인 소스 라인들 사이에 형성된 제2 더미 소스 라인을 포함하되,
    상기 제1 더미 소스 라인의 최하단은 상기 제2 더미 소스 라인의 최하단보다 높은 레벨에 형성된 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 더미 소스 라인의 최하단은 상기 메인 소스 라인들의 최하단들보다 높은 레벨에 형성된 반도체 소자.
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