JP6676947B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、平面視において直線状に延伸している複数の第１のゲートトレンチと、当該複数の第１のゲートトレンチに対して平行に伸びているフローティング状態の第２のゲートトレンチとを設けていた（例えば、特許文献１）。また従来、内部にゲート電極を有するトレンチが平面視において三差路状のパターン形状を形成するように設けられ、当該トレンチの単位パターンはフローティング電位を有するダミー電極を囲んでいた（例えば、特許文献２の図１８および図１９参照）。このように、直線状または三差路状のゲートトレンチを、半導体基板内部において長距離に渡って延伸させていた。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１５−１３８７８９号公報
［特許文献２］ 特開２０１２−１９０９３８号公報
ゲートトレンチ内のゲート電極と、エミッタ電極およびコレクタ電極とはゲート容量を形成する。半導体基板においてゲートトレンチを長距離に渡って延伸させる場合、設計段階において柔軟にゲート容量を調整することが困難であった。
本発明の第１の態様においては、複数のダミートレンチ部と、ゲートトレンチ部とを備える半導体装置を提供する。複数のダミートレンチ部は、半導体基板のおもて面側に設けられてよい。複数のダミートレンチ部の内部には、電極が設けられてよい。当該電極には、エミッタ電位が与えられてよい。ゲートトレンチ部は、半導体基板のおもて面側において複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられてよい。ゲートトレンチ部の内部には、電極が設けられてよい。当該電極には、ゲート電位が与えられてよい。
半導体装置は、エミッタ電極と、ゲートランナーとをさらに備えてよい。ゲートトレンチ部の少なくとも一部は、当該エミッタ電極の直下の領域に配置されてよい。エミッタ電極には、エミッタ電位が与えられてよい。ゲートランナーは、少なくとも一部がエミッタ電極の下に設けられてよい。ゲートトレンチ部の内部に設けられた電極は、ゲートランナーに電気的に接続してよい。ゲートランナーは、エミッタ電極の直下の領域から外に延伸してよい。
ゲートトレンチ部とダミートレンチ部とは、ゲートランナーの延伸方向において交互に設けられてよい。
ゲートトレンチ部は、ゲート直線部を有してよい。ゲート直線部は、ゲートランナーの延伸方向に伸びてよい。ダミートレンチ部は、ダミー直線部を有してよい。ダミー直線部は、ゲートランナーの延伸方向に直交する方向に伸びてよい。
ゲートトレンチ部は、第１のゲート直線部と、第２のゲート直線部とを有してよい。第１のゲート直線部は、ゲートランナーの延伸方向に伸びてよい。第２のゲート直線部は、ゲートランナーの延伸方向に直交する方向に伸びてよい。ダミートレンチ部は、第１のダミー直線部と、第２のダミー直線部とを有してよい。第１のダミー直線部は、ゲートランナーの延伸方向に伸びてよい。第２のダミー直線部は、ゲートランナーの延伸方向に直交する方向に伸びてよい。
前記半導体装置は、コンタクト部をさらに備えてよい。コンタクト部は、ダミートレンチ部の内部に設けられた電極とエミッタ電極とを電気的に接続してよい。コンタクト部は、ダミートレンチ部上のうち、ゲートランナー上以外の位置に設けられてよい。
ゲートトレンチ部とダミートレンチ部とは、最近接距離がトレンチ絶縁膜の厚さ以上、ゲートトレンチ部の短手方向の幅以下である領域を有してよい。
ゲートトレンチ部は、半導体基板のおもて面に対して環状に設けられてよい。
ゲートトレンチ部とダミートレンチ部とは、ゲートランナーの延伸方向に直交する方向においても交互に設けられてよい。
半導体装置は、環状の不純物注入領域をさらに備えてよい。環状の不純物注入領域は、半導体基板のおもて面に対して、環状のゲートトレンチ部を囲んでよい。ゲートランナーの延伸方向に直交する方向において隣接する環状の不純物注入領域は、ゲートランナーの延伸方向に半ピッチずれて設けられてよい。ゲートランナーは、ゲートトレンチ部の内部に設けられた電極に電気的に接続してよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における半導体装置１００の上面を示す平面概略図である。 図１におけるＩＩ‐ＩＩ'断面を示す図である。 図１におけるＩＩＩ‐ＩＩＩ'断面を示す図である。 図１におけるＩＶ‐ＩＶ'断面を示す図である。 第１実施形態におけるトランジスタ部８０を示す平面概略図である。 第１実施形態におけるトランジスタ部８０の領域Ａの拡大図である。 ゲートトレンチ部１０およびダミートレンチ部２０の最近接距離Ｌと電位分布との関係を説明する図である。 第２実施形態におけるトランジスタ部８０を示す平面概略図である。 第３実施形態におけるトランジスタ部８０を示す平面概略図である。 第４実施形態におけるトランジスタ部８０を示す平面概略図である。 第５実施形態におけるトランジスタ部８０を示す平面概略図である。 第５実施形態におけるトランジスタ部８０の領域Ｂの拡大図である。 第６実施形態におけるトランジスタ部８０を示す平面概略図である。 第７実施形態におけるトランジスタ部８０を示す平面概略図である。 第８実施形態におけるトランジスタ部８０を示す平面概略図である。 第９実施形態におけるトランジスタ部８０を示す平面概略図である。 第１０実施形態におけるトランジスタ部８０を示す平面概略図である。 第１１実施形態におけるトランジスタ部８０を示す平面概略図である。 第１２実施形態におけるトランジスタ部８０を示す平面概略図である。 比較例における半導体装置２００の上面を示す平面概略図である。 オン電圧（Ｖｏｎ）とオフ損失（Ｅｏｆｆ）との関係を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態における半導体装置１００の上面を示す平面概略図である。本例の半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含むトランジスタ部８０、および、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むダイオード部９０を有する半導体基板である。なお、本例は、トランジスタ部８０にＩＧＢＴを有する。なお、本例は、ＩＧＢＴとＦＷＤダイオードとを一体形成したＲＣ‐ＩＧＢＴ（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。
図１は半導体基板の端部周辺における活性領域を示しており、他の領域を省略している。ただし、半導体装置１００は、平面視において活性領域を囲むエッジ終端部を有してよい。活性領域は、半導体装置１００をオン状態にした場合に電流が流れる領域を指す。これに対して、エッジ終端部は、半導体基板のおもて面側の電界集中を緩和する機能を有する。エッジ終端部は、例えばガードリング、フィールドプレート、リサーフまたはこれらの２種類以上を組み合わせた構造を有してよい。
本例の半導体装置１００は、半導体基板のおもて面側において、ゲートトレンチ部１０、ダミートレンチ部２０、エミッタトレンチ部３０、ｎ＋型のエミッタ領域４２、ｐ＋型のコンタクト領域４３、ｐ−型のベース領域４４、ｐ＋型のウェル領域４５、ゲート電極５０、ゲートランナー５１およびエミッタ電極５４を備える。ゲート電極５０およびエミッタ電極５４と、半導体基板のおもて面との間には層間絶縁膜が設けられるが、図１では省略している。また、半導体装置１００は、半導体基板のおもて面側において、層間絶縁膜を貫通して設けられるランナーコンタクト部５２、ランナーコンタクト部５３およびエミッタコンタクト部６２を備える。
本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
トレンチ部および不純物領域は半導体基板のおもて面側に設けられる。つまり、ゲートトレンチ部１０、ダミートレンチ部２０、エミッタトレンチ部３０、ｎ＋型のエミッタ領域４２、ｐ＋型のコンタクト領域４３、ｐ−型のベース領域４４、ｐ＋型のウェル領域４５は、半導体基板内部のおもて面側に形成される。これに対して、ゲート電極５０、ゲートランナー５１、ランナーコンタクト部５２、ランナーコンタクト部５３、エミッタ電極５４およびエミッタコンタクト部６２は、半導体基板のおもて面の上方に設けられる。
なお、ｎ＋型のエミッタ領域４２がゲートトレンチ部１０を跨ぐように記載されているが、これは図示上の便宜的な記載に過ぎず、ゲートトレンチ部１０にはｎ＋型のエミッタ領域４２が設けられていない点に注意されたい。第２から第８の実施形態についても同様である。
本例において、Ｘ方向とＹ方向とは互いに垂直な方向である。つまり、Ｘ方向とＹ方向とは互いに独立な方向である。Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例において「上」および「上方」とは＋Ｚ方向を意味し、「下」および「下方」とは−Ｚ方向を意味する。Ｙ方向は、ゲートランナー５１の長手方向でもある。
ゲート電極５０およびエミッタ電極５４は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウムを含む合金で形成される。各電極は、タングステンを含む材料で形成される領域を有してもよい。ゲート電極５０には、ゲート端子からゲート電位が与えられる。エミッタ電極５４には、エミッタ端子からエミッタ電位が与えられる。エミッタ電極５４は、ゲート電極５０と分離して形成される。
ゲートトレンチ部１０およびダミートレンチ部２０は、トランジスタ部８０の領域に設けられる。ゲートトレンチ部１０およびダミートレンチ部２０は、予め定められた形状を有してよい。本例のゲートトレンチ部１０は、ゲート直線部としてのＹ方向に伸びる直線部を有する。ダミートレンチ部２０は、十字形状のダミートレンチ部２０‐１と、Ｕ字形状のダミートレンチ部２０‐２とを有する。
本例において、ドット形状のダミートレンチ部２０に対してハイフンおよび１を付して「２０‐１」と表記する。また、Ｕ字形状の長手部のように、ドット形状に比べて長距離に渡って設けられるダミートレンチ部２０に対して、ハイフンおよび２を付して「２０‐２」と表記する。なお、ダミートレンチ部２０は、ダミートレンチ部２０‐１およびダミートレンチ部２０‐２の総称である。エミッタトレンチ部３０についても同様に、ドット形状のエミッタトレンチ部３０を「３０‐１」と表記し、Ｕ字形状の長手部のようにドット形状と比べて長距離に渡って設けられるエミッタトレンチ部３０を「３０‐２」と表記する。また、エミッタトレンチ部３０は、エミッタトレンチ部３０‐１およびエミッタトレンチ部３０‐２の総称である。
十字形状のダミートレンチ部２０‐１は、第１のダミー直線部としてのＹ方向に伸びる直線部と、第２のダミー直線部としてのＸ方向に伸びる直線部とを有する。十字形状のダミートレンチ部２０‐１において、第１のダミー直線部と第２のダミー直線部とは交差する。Ｕ字形状のダミートレンチ部２０‐２は、エミッタ電極５４の下においてＹ方向に伸びる長手部と、ゲート電極５０の下においてＸ方向に伸びる短手部とを有する。
一例において、ゲートトレンチ部１０のＹ方向長さは約５μｍであり、トレンチ幅（すなわち、Ｘ方向長さ）は約１．２μｍである。すなわち、本例のゲートトレンチ部１０は、ドット形状であると見なすことができる。本例のゲートトレンチ部１０の形状は、ゲートトレンチを半導体基板内部において長距離に渡って延伸させる従来例に比べて、非常に小さい。なお、トレンチを長距離に渡って延伸させる場合、例えば５μｍから５０μｍ程度延伸させる。
また、一例において、ダミートレンチ部２０のトレンチ幅は約１．２μｍである。また、一例において、ダミートレンチ部２０‐１のＸ方向およびＹ方向の直線部の長さは各々約５μｍである。なお、トレンチ幅および各トレンチの長さは、素子耐圧および閾値等の特性に応じて適宜調整してよい。本例のダミートレンチ部２０‐１の形状もまた、従来例のゲートトレンチに比べて非常に小さいドット形状であると見なすことができる。
複数のゲートトレンチ部１０および複数のダミートレンチ部２０は、トランジスタ部８０の領域において所定の配列方向に沿って所定の間隔で配列されてよい。本例において、ゲートトレンチ部１０と十字形状のダミートレンチ部２０‐１とは、Ｙ方向において交互に設けられる。一例において、本例のゲートトレンチ部１０およびダミートレンチ部２０‐１は、最近接距離が１μｍ未満となるようにＹ方向に沿って設けられる。また、一例において、複数のダミートレンチ部２０‐２は、直線形状部分のＸ方向周期が約４μｍとなるように設けられる。また、当該周期と同じ周期で、ゲートトレンチ部１０と十字形状のダミートレンチ部２０‐１とがＸ方向において周期的に設けられる。
エミッタトレンチ部３０は、ダイオード部９０の領域に設けられる。エミッタトレンチ部３０は、ゲートトレンチ部１０およびダミートレンチ部２０と同様の形状を有してよい。ダイオード部９０においては、ｐ−型のベース領域４４と当該ｐ−型のベース領域４４の下に設けられるｎ型ドリフト層とのｐｎ接合がダイオードとして機能する。それゆえ、エミッタトレンチ部３０は積極的な機能を有さなくてもよいが、ゲートトレンチ部１０およびダミートレンチ部２０と同じ形状を有することにより、トランジスタ部８０とダイオード部９０の全体に亘って電位分布を均等にすることができるという効果を有する。さらに、トランジスタ部８０とダイオード部９０の全体に亘って、発生する熱を均一にするという効果も有する。
エミッタ電極５４の直下の領域には、ゲートトレンチ部１０、ダミートレンチ部２０の一部、エミッタトレンチ部３０の一部、ｎ＋型のエミッタ領域４２、ｐ＋型のコンタクト領域４３、ｐ−型のベース領域４４およびｐ＋型のウェル領域４５の一部が設けられる。ｐ＋型のウェル領域４５は、ゲート電極５０が設けられる半導体基板のＹ方向端部から、所定の範囲で形成される。ダミートレンチ部２０‐２およびエミッタトレンチ部３０のゲート電極５０側の一部の領域は、ｐ＋型のウェル領域４５に形成される。
各トレンチ部に挟まれる領域には、ｐ−型のベース領域４４が設けられる。なお、トランジスタ部８０において、ｐ−型のベース領域４４のほとんどは、ｎ＋型のエミッタ領域４２およびｐ＋型のコンタクト領域４３の下に位置する。それゆえ、トランジスタ部８０において、ｐ−型のベース領域４４が半導体基板のおもて面に露出するのは、ｐ＋型のウェル領域４５のＹ方向に隣接する位置のみである。なお、ダイオード部９０においては、ｐ＋型のコンタクト領域４３およびｐ＋型のウェル領域４５を除いてｐ−型のベース領域４４が半導体基板のおもて面に露出する。これにより、ＲＣ−ＩＧＢＴのダイオード部９０が逆回復動作を行うときに、逆回復ピーク電流が増加するのを防ぐ効果を奏する。
トランジスタ部８０において、ｎ＋型のエミッタ領域４２およびｐ＋型のコンタクト領域４３のそれぞれは、Ｘ方向に隣接する２つのダミートレンチ部２０‐２における長手部の一方から他方まで設けられる。また、ｎ＋型のエミッタ領域４２およびｐ＋型のコンタクト領域４３はＹ方向において交互に設けられる。ｎ＋型のエミッタ領域４２は、ゲートトレンチ部１０をＸ方向において挟むようにかつゲートトレンチ部１０に接するように設けられる。
エミッタコンタクト部６２は、半導体基板のおもて面とエミッタ電極５４とを電気的に接続するための層間絶縁膜の開口部である。エミッタコンタクト部６２は、トランジスタ部８０およびダイオード部９０のうち、エミッタ電極５４直下に設けられる。
トランジスタ部８０において、エミッタコンタクト部６２は、ゲートトレンチ部１０とダミートレンチ部２０‐１のＹ方向直線部とをＸ方向において挟んで設けられる。また、エミッタコンタクト部６２は、ダミートレンチ部２０‐１のＸ方向直線部におけるＸ方向端部上と、ダミートレンチ部２０‐２の長手部の一部上とにおいても設けられる。これにより、エミッタ電極５４からダミートレンチ部２０の内部に設けられるトレンチ電極にエミッタ電位が与えられる。
ダイオード部９０において、エミッタコンタクト部６２は、直線形状のエミッタトレンチ部３０‐１と十字形状のエミッタトレンチ部３０‐１をＸ方向において挟む。エミッタコンタクト部６２は、直線形状のエミッタトレンチ部３０‐１と、十字形状のエミッタトレンチ部３０‐１の中央部と、Ｕ字形状のエミッタトレンチ部３０‐２の長手部の一部とにも設けられる。これにより、エミッタトレンチ部３０のトレンチ電極にエミッタ電位が与えられる。
半導体基板のおもて面側において、ゲートトレンチ部１０は、複数のダミートレンチ部２０のうち２以上のダミートレンチ部２０に囲まれて設けられる。ゲートトレンチ部１０がダミートレンチ部２０に囲まれるとは、ゲートトレンチ部１０がダミートレンチ部２０により形成される半導体基板のメサ領域に囲まれることを意味してよい。本例において、ゲートトレンチ部１０は、Ｙ方向において２つのダミートレンチ部２０‐１に挟まれ、かつ、Ｘ方向においてダミートレンチ部２０‐２の２つの対向する長手部に挟まれる。
ゲートランナー５１は、少なくとも一部がエミッタ電極５４の下に設けられる。ゲートランナー５１は、エミッタ電極５４の直下の領域と、エミッタ電極５４の直下の領域から外に延伸する領域とを有する。本例のゲートランナー５１は、エミッタ電極５４の直下をＹ方向に延伸する領域と、ゲート電極５０の直下において当該延伸する領域をＸ方向に接続する領域とを有する。ゲートランナー５１は、ポリシリコンを有する配線または金属配線であってよい。
ゲートランナー５１は、ゲートトレンチ部１０のＹ方向直線部の直上を延伸する。ゲートトレンチ部１０の内部に設けられるトレンチ電極は、ランナーコンタクト部５２を介してゲートランナー５１に電気的に接続する。ゲートランナー５１は、ランナーコンタクト部５３を介してゲート電極５０に電気的に接続する。これにより、ゲート電極５０からゲートトレンチ部１０の内部に設けられたトレンチ電極にゲート電位が与えられる。本例では、全てのゲートトレンチ部１０がエミッタ電極５４の直下の領域に設けられる。なお、ゲートトレンチ部１０の一部がエミッタ電極５４の直下の領域に設けられ、他はエミッタ電極５４の直下の領域外に設けられてもよい。
ゲートトレンチ部１０において、ゲート電位を有するトレンチ電極とエミッタ電極５４との間にゲート・エミッタ間容量ＣＧＥが形成される。ゲート・エミッタ間容量ＣＧＥは、ゲートトレンチ部１０のサイズに依存する。ゲートトレンチ部１０のサイズとは、ゲートトレンチ部１０のＸ方向、Ｙ方向およびＺ方向長さである。
ゲートオン時には、ゲートトレンチ部１０のトレンチ電極に電位ＶＧＥが印加されて、容量ＣＧＥに電荷Ｑｇが充電される。電荷Ｑｇが所定の値まで充電されると、トランジスタ部８０のＩＧＢＴがオンする。なお、ＩＧＢＴに外付けされたドライブ回路がＩＧＢＴのゲート電極５０へ電荷Ｑｇ供給することにより、ＩＧＢＴは駆動されてコレクタ電極からエミッタ電極５４に駆動電流が流れる。それゆえ、ドライブ回路の性能に適したゲート・エミッタ間容量ＣＧＥを設ける必要がある。特に、車載用途においては、ＩＧＢＴの駆動電流を変更することなくゲート・エミッタ間容量ＣＧＥをドライブ回路の性能に適した値に変更することが求められる場合が想定される。
従来は、ゲートトレンチ部をドット形状とせずに半導体基板において長距離に渡って延伸させていた。長距離に渡って延伸させる理由の一つは、ゲートトレンチ部をゲート電極５０が設けられる位置まで延伸させることによりゲートトレンチ部とゲート電極５０とを電気的に接続するためである。この場合、そもそもゲートトレンチ部の必要最低限の長さが予め定まっているので、ゲートトレンチ部の長さをさらに減少させることはできない。つまり、ゲート・エミッタ間容量ＣＧＥの総和を減少させることができない。すなわち、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整した回路を設けることができなかった。
これに対して本例では、ゲートトレンチ部１０をトランジスタ部８０の一の端部から他の端部まで長距離に渡って延伸させることなく、数μｍのドット形状とする。また、ドット形状のゲートトレンチ部１０とダミートレンチ部２０‐１とをＸ方向およびＹ方向に周期的に配置する。本例では、平面視におけるダミートレンチ部２０に対するゲートトレンチ部１０の面積比率を変えるだけで、半導体装置１００のゲート・エミッタ間容量ＣＧＥの総和を調整することができる。つまり、ゲート・エミッタ間容量ＣＧＥの総和を増加させることも減少させることもできる。これにより、ドライブ回路の性能に応じて柔軟にゲート・エミッタ間容量ＣＧＥを調整することができる。
例えば、ランナーコンタクト部５２を設けないことにより、ゲートトレンチ部１０をゲートとして機能させなくすることできる。これにより、ダミートレンチ部２０の面積割合に対してゲートトレンチ部１０の面積割合が減少するので、ゲート・エミッタ間容量ＣＧＥを減少させることができる。また、ダミートレンチ部２０‐１上のエミッタコンタクト部６２に代えてダミートレンチ部２０‐１上にランナーコンタクト部５２を設けることにより、ダミートレンチ部２０‐１をゲートトレンチ部１０に変えることができる。これにより、ダミートレンチ部２０の面積割合に対してゲートトレンチ部１０の面積割合が増加するので、ゲート・エミッタ間容量ＣＧＥを増加させることができる。
加えて本例では、ドット形状のゲートトレンチ部１０のＸ方向およびＹ方向を囲むようにダミートレンチ部２０を設ける。これにより、ゲートトレンチ部１０を長距離に渡って延伸させる場合と比較して、ゲート電極がオン状態でドリフト領域に蓄積するキャリア（電子、正孔）のキャリア密度を向上させることができる。つまり、キャリア蓄積効果を得ることができる。これにより、ゲートトレンチ部１０を長距離に渡って延伸させる場合と比較して、オン電圧（Ｖｏｎ）を低減することができる。
図２は、図１におけるＩＩ‐ＩＩ'断面を示す図である。図２は、トランジスタ部８０のダミートレンチ部２０‐１と、ダイオード部９０の十字形状のダミートレンチ部２０‐２とを通るように、Ｘ‐Ｚ平面に平行な平面で切断した断面図である。
図２に示すように、半導体装置１００は、半導体基板４０のおもて面１０１上にエミッタ電極５４を有し、うら面１０２下にコレクタ電極５６を有する。なお、エミッタ端子を円中のＥで、コレクタ端子を円中のＣで模式的にそれぞれ示す。エミッタ端子は、エミッタ電極５４に電気的に接続する端子である。コレクタ端子は、コレクタ電極５６に電気的に接続する端子である。
半導体基板４０は、うら面１０２側にｐ＋型のコレクタ層４８およびｎ＋型のカソード層４９を有する。トランジスタ部８０のうら面１０２側にはｐ＋型のコレクタ層４８が設けられ、ダイオード部９０のうら面１０２側にはｎ＋型のカソード層４９が設けられる。半導体基板４０は、うら面１０２からおもて面１０１にかけて、ｐ＋型のコレクタ層４８およびｎ＋型のカソード層４９、ｎ＋型のバッファ層４７、ｎ−型のドリフト層４６、ｐ−型のベース領域４４、ならびに、ｐ＋型のコンタクト領域４３を有する。
半導体装置１００は、おもて面１０１上に第１の層間絶縁膜７２を有する。第１の層間絶縁膜７２は、半導体基板４０のおもて面１０１とエミッタ電極５４との間に設けられる。第１の層間絶縁膜７２にはエミッタコンタクト部６２が設けられる。エミッタコンタクト部６２を介して、ダミートレンチ部２０‐１のトレンチ電極２２およびエミッタトレンチ部３０のトレンチ電極３２と、エミッタ電極５４とが直接接続する。
ダミートレンチ部２０はトレンチ電極２２とトレンチ絶縁膜２３とを有する。トレンチ絶縁膜２３は、ダミートレンチ部２０の側壁および底部に接して形成された絶縁膜である。トレンチ絶縁膜２３は、例えば酸化シリコンで形成される。トレンチ電極２２は、トレンチ絶縁膜２３に接してダミートレンチ部２０の内部に設けられた電極である。トレンチ電極２２は、例えばポリシリコンで形成される。トレンチ電極２２は、エミッタコンタクト部６２を介してエミッタ電極５４に電気的に接続する。エミッタトレンチ部３０も同様に、トレンチ電極３２とトレンチ絶縁膜３３とを有する。トレンチ電極３２も、エミッタコンタクト部６２を介してエミッタ電極５４に電気的に接続する。
十字形状のダミートレンチ部２０‐１で、Ｘ方向とＹ方向のトレンチが交差する箇所では、交差しない箇所に比べてエッチングレートが高くなり、トレンチの深さが深くなる。そのため、交差箇所が無いゲートトレンチ部１０の底部と比べて、ダミートレンチ部２０‐１の交差箇所の底部では、電界強度が周辺より高くできる。これにより、ゲートトレンチ部１０の底部の電界強度増加を防ぐことができる。
図３は、図１におけるＩＩＩ‐ＩＩＩ'断面を示す図である。図３は、トランジスタ部８０のゲートトレンチ部１０と、ダイオード部９０のＹ方向直線部のエミッタトレンチ部３０とを通るように、Ｘ‐Ｚ平面に平行な平面で切断した断面図である。
ゲートトレンチ部１０は、トレンチ電極１２とトレンチ絶縁膜１３とを有する。ダミートレンチ部２０と同様に、トレンチ絶縁膜１３はゲートトレンチ部１０の側壁および底部に接して形成された絶縁膜である。トレンチ絶縁膜１３は、例えば酸化シリコンで形成される。トレンチ電極１２は、トレンチ絶縁膜１３に接してゲートトレンチ部１０に埋め込まれた電極である。トレンチ電極１２は、例えばポリシリコンで形成される。
ゲートトレンチ部１０上の第１の層間絶縁膜７２は、ランナーコンタクト部５２を有する。ゲートランナー５１は、ランナーコンタクト部５２を介してトレンチ電極１２に電気的に接続する。ゲートランナー５１の側部および上部には、第２の層間絶縁膜７４が設けられる。第２の層間絶縁膜７４により、ゲートランナー５１はエミッタ電極５４から電気的に絶縁される。なお、ゲート端子を円中のＧで模式的に示す。ゲート端子は、ゲート電極５０に電気的に接続する端子である。
エミッタ電極５４およびコレクタ電極５６には所定の電圧が印加される。例えば、コレクタ電極５６には、エミッタ電極５４の電位よりも高い正バイアスが印加される。また例えば、エミッタ電極５４には、接地電位が印加される。ゲート電極５０に所定の電圧が印加されると、ゲートトレンチ部１０の側壁近傍のｐ−型のベース領域４４にチャネルが形成される。このとき、ｎ−型のドリフト層４６に電導度変調が生じて、コレクタ電極５６からエミッタ電極５４に電流が流れる。
ダミートレンチ部２０においては、トレンチ電極２２がエミッタ電極５４に電気的に接続する。ダミートレンチ部２０は、ｎ−型のドリフト層４６におけるキャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ効果とも言う）を半導体装置１００に付与する。
図４は、図１におけるＩＶ‐ＩＶ'断面を示す図である。図４は、トランジスタ部８０において隣接するゲートトレンチ部１０と十字形状のダミートレンチ部２０‐１とを通るように、Ｙ‐Ｚ平面に平行な平面で切断した断面図である。
図４のダミートレンチ部２０‐２は、図１におけるＵ字形状のダミートレンチ部２０‐２の短手部に対応する部分である。図４に示すように、ｐ＋型のウェル領域４５は、ダミートレンチ部２０‐２よりも深い位置まで形成される。
図４に示すように、ダミートレンチ部２０上の第１の層間絶縁膜７２によりトレンチ電極２２とゲートランナー５１とは電気的に分離される。ゲートランナー５１は、第１の層間絶縁膜７２に設けられたランナーコンタクト部５２によりゲートトレンチ部１０のトレンチ電極１２に電気的に接続する。ゲートランナー５１上の第２の層間絶縁膜７４によりゲートランナー５１とエミッタ電極５４とは電気的に分離される。ゲートランナー５１は、第２の層間絶縁膜７４に設けられたランナーコンタクト部５３を介して、ゲート電極５０に電気的に接続する。
（製造方法の例）次に、半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。なお、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６ｃｍ−３は１×１０１６ｃｍ−３を意味する。
まず、ｎ−型のドリフト層４６と同一の導電型の半導体基板４０を準備する。
次に、半導体基板４０の表面に所定のパターンのエッチングマスクを設け、ゲートトレンチ部１０、ダミートレンチ部２０およびエミッタトレンチ部３０の溝部を形成する。
このとき、各溝部を形成するためのマスク開口幅を、同じ幅とする。溝部を形成した後、各溝部の内壁にトレンチ絶縁膜１３、トレンチ絶縁膜２３およびトレンチ絶縁膜３３を形成する。そして、内壁に形成された各トレンチ絶縁膜に接してトレンチ電極１２、トレンチ電極２２およびトレンチ電極３２を充填して形成する。
次に、半導体基板４０のおもて面１０１側から選択的にｐ型不純物を注入して、１１００℃程度の温度で２時間程度の熱処理を行う。これにより、半導体基板４０のおもて面全体に、ｐ＋型のコンタクト領域４３、ｐ−型のベース領域４４およびｐ＋型のウェル領域４５をそれぞれ形成する。ｐ型不純物は、ボロン（Ｂ）であってよい。ｐ＋型のコンタクト領域４３には３Ｅ＋１５ｃｍ−２の不純物濃度で、ｐ−型のベース領域４４には２．５Ｅ＋１３ｃｍ−２の不純物濃度で、ｐ＋型のウェル領域４５には５．５Ｅ＋１８ｃｍ−２の不純物濃度で、それぞれｐ型不純物をドープしてよい。
次に、半導体基板４０のおもて面１０１側からｎ型不純物を選択的に注入する。これにより、ｎ＋型のエミッタ領域４２を選択的に形成する。ｎ型不純物は、リン（Ｐ）およびヒ素（Ａｓ）の１以上であってよい。ｎ＋型のエミッタ領域４２には５Ｅ＋１９ｃｍ−２の不純物濃度でｎ型不純物をドープしてよい。その後、半導体基板４０のおもて面１０１側に第１の層間絶縁膜７２を形成し、選択エッチングにより第１の層間絶縁膜７２にランナーコンタクト部５２およびエミッタコンタクト部６２を設ける。
次に、ゲートランナー５１を成膜してパターニングする。さらに、ゲートランナー５１上に第２の層間絶縁膜７４を形成し、選択エッチングにより第２の層間絶縁膜７４にランナーコンタクト部５３を設ける。次に、電極材料を成膜してパターニングすることにより、ゲート電極５０およびエミッタ電極５４を形成する。
次に、半導体基板４０のうら面１０２からｎ型不純物をドープしてｎ＋型のバッファ層４７を形成する。例えば、うら面１０２側から１．０Ｅ＋１４ｃｍ−２程度で、プロトンを異なるドーズ量で複数回イオン注入してもよい。続いて、３００〜４００℃程度の温度で熱処理を行い、プロトンの注入により注入された水素と、半導体基板４０中の酸素および空孔によるＶＯＨ欠陥を形成する。このＶＯＨ欠陥がドナー（水素ドナー）となる。この水素ドナーが、ｎ＋型のバッファ層４７となる。
次に、トランジスタ部８０に対応する領域において、半導体基板４０のうら面１０２からｐ型不純物をドープする。これにより、ｎ＋型のバッファ層４７よりも薄い厚みでｐ＋型のコレクタ層４８を形成する。例えば、うら面１０２側から１．０Ｅ＋１３ｃｍ−２以上４．０Ｅ＋１３ｃｍ−２以下のドーズ量でｐ型不純物をイオン注入する。また、ダイオード部９０に対応する領域において、ｎ＋型のカソード層４９を形成するべく、半導体基板４０のうら面１０２からｎ型不純物をドープする。例えば、うら面１０２側から１．０×１０１４／ｃｍ２以上、１．０×１０１６／ｃｍ２以下のドーズ量でｎ型不純物をイオン注入する。その後、注入面にレーザーアニールを行い、ｐ型およびｎ型不純物を活性化させる。最後に、うら面１０２側にコレクタ電極５６を形成する。
図５は、第１実施形態におけるトランジスタ部８０を示す平面概略図である。図５の一部を領域Ａとし、その拡大図を次図において説明する。
図６は、第１実施形態におけるトランジスタ部８０の領域Ａの拡大図である。ゲートトレンチ部１０は、Ｙ方向に伸びる第１のゲート直線部１４を有する。ダミートレンチ部２０‐１は、Ｙ方向に伸びる第１のダミー直線部２４とＸ方向に伸びる第２のダミー直線部２６とを有する。隣接するゲートトレンチ部１０とダミートレンチ部２０‐１とは、最近接距離Ｌが０．２μｍである領域を有してよい。
本例において、最近接距離Ｌは、互いに平行である第１のゲート直線部１４の−Ｙ方向端部と第１のダミー直線部２４の＋Ｙ方向端部との間の距離である。ただし、最近接距離Ｌは、互いに平行な二つの直線間の距離に限定されるものではない。最近接距離Ｌは、第１のゲート直線部１４と第１のダミー直線部２４との間の最小距離であってよい。なお、０．２μｍは、アライメントマスクの位置合わせバラつき精度を考慮した上で、量産プロセスにおける現実的なコストの範囲において実現可能な最小長さである。例えば、最近接距離Ｌは、トレンチ絶縁膜１３の厚さ以下であってもよい。あるいは、最近接距離Ｌは、トレンチ絶縁膜１３の厚さ以上、ゲートトレンチ部１０の短手方向の幅以下であってもよい。
図７は、ゲートトレンチ部１０およびダミートレンチ部２０の最近接距離Ｌと電位分布との関係を説明する図である。図７は、ＩＧＢＴのオフ時におけるおもて面１０１近傍の等電位分布を概略的に示す。図７の（ａ）は最近接距離Ｌが０．２μｍよりも大きい場合を示す図である。図７の（ｂ）は最近接距離Ｌが０．２μｍである場合を示す図であり、第１実施形態に対応する。
ＩＧＢＴのオフ時には、ＩＧＢＴのボディーダイオードに逆バイアスが印加され、ｎ−型のドリフト層４６とｐ−型のベース領域４４との間に空乏層が拡がる。図７の（ａ）のように、ゲートトレンチ部１０がダミートレンチ部２０‐１から離れている場合、（ｂ）の場合と比べて空乏層が拡がりやすい。それゆえ、等電位線が＋Ｚ方向に凸の形状となり、ゲートトレンチ部１０の底部の角部に電界が集中しやすくなる。したがって、図７の（ａ）の方が（ｂ）よりも絶縁破壊しやすくなる。
これに対して、図７の（ｂ）のように、ゲートトレンチ部１０がダミートレンチ部２０‐１に非常に接近している場合、空乏層が拡がりにくい。それゆえ、等電位分布も略平坦なままとなる。したがって、ゲートトレンチ部１０の底部の角部における電界集中を防ぐことができる。好ましくは、最近接距離Ｌが、エミッタ電極５４とコレクタ電極５６間に電圧が印加されていないゼロバイアス時にｎ−型のドリフト層４６に広がるビルトイン空乏層の幅よりも小さくてよい。
図８は、第２実施形態におけるトランジスタ部８０を示す平面概略図である。本例において、ゲートトレンチ部１０と十字形状のダミートレンチ部２０‐１とは、Ｘ方向においてもまた交互に設けられる。係る点が第１実施形態と異なる。本例においても第１実施形態と同じ効果を得ることができる。
図９は、第３実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、第１実施形態における十字形状のダミートレンチ部２０‐１とＵ字形状のダミートレンチ部２０‐２の長手部とをつなげた構造を有する。つまり、本例は、図６における第２のダミー直線部２６をＹ方向に伸ばすことにより、ダミートレンチ部２０‐１とダミートレンチ部２０‐２とを全てつなげて、ダミートレンチ部２０‐２とした構造を有する。これにより、本例では、ドット形状を有するダミートレンチ部２０‐１が存在しない。係る点が第１実施形態と異なる。
本例では、ランナーコンタクト部５２を無くすことにより。ゲートトレンチ部１０を無くすことができる。これにより、ダミートレンチ部２０に対するゲートトレンチ部１０の面積比率を減少させることができる。従って、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整することができる。
図１０は、第４実施形態におけるトランジスタ部８０を示す平面概略図である。本例はＸ方向に隣接するゲートトレンチ部１０を一列おきに、第３実施形態と比較してＹ方向に半ピッチずらした構造を有する。係る点が第３実施形態と異なる。本例においても第３実施形態と同じ効果を得ることができる。本例において１ピッチとは、Ｙ方向において一列に設けられた複数のゲートトレンチ部１０において、隣接する２つのゲートトレンチ部１０の各中央部分の間隔である。
図１１は、第５実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、ゲートトレンチ部１０を直線形状から十字形状を有するドット形状に変形した。また、第１実施形態におけるＵ字形状のダミートレンチ部２０‐２の長手部を複数に分断して、十字形状を有するダミートレンチ部２０‐１とした。これに伴い、第１実施形態においてゲートトレンチ部１０をＸ方向において挟んでいた２つのエミッタコンタクト部６２を、Ｙ方向において各々分断した。係る点が第１実施形態と異なる。
図１２は、第５実施形態におけるトランジスタ部８０の領域Ｂの拡大図である。本例のゲートトレンチ部１０は、第１のゲート直線部１４と、第２のゲート直線部１６とを有する。第１のゲート直線部１４と第２のゲート直線部１６とは交差する。第１のゲート直線部１４は、ゲートランナー５１の延伸方向であるＹ方向に伸びる。これに対して、第２のゲート直線部１６は、ゲートランナー５１の延伸方向に直交する方向であるＸ方向に伸びる。
本例は、ゲートトレンチ部１０とＹ方向において交互に設けられる第１のダミートレンチ部２０‐１を有する。また、ゲートトレンチ部１０および第１のダミートレンチ部２０‐１に対してＸ方向に隣接し、Ｙ方向沿って配置される第２のダミートレンチ部２０‐１を有する。第１および第２のダミートレンチ部２０‐１の各々は、Ｘ方向に伸びる第１のダミー直線部２４と、Ｙ方向に伸びる第２のダミー直線部２６とを有する。第１のダミー直線部２４と第２のダミー直線部２６とは交差する。
第２のダミートレンチ部２０‐１は、互いに隣接してＹ方向に一列に設けられる。第２のダミートレンチ部２０‐１の第２のダミー直線部２６は、Ｙ方向においてゲートトレンチ部１０と第１のダミートレンチ部２０‐１に挟まれる。本例では、第２のダミートレンチ部２０‐１の第２のダミー直線部２６とゲートトレンチ部１０の＋Ｙ方向端部との最近接距離Ｌが０．２μｍである。また、第２のダミートレンチ部２０‐１の第２のダミー直線部２６と第１のダミートレンチ部２０‐１の−Ｙ方向端部との最近接距離Ｌが０．２μｍである。これにより、図７の例と同様の効果を得ることができる。
本例では、ゲートトレンチ部１０が十字形状を有する。十字形状の交差部の底部は、ダミートレンチ部２０‐１と同様に交差しない部分よりも深くなる。本例の場合、ゲートトレンチ部１０の交差部は、周囲を囲むダミートレンチ部２０‐１の十字形状の交差部で囲まれる。そのため、ゲートトレンチ部１０の交差部の底部より、ダミートレンチ部２０‐１の交差部の底部が多く配置される。これにより、交差部の底部における電界強度はゲートトレンチ部１０に集中することなく、均等に分布することが可能となる。
ダミートレンチ部２０‐１上に設けられるエミッタコンタクト部６２は、ダミートレンチ部２０‐１上のうち、ゲートランナー５１上以外の位置に設けられる。本例のエミッタコンタクト部６２は、ゲートランナー５１上に位置する第２のダミー直線部２６よりも＋Ｘ方向に設けられる。これにより、ダミートレンチ部２０‐１のトレンチ電極２２にエミッタ電位を供給することができる。また、エミッタコンタクト部６２をゲートランナー５１上に移動させることにより、エミッタコンタクト部６２に代えてランナーコンタクト部５２としてもよい。これとは逆に、ランナーコンタクト部５２をゲートランナー５１上以外の位置に移動させることにより、ランナーコンタクト部５２に代えてエミッタコンタクト部６２としてもよい。
このように、本例では、第１のダミートレンチ部２０‐１をゲートトレンチ部１０に変形すること、および、ゲートトレンチ部１０を第１のダミートレンチ部２０‐１に変形することが容易となる。つまり、コンタクト部の位置変更により、ダミートレンチ部２０に対するゲートトレンチ部１０の面積比率を変えることができる。本例では、面積比率を増加することも減少することもできる。これにより、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整することができる。
図１３は、第６実施形態におけるトランジスタ部８０を示す平面概略図である。本例のゲートトレンチ部１０は、半導体基板４０のおもて面１０１に対して環状に設けられる。ダミートレンチ部２０‐１も、ゲートトレンチ部１０と同様に環状に設けられる。環状形状において、内周は８μｍであってよく、外周は１６μｍであってよい。それゆえ、環状形状もドット形状であると見なすことができる。ゲートトレンチ部１０とダミートレンチ部２０‐１とは、Ｘ方向およびＹ方向において交互に設けられる。これにより、環状のゲートトレンチ部１０は、四方を４つのダミートレンチ部２０‐１により囲まれている。なお、本例では、長手部を有するダミートレンチ部２０‐２を有さない。
ゲートトレンチ部１０は、四角枠形状のうちゲートランナー５１上にランナーコンタクト部５２を有する。これに対して、ダミートレンチ部２０‐１は、四角枠形状のうちゲートランナー５１上以外の位置にエミッタコンタクト部６２を有する。四角枠形状の内側には、エミッタコンタクト部６２が設けられる。また、当該エミッタコンタクト部６２をＸ方向において挟む位置に、２つのｎ＋型のエミッタ領域４２が設けられる。さらに、エミッタコンタクト部６２の直下と、ｎ＋型のエミッタ領域４２をＹ方向において挟む位置とに、ｐ＋型のコンタクト領域４３が設けられる。
ゲートトレンチ部１０とダミートレンチ部２０‐１との間における格子形状に連結された領域は、ｐ＋型のコンタクト領域４３である。ｐ＋型のコンタクト領域４３上には、エミッタコンタクト部６２が設けられる。本例では、格子形状のｐ＋型のコンタクト領域４３のうち、Ｙ方向およびＸ方向の辺領域（すなわち、交点を除く領域）に、複数のエミッタコンタクト部６２が設けられる。辺領域に設けられた複数のエミッタコンタクト部６２は、互いに分断されていてよい。
本例においても、ゲートトレンチ部１０のランナーコンタクト部５２とダミートレンチ部２０‐１のエミッタコンタクト部６２とを適切に入れ替えることにより、ダミートレンチ部２０に対するゲートトレンチ部１０の面積比率を変えることができる。これにより、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整することができる。
図１４は、第７実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、第５実施形態の変形例に相当する。本例では、第５実施形態における第２のゲート直線部１６とダミートレンチ部２０‐１とをダミートレンチ部２０‐２に変更した。また、本例では、第５実施形態のダミートレンチ部２０‐２において、第１のダミー直線部２４‐２をＹ方向に伸ばし、第２のダミー直線部２６‐２をＸ方向に伸ばした。これにより、ダミートレンチ部２０‐２は分断されることなく全て連結された。本例においても、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整することができる。
図１５は、第８実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、第７実施形態の変形例である。本例では、第７実施形態のゲートトレンチ部１０周りのｐ＋型のコンタクト領域４３を長方形とした。これに伴い、ｐ＋型のコンタクト領域４３上に設けられるエミッタコンタクト部６２をＹ方向に伸ばして連結した。これにより、第７実施形態において４つであったゲートトレンチ部１０周りのエミッタコンタクト部６２を２つとした。本例においても、第７実施形態と同様の効果を得ることができる。
図１６は、第９実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、第６実施形態に類似する実施形態である。ただし、本例は、ダミートレンチ部２０‐１を設けずにダミートレンチ部２０‐２を設ける。また、本例では、長方形の環状を有するゲートトレンチ部１０の周りを囲むように、長方形の環状の不純物注入領域としてのｐ＋型のコンタクト領域４３を設ける。さらに、環状のｐ＋型のコンタクト領域４３をユニットセルとして、複数のユニットセルをＸ方向およびＹ方向に行列状に複数配置した。加えて、各ユニットセルを分離するようにＸ方向およびＹ方向に延伸するダミートレンチ部２０‐２を設けた。これにより、１つのダミートレンチ部２０‐２が全てのゲートトレンチ部１０を囲んでいる。
本例においても、ゲートトレンチ部１０のランナーコンタクト部５２とダミートレンチ部２０‐１のエミッタコンタクト部６２とを適切に入れ替えることにより、ダミートレンチ部２０に対するゲートトレンチ部１０の面積比率を変えることができる。これにより、ドライブ回路の性能に応じてゲート・エミッタ間容量ＣＧＥを調整することができる。
図１７は、第１０実施形態におけるトランジスタ部８０を示す平面概略図である。本例は、第９実施形態におけるゲートトレンチ部１０の一部をダミートレンチ部２０‐１とした例である。特に本例では、ゲートトレンチ部１０をＸ方向およびＹ方向において１つおきにダミートレンチ部２０‐１とした。係る点において、第９実施例と異なる。本例においても第９実施形態と同じ効果を有する。
図１８は、第１１実施形態におけるトランジスタ部８０を示す平面概略図である。本例では、Ｘ方向において隣接する環状のｐ＋型のコンタクト領域４３が、Ｙ方向に半ピッチずれて設けられる。係る点において第９実施形態と異なる。本例においても第９実施形態と同じ効果を有する。
図１９は、第１２実施形態におけるトランジスタ部８０を示す平面概略図である。本例では、Ｘ方向において隣接する環状のｐ＋型のコンタクト領域４３は、Ｙ方向に半ピッチずれて設けられる。係る点において第１０実施形態と異なる。本例においても第１０実施形態と同じ効果を有する。
図２０は、比較例における半導体装置２００の上面を示す平面概略図である。本例のトランジスタ部８０は、ゲートトレンチ部１０とダミートレンチ部２０‐２とを有する。また、比較例のダイオード部９０は、Ｕ字形状のエミッタトレンチ部３０‐２を有する。なお、ｐ−型のベース領域４４およびｐ＋型のウェル領域４５の配置パターンは、基本的には図１の例と同じである。ただし、ｎ＋型のエミッタ領域４２およびｐ＋型のコンタクト領域４３は、Ｙ方向において等間隔に交互に設けられている点が、図１の例と異なる。
本例のゲートトレンチ部１０は、Ｕ字形状の長手部および短手部を有する。本例のゲートトレンチ部１０は、ドット形状ではない。ゲートトレンチ部１０の長手部は、トランジスタ部８０に渡ってＹ方向に延伸する。ゲートトレンチ部１０は、Ｙ方向端部の短手部のランナーコンタクト部５２において、ポリシリコン層１１０に直接接続する。ポリシリコン層１１０は、ランナーコンタクト部５３において、ゲート電極５０に直接接続する。
ダミートレンチ部２０‐２は、ゲートトレンチ部１０の２つの長手部の間をＹ方向に延伸する長手部を有する。ダミートレンチ部２０‐２もまた、ドット形状ではない。ダミートレンチ部２０‐２は、Ｙ方向の端部のエミッタコンタクト部６２においてポリシリコン層１１０を介してエミッタ電極５４と直接接続する。
エミッタトレンチ部３０‐２のＵ字形状の短手部は、ポリシリコン層１１０よりも＋Ｙ方向に設けられる。エミッタトレンチ部３０‐２は、エミッタコンタクト部６２においてポリシリコン層１１０を介してエミッタ電極５４に電気的に接続する。
図２１は、オン電圧（Ｖｏｎ）とオフ損失（Ｅｏｆｆ）との関係を示す図である。横軸はオン電圧［Ｖ］である。縦軸は、ＩＧＢＴをスイッチングオフした場合の損失［ｍＪ］である。第１から第１２実施形態においては、比較例と比べてメサ幅を狭くすることによりＩＥ効果を得ることができるので、比較例よりもオン電圧を低くすることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ゲートトレンチ部、１２・・トレンチ電極、１３・・トレンチ絶縁膜、１４・・第１のゲート直線部、１６・・第２のゲート直線部、２０・・ダミートレンチ部、２２・・トレンチ電極、２３・・トレンチ絶縁膜、２４・・第１のダミー直線部、２６・・第２のダミー直線部、３０・・エミッタトレンチ部、３２・・トレンチ電極、３３・・トレンチ絶縁膜、４０・・半導体基板、４２・・ｎ＋型のエミッタ領域、４３・・ｐ＋型のコンタクト領域、４４・・ｐ−型のベース領域、４５・・ｐ＋型のウェル領域、４６・・ｎ−型のドリフト層、４７・・ｎ＋型のバッファ層、４８・・ｐ＋型のコレクタ層、４９・・ｎ＋型のカソード層、５０・・ゲート電極、５１・・ゲートランナー、５２・・ランナーコンタクト部、５３・・ランナーコンタクト部、５４・・エミッタ電極、５６・・コレクタ電極、６２・・エミッタコンタクト部、７２・・第１の層間絶縁膜、７４・・第２の層間絶縁膜、８０・・トランジスタ部、９０・・ダイオード部、１００・・半導体装置、１０１・・おもて面、１０２・・うら面、１１０・・ポリシリコン層、２００・・半導体装置

Claims (12)

  1. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    前記ゲートトレンチ部の少なくとも一部が直下の領域に配置され、前記エミッタ電位が与えられるエミッタ電極と、
    少なくとも一部が前記エミッタ電極の下に設けられ、前記ゲートトレンチ部の内部に設けられた電極が電気的に接続するゲートランナーと
    を備え、
    前記ゲートランナーは、前記エミッタ電極の直下の領域から外周方向に延伸し、
    前記ゲートトレンチ部と前記ダミートレンチ部とは、前記ゲートランナーの延伸方向において交互に設けられる
    半導体装置。
  2. 前記ゲートトレンチ部は、前記ゲートランナーの延伸方向に伸びるゲート直線部を有し、
    前記ダミートレンチ部は、前記ゲートランナーの延伸方向に直交する方向に伸びるダミー直線部を有する
    請求項１に記載の半導体装置。
  3. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    前記ゲートトレンチ部の少なくとも一部が直下の領域に配置され、前記エミッタ電位が与えられるエミッタ電極と、
    少なくとも一部が前記エミッタ電極の下に設けられ、前記ゲートトレンチ部の内部に設けられた電極が電気的に接続するゲートランナーと
    を備え、
    前記ゲートランナーは、前記エミッタ電極の直下の領域から外周方向に延伸し、
    前記ゲートトレンチ部は、
    前記ゲートランナーの延伸方向に伸びる第１のゲート直線部と、
    前記ゲートランナーの延伸方向に直交する方向に伸びる第２のゲート直線部と
    を有し、
    前記ダミートレンチ部は、
    前記ゲートランナーの延伸方向に伸びる第１のダミー直線部と、
    前記ゲートランナーの延伸方向に直交する方向に伸びる第２のダミー直線部と
    を有する
    半導体装置。
  4. 前記ダミートレンチ部の内部に設けられた電極と前記エミッタ電極とを電気的に接続するためのコンタクト部をさらに備え、
    前記コンタクト部は、前記ダミートレンチ部上のうち、前記ゲートランナー上以外の位置に設けられる
    請求項２または３に記載の半導体装置。
  5. 前記ダミートレンチ部の内部に設けられた電極と前記エミッタ電極とを電気的に接続するためのコンタクト部をさらに備え、
    前記コンタクト部は、前記ゲートランナーの延伸方向に直交する方向において前記ダミー直線部の端部上に設けられる
    請求項２に記載の半導体装置。
  6. 前記ダミートレンチ部の内部に設けられた電極と前記エミッタ電極とを電気的に接続するためのコンタクト部をさらに備え、
    前記コンタクト部は、前記ゲートランナーの延伸方向に直交する方向において前記第２のダミー直線部の端部上に設けられる
    請求項３に記載の半導体装置。
  7. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    を備え、
    前記ゲートトレンチ部と前記ダミートレンチ部とは、最近接距離がトレンチ絶縁膜の厚さ以上、ゲートトレンチ部の短手方向の幅以下である領域を有する
    半導体装置。
  8. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    を備え、
    前記ゲートトレンチ部は、前記半導体基板のおもて面に対して環状に設けられる
    半導体装置。
  9. 前記ゲートトレンチ部と前記ダミートレンチ部とは、前記ゲートランナーの延伸方向に直交する方向においても交互に設けられる
    請求項１に記載の半導体装置。
  10. 前記半導体基板のおもて面に対して、環状の前記ゲートトレンチ部を囲むように、環状の不純物注入領域をさらに備え、
    前記ゲートトレンチ部の内部に設けられた電極が電気的に接続するゲートランナーの延伸方向に直交する方向において隣接する環状の前記不純物注入領域は、前記ゲートランナーの延伸方向に半ピッチずれて設けられる
    請求項８に記載の半導体装置。
  11. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    を備え、
    前記複数のダミートレンチ部は、
    第１方向に延伸し、且つ、前記第１方向と直交する方向において前記ゲートトレンチ部を挟んで配置された第１ダミートレンチ部と、
    前記第１ダミートレンチ部に挟まれた領域において、前記ゲートトレンチ部と前記第１方向に交互に設けられた第２ダミートレンチ部と
    を含む半導体装置。
  12. 半導体基板のおもて面側に設けられ、内部に設けられた電極にエミッタ電位が与えられる複数のダミートレンチ部と、
    前記半導体基板のおもて面側において前記複数のダミートレンチ部のうち２以上のダミートレンチ部に囲まれて設けられ、内部に設けられた電極にゲート電位が与えられるゲートトレンチ部と
    を備え、
    前記ゲートトレンチ部は、
    第１方向に延伸し、且つ、前記第１方向において前記ダミートレンチ部と交互に設けられた
    半導体装置。
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