WO2022249753A1 - 半導体装置 - Google Patents

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WO2022249753A1
WO2022249753A1 PCT/JP2022/016190 JP2022016190W WO2022249753A1 WO 2022249753 A1 WO2022249753 A1 WO 2022249753A1 JP 2022016190 W JP2022016190 W JP 2022016190W WO 2022249753 A1 WO2022249753 A1 WO 2022249753A1
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wiring
polysilicon
region
semiconductor device
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祐樹 唐本
要 三塚
巧裕 伊倉
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富士電機株式会社
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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 JP-A-2018-206873
  • Patent Document 2 International Publication No. 2016-098409
  • Patent Document 3 JP-A-2017-135245
  • a first aspect of the present invention provides a semiconductor device including a semiconductor substrate.
  • the semiconductor substrate may have an active portion.
  • the semiconductor substrate may have a plurality of gate trench portions.
  • the gate trench portion may be provided in the active portion on the upper surface of the semiconductor substrate.
  • the gate trench portion may extend along the extending direction.
  • the semiconductor device may include gate wiring.
  • the gate wiring may be provided between the active portion and the edge of the semiconductor substrate.
  • a semiconductor device may comprise a plurality of gate polysilicon.
  • the gate polysilicon may be spaced apart from each other along the edges.
  • the gate polysilicon may connect each of the plurality of gate trench portions to the gate wiring.
  • At least one gate trench portion among the plurality of gate trench portions may be connected to one gate polysilicon among the plurality of gate polysilicon portions.
  • At least one gate trench portion may have two straight portions extending along the extending direction. At least one gate trench section may have a tip connecting two straight sections. The width of the gate trench portion including the two straight portions in the arrangement direction perpendicular to the extending direction may be larger than the width of the gate polysilicon connected to the gate trench portion in the arrangement direction.
  • At least one gate trench portion may have one straight portion extending along the extending direction.
  • the width of the gate trench portion in the arrangement direction perpendicular to the extending direction may be larger than the width of the gate polysilicon connected to the gate trench portion in the arrangement direction.
  • the gate polysilicon may be provided discretely along the direction in which the gate wiring extends.
  • the semiconductor substrate may have two first edges perpendicular to the extending direction.
  • the semiconductor substrate may have two second edges parallel to the extending direction.
  • the gate wiring may have a first wiring provided between the first edge and the active portion.
  • the gate wiring may have a second wiring provided between the second edge and the active portion.
  • the gate polysilicon may be provided below the first wiring. Gate polysilicon need not be provided below the second wiring.
  • the gate polysilicon may have a length in the direction from the gate wiring toward the gate trench.
  • the gate polysilicon may have a length in the extension direction.
  • At least part of the gate trench portion may be provided to extend below the gate wiring.
  • the gate polysilicon may be provided between the gate trench portion and the gate wiring in the depth direction.
  • the longitudinal directions of at least two gate polysilicon may have different angles with respect to the extending direction.
  • the gate wiring may have a curved portion connecting the first wiring and the second wiring.
  • the longitudinal direction of the gate polysilicon connected to the first wiring may be different from the longitudinal direction of the gate polysilicon connected to the curved portion.
  • At least a portion of the gate trench portion may be provided extending below the curved portion of the gate wiring.
  • At least one gate polysilicon may be provided in the depth direction between the gate trench portion and the curved portion.
  • At least one gate polysilicon may have a length in a direction from the first wiring of the gate wiring toward the gate trench portion.
  • FIG. 1 is a top view showing an example of a semiconductor device 100;
  • FIG. 2 is a diagram showing a comparative example of area D in FIG. 1;
  • FIG. 3 is a diagram showing an example of a gg cross section in FIG. 2;
  • FIG. 3 is a diagram showing an example of a cross section taken along line aa in FIG. 2;
  • FIG. 3 is a diagram showing an example of a bb cross section in FIG. 2;
  • FIG. 3 is a diagram showing an example of a cc cross section in FIG. 2;
  • 2 is a diagram showing an example of an embodiment of region D in FIG. 1;
  • FIG. FIG. 8 is a diagram showing an example of a dd cross section in FIG. 7;
  • FIG. 8 is a diagram showing an example of an ee cross section in FIG. 7;
  • FIG. 8 is a diagram showing an example of the ff section in FIG. 7;
  • FIG. 2 is a diagram showing another example of an embodiment of region D in FIG. 1;
  • FIG. 12 is a diagram showing an example of the hh cross section in FIG. 11;
  • FIG. 2 is a diagram showing another example of an embodiment of region D in FIG. 1;
  • 2 is a diagram showing a comparative example of region E in FIG. 1;
  • FIG. FIG. 2 is a diagram showing an example of an embodiment of region E in FIG. 1;
  • FIG. 2 is a diagram showing another example of an embodiment of region E in FIG. 1;
  • FIG. 2 is a diagram showing another example of an embodiment of region E in FIG. 1;
  • FIG. 10 illustrates an example of an edge termination structure 90;
  • FIG. 2 is a diagram showing an example of an ii cross section in FIG. 1;
  • one side in the direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • the Cartesian coordinate axes only specify the relative positions of the components and do not limit any particular orientation.
  • the Z axis does not limit the height direction with respect to the ground.
  • the +Z-axis direction and the ⁇ Z-axis direction are directions opposite to each other.
  • the Z-axis direction is described without indicating positive or negative, it means a direction parallel to the +Z-axis and -Z-axis.
  • orthogonal axes parallel to the upper and lower surfaces of the semiconductor substrate are defined as the X-axis and the Y-axis.
  • the axis perpendicular to the upper and lower surfaces of the semiconductor substrate is defined as the Z-axis.
  • the Z-axis direction may be referred to as the depth direction.
  • a direction parallel to the upper and lower surfaces of the semiconductor substrate, including the X-axis and Y-axis may be referred to as a horizontal direction.
  • the region from the center of the semiconductor substrate in the depth direction to the upper surface of the semiconductor substrate may be referred to as the upper surface side.
  • the region from the center of the semiconductor substrate in the depth direction to the bottom surface of the semiconductor substrate may be referred to as the bottom surface side.
  • the conductivity type of the doping region doped with impurities is described as P-type or N-type.
  • impurities may specifically refer to either N-type donors or P-type acceptors, and may also be referred to as dopants.
  • doping means introducing donors or acceptors into a semiconductor substrate to make it a semiconductor exhibiting N-type conductivity or a semiconductor exhibiting P-type conductivity.
  • doping concentration means the concentration of donors or the concentration of acceptors at thermal equilibrium.
  • the net doping concentration means the net concentration including charge polarity, where the donor concentration is the positive ion concentration and the acceptor concentration is the negative ion concentration.
  • the donor concentration is N D and the acceptor concentration is N A , then the net net doping concentration at any location is N D ⁇ N A.
  • net doping concentration may be simply referred to as doping concentration.
  • a donor has the function of supplying electrons to a semiconductor.
  • the acceptor has the function of receiving electrons from the semiconductor.
  • Donors and acceptors are not limited to impurities per se.
  • VOH defects in which vacancies (V), oxygen (O), and hydrogen (H) are combined in semiconductors function as donors that supply electrons.
  • VOH defects are sometimes referred to herein as hydrogen donors.
  • references herein to P-type or N-type refer to higher doping concentrations than P-type or N-type; references to P-type or N-type refer to higher doping than P-type or N-type. It means that the concentration is low.
  • the unit system in this specification is the SI unit system unless otherwise specified. The unit of length is sometimes displayed in cm, but various calculations may be performed after converting to meters (m).
  • chemical concentration refers to the atomic density of impurities measured regardless of the state of electrical activation.
  • Chemical concentrations can be measured, for example, by secondary ion mass spectroscopy (SIMS).
  • the net doping concentrations mentioned above can be measured by the voltage-capacitance method (CV method).
  • the carrier concentration measured by the spreading resistance measurement method (SR method) may be used as the net doping concentration.
  • the carrier concentration measured by the CV method or SR method may be a value in thermal equilibrium.
  • the donor concentration is sufficiently higher than the acceptor concentration in the N-type region, the carrier concentration in the region may be used as the donor concentration.
  • the carrier concentration in that region may be used as the acceptor concentration.
  • the doping concentration of the N-type regions is sometimes referred to herein as the donor concentration
  • the doping concentration of the P-type regions is sometimes referred to as the acceptor concentration.
  • the peak value may be taken as the concentration of donors, acceptors or net doping in the region.
  • the average value of the concentration of donors, acceptors or net doping in the region may be used as the concentration of donors, acceptors or net doping.
  • atoms/cm 3 or /cm 3 are used to express concentration per unit volume. This unit is used for donor or acceptor concentrations, or chemical concentrations, within a semiconductor substrate. The atoms notation may be omitted.
  • the carrier concentration measured by the SR method may be lower than the donor or acceptor concentration.
  • the carrier mobility of the semiconductor substrate may be lower than the value in the crystalline state. A decrease in carrier mobility is caused by scattering of carriers due to disorder of the crystal structure due to lattice defects or the like.
  • the donor or acceptor concentration calculated from the carrier concentration measured by the CV method or the SR method may be lower than the chemical concentration of the element representing the donor or acceptor.
  • the donor concentration of phosphorus or arsenic as a donor or the acceptor concentration of boron (boron) as an acceptor in a silicon semiconductor is about 99% of these chemical concentrations.
  • the donor concentration of hydrogen serving as a donor in a silicon semiconductor is about 0.1% to 10% of the chemical concentration of hydrogen.
  • Each concentration herein may be a value at room temperature. As an example of the value at room temperature, the value at 300 K (Kelvin) (approximately 26.9° C.) may be used.
  • FIG. 1 is a top view showing an example of a semiconductor device 100.
  • FIG. FIG. 1 shows the positions of each member projected onto the upper surface of the semiconductor substrate 10 .
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • a semiconductor device 100 includes a semiconductor substrate 10 .
  • the semiconductor substrate 10 is a substrate made of a semiconductor material.
  • the semiconductor substrate 10 is a silicon substrate, but the material of the semiconductor substrate 10 is not limited to silicon.
  • the semiconductor substrate 10 has a first edge 161 and a second edge 162 when viewed from above.
  • simply referring to a top view means viewing from the top side of the semiconductor substrate 10 .
  • the semiconductor substrate 10 of this example has two sets of first edges 161 facing each other when viewed from above.
  • the semiconductor substrate 10 of this example has two sets of second edges 162 facing each other when viewed from above.
  • the first edge 161 is parallel to the X-axis direction.
  • the second edge 162 is parallel to the Y-axis direction.
  • the Z-axis is perpendicular to the upper surface of the semiconductor substrate 10 .
  • the first edge 161 is perpendicular to the extension direction of the gate trench portion, which will be described later.
  • the second edge 162 is parallel to the extending direction of the gate trench portion, which will be described later.
  • An active portion 160 is provided on the semiconductor substrate 10 .
  • the active portion 160 is a region through which a main current flows in the depth direction between the upper and lower surfaces of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active portion 160, but is omitted in FIG.
  • the active section 160 is provided with a transistor section 70 including transistor elements such as IGBTs.
  • transistor sections 70 and diode sections including diode elements such as FWD (Free Wheel Diode) may be alternately arranged along a predetermined arrangement direction on the upper surface of semiconductor substrate 10 .
  • a reverse blocking IGBT may be provided in the transistor section 70 .
  • three transistor sections 70 (transistor section 70-1, transistor section 70-2 and transistor section 70-3) are provided along the X-axis direction.
  • a P+ type well region or gate polysilicon, which will be described later, may be provided between the transistor portions 70 .
  • the transistor section 70 has a P+ type collector region in a region in contact with the lower surface of the semiconductor substrate 10 .
  • a gate structure having an N+ type emitter region, a P ⁇ type base region, a gate conductive portion and a gate insulating film is periodically arranged on the upper surface side of the semiconductor substrate 10.
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10 .
  • the semiconductor device 100 of this example has a gate pad 164 .
  • Semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current sensing pad. Each pad is arranged near the first edge 161 .
  • the vicinity of the first edge 161 refers to a region between the first edge 161 and the emitter electrode when viewed from above.
  • each pad may be connected to an external circuit via a wiring such as a wire.
  • a gate potential is applied to the gate pad 164 .
  • Gate pad 164 is electrically connected to the conductive portion of the gate trench portion of active portion 160 .
  • the semiconductor device 100 includes a gate wiring 130 connecting the gate pad 164 and the gate trench portion. In FIG. 1, the gate wiring 130 is hatched with oblique lines.
  • the gate wiring 130 is arranged between the active portion 160 and the first edge 161 or the second edge 162 when viewed from above.
  • the gate wiring 130 of this example surrounds the active portion 160 when viewed from above.
  • a region surrounded by the gate wiring 130 in top view may be the active portion 160 .
  • the gate wiring 130 is connected to the gate pad 164 .
  • the gate wiring 130 is arranged above the semiconductor substrate 10 .
  • the gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the gate wiring 130 has a first wiring 131 , a second wiring 132 and a curved portion 133 .
  • the first wiring 131 is provided between the first edge 161 and the active portion 160 .
  • the second wiring 132 is provided between the second edge 162 and the active portion 160 .
  • Curved portion 133 connects first wiring 131 and second wiring 132 .
  • the curved portions 133 may be provided near four corners of the semiconductor substrate 10 . Curved portion 133 may be a portion having a curve.
  • the gate wiring 130 has two first wirings 131 , two second wirings 132 and four curved portions 133 .
  • the outer well region 11 is provided so as to overlap with the gate wiring 130 . In other words, like the gate wiring 130, the outer well region 11 surrounds the active portion 160 when viewed from above. The outer well region 11 is also provided to extend with a predetermined width in a range that does not overlap with the gate wiring 130 .
  • the outer well region 11 is a region of the second conductivity type.
  • the peripheral well region 11 in this example is of P+ type (see FIG. 2).
  • the impurity concentration of outer well region 11 may be 5.0 ⁇ 10 17 atoms/cm 3 or more and 5.0 ⁇ 10 19 atoms/cm 3 or less.
  • the impurity concentration of outer well region 11 may be 2.0 ⁇ 10 18 atoms/cm 3 or more and 2.0 ⁇ 10 19 atoms/cm 3 or less.
  • the semiconductor device 100 also includes a temperature sensing portion (not shown), which is a PN junction diode made of polysilicon or the like, and a current detecting portion (not shown) that simulates the operation of the transistor portion 70 provided in the active portion 160.
  • the temperature sensing section may be connected to the anode pad and the cathode pad through wiring.
  • the temperature sensing portion is provided, it is preferably provided in the center of the semiconductor substrate 10 in the X-axis direction and the Y-axis direction.
  • the semiconductor device 100 of this example includes an edge termination structure portion 90 between the active portion 160 and the first edge 161 or the second edge 162 when viewed from above.
  • the edge termination structure 90 of this example is arranged between the peripheral gate line 130 and the first edge 161 or the second edge 162 .
  • the edge termination structure 90 reduces electric field concentration on the upper surface side of the semiconductor substrate 10 .
  • Edge termination structure 90 may include at least one of a guard ring, a field plate, and a resurf annularly surrounding active portion 160 . Edge termination structure 90 is described in detail in FIG.
  • FIG. 2 is a diagram showing a comparative example of area D in FIG.
  • FIG. 2 is an enlarged view of area D in FIG.
  • a region D is a region including the transistor portion 70 in the vicinity of the first wiring 131 of the gate wiring 130 .
  • the semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 , an outer peripheral well region 11 , an emitter region 12 and a contact region 15 provided inside the upper surface side of the semiconductor substrate 10 .
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of the trench portion.
  • the semiconductor device 100 of this example includes an emitter electrode 52 and a gate wiring 130 (first wiring 131) provided above the upper surface of the semiconductor substrate 10.
  • FIG. Emitter electrode 52 and gate interconnection 130 are provided separately from each other.
  • An interlayer insulating film is provided between emitter electrode 52 and gate line 130 and the upper surface of semiconductor substrate 10 . In FIG. 2, an interlayer insulating film is omitted.
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the outer peripheral well region 11 , the emitter region 12 and the contact region 15 .
  • Emitter electrode 52 contacts emitter region 12 and contact region 15 on the upper surface of semiconductor substrate 10 through contact hole 54 .
  • the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through a contact hole 56 provided in the interlayer insulating film.
  • the emitter electrode 52 is connected to the dummy conductive portion within the dummy trench portion 30 via the dummy polysilicon 36 .
  • the emitter electrode 52 may be connected to the dummy conductive portion of the dummy trench portion 30 at the tip of the dummy trench portion 30 in the Y-axis direction.
  • the dummy polysilicon 36 is made of polysilicon, which is a conductive material.
  • the dummy polysilicon 36 may be provided above the semiconductor substrate 10 .
  • the gate wiring 130 is connected to the gate polysilicon 46 through the contact hole 58 provided in the interlayer insulating film. Gate polysilicon 46 connects with gate trench portion 40 . That is, the gate wiring 130 is connected to the gate trench portion 40 through the gate polysilicon 46 .
  • the gate wiring 130 may be connected to the gate conductive portion of the gate trench portion 40 at the tip portion 41 of the gate trench portion 40 in the Y-axis direction. Gate wiring 130 is not connected to the dummy conductive portion in dummy trench portion 30 .
  • the gate polysilicon 46 is made of polysilicon, which is a conductive material. A gate polysilicon 46 may be provided above the semiconductor substrate 10 .
  • the gate polysilicon 46 is provided along the extending direction (X-axis direction) of the gate wiring 130 .
  • Gate polysilicon 46 is provided along the edge (first edge 161 in FIG. 1). In the comparative example, the gate polysilicon 46 is continuously provided in the X-axis direction.
  • the emitter electrode 52 is made of a material containing metal.
  • the emitter electrode 52 is made of aluminum or a metal alloy such as an aluminum-silicon alloy such as AlSi, AlSiCu.
  • the emitter electrode 52 may have a barrier metal made of titanium, a titanium compound, or the like under the region made of aluminum or the like. Further, the contact hole may have a plug formed by embedding tungsten or the like so as to be in contact with the barrier metal and the aluminum or the like.
  • the transistor section 70 has a plurality of trench sections arranged in the arrangement direction.
  • trench portions are provided in the active portion 160 and the outer well region 11 on the upper surface of the semiconductor substrate 10 .
  • the trench portions are provided in a stripe shape in the top view of the transistor portion 70 .
  • one or more gate trench sections 40 and one or more dummy trench sections 30 are alternately provided along the arrangement direction.
  • one gate trench portion 40 and one dummy trench portion 30 are provided alternately.
  • the arrangement direction in FIG. 2 is the X-axis direction.
  • the gate trench portion 40 of this example connects the two straight portions 39 extending along the extending direction perpendicular to the arrangement direction (the portion of the trench that is linear along the extending direction) and the two straight portions 39 . It may have a tip 41 .
  • the stretching direction in FIG. 2 is the Y-axis direction.
  • At least a portion of the tip portion 41 is preferably provided in a curved shape when viewed from above.
  • the dummy trench portions 30 are provided between the respective straight portions 39 of the gate trench portions 40 .
  • One dummy trench portion 30 may be provided between the straight portions 39, or a plurality of dummy trench portions 30 may be provided. In this example, one dummy trench portion 30 is provided between each straight portion 39 .
  • the diffusion depth of the outer peripheral well region 11 may be deeper than the depths of the gate trench portion 40 and the dummy trench portion 30 .
  • Y-axis direction ends of the gate trench portion 40 and the dummy trench portion 30 are provided in the outer peripheral well region 11 when viewed from above. That is, the bottom of each trench in the depth direction is covered with the outer well region 11 at the end of each trench in the Y-axis direction. As a result, electric field concentration at the bottom of each trench can be relaxed.
  • the semiconductor device 100 may include the gate trench portion 40 or the dummy trench portion 30 that is entirely provided in the outer peripheral well region 11 when viewed from above.
  • a mesa portion is provided between each trench portion in the arrangement direction.
  • the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate 10 .
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate 10 .
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa portion of this example extends in the extension direction (Y-axis direction) along the trench on the upper surface of the semiconductor substrate 10 .
  • the transistor section 70 is provided with the mesa section 60 .
  • Each mesa portion 60 may be provided with at least one of the first conductivity type emitter region 12 and the second conductivity type contact region 15 .
  • the emitter region 12 in this example is of N+ type and the contact region 15 is of P+ type.
  • the emitter region 12 and the contact region 15 may be provided between the base region and the upper surface of the semiconductor substrate 10 in the depth direction.
  • the mesa portion 60 of the transistor portion 70 has the emitter region 12 exposed on the upper surface of the semiconductor substrate 10 .
  • the emitter region 12 is provided in contact with the gate trench portion 40 .
  • the mesa portion 60 in contact with the gate trench portion 40 may be provided with the contact region 15 exposed to the upper surface of the semiconductor substrate 10 .
  • the contact region 15 is exposed on the upper surface of the semiconductor substrate 10 in the mesa portion 60 and arranged closest to the gate wiring 130 .
  • Each of the contact region 15 and the emitter region 12 in the mesa portion 60 is provided from one trench portion to the other trench portion in the X-axis direction.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 are alternately arranged along the extension direction (Y-axis direction) of the trench portion.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 may be provided in stripes along the extending direction (Y-axis direction) of the trench portion.
  • an emitter region 12 is provided in a region in contact with the trench portion, and a contact region 15 is provided in a region sandwiched between the emitter regions 12 .
  • FIG. 3 is a diagram showing an example of a gg section in FIG.
  • the gg section is the XZ plane passing through the emitter region 12 . Note that the dimensions in FIG. 3 do not necessarily match the dimensions in FIG.
  • Semiconductor device 100 of this example has semiconductor substrate 10 , interlayer insulating film 38 , emitter electrode 52 , collector electrode 24 and protective film 150 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface 21 of the semiconductor substrate 10 .
  • the interlayer insulating film 38 is a film including at least one layer of an insulating film such as silicate glass doped with an impurity such as boron or phosphorus, a thermal oxide film, and other insulating films.
  • the contact hole 54 described with reference to FIG. 2 is provided in the interlayer insulating film 38 .
  • the emitter electrode 52 is provided above the interlayer insulating film 38 . Emitter electrode 52 is in contact with top surface 21 of semiconductor substrate 10 through contact hole 54 in interlayer insulating film 38 . Note that the emitter electrode 52 may be provided above the outer peripheral well region 11 . A gate wiring 130 may be provided above the outer well region 11 . In this example, a gate polysilicon 46 is provided below the gate wiring 130 .
  • the collector electrode 24 is provided on the bottom surface 23 of the semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • the direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as the depth direction.
  • Each mesa portion 60 is provided with a base region 14 of the second conductivity type.
  • Emitter region 12 and contact region 15 are provided between top surface 21 of semiconductor substrate 10 and base region 14 .
  • the base region 14 in this example is P-type.
  • the semiconductor substrate 10 has a first conductivity type drift region 18 .
  • Drift region 18 in this example is N-type.
  • an N+ type emitter region 12 and a P ⁇ type base region 14 are provided in order from the upper surface 21 side of the semiconductor substrate 10 .
  • a drift region 18 is provided below the base region 14 .
  • the mesa portion 60 may be provided with an N+ type accumulation region (not shown).
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and provided in contact with the gate trench portion 40 .
  • the emitter region 12 may be in contact with trench portions on both sides of the mesa portion 60 .
  • Emitter region 12 has a higher doping concentration than drift region 18 .
  • a base region 14 is provided below the emitter region 12 .
  • the base region 14 in this example is provided in contact with the emitter region 12 .
  • the base region 14 may contact trench portions on both sides of the mesa portion 60 .
  • the impurity concentration peak of the base region 14 is, for example, 2.5 ⁇ 10 17 atoms/cm 3 .
  • the impurity concentration of base region 14 may be 5.0 ⁇ 10 16 atoms/cm 3 or more and 1.0 ⁇ 10 18 atoms/cm 3 or less.
  • the mesa portion 60 is provided with the P+ type contact region 15 and the P ⁇ type base region 14 in this order from the upper surface 21 side of the semiconductor substrate 10 .
  • a drift region 18 is provided below the base region 14 .
  • An N+ type buffer region 20 may be provided under the drift region 18 .
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • Buffer region 20 may have a concentration peak with a higher doping concentration than drift region 18 .
  • the doping concentration of the concentration peak refers to the doping concentration at the apex of the concentration peak.
  • an average value of doping concentrations in a region where the doping concentration distribution is substantially flat may be used as the doping concentration of the drift region 18.
  • the buffer region 20 may be formed by ion-implanting hydrogen (protons) or an N-type dopant such as phosphorus.
  • the buffer region 20 of this example is formed by implanting hydrogen ions.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the bottom end of the base region 14 from reaching the P+ type collector region 22 .
  • a P+ type collector region 22 is provided under the buffer region 20 .
  • the acceptor concentration of collector region 22 is higher than the acceptor concentration of base region 14 .
  • Collector region 22 may contain the same acceptor as base region 14 or may contain a different acceptor.
  • the acceptor of the collector region 22 is boron, for example. Elements that serve as acceptors are not limited to the above examples.
  • the collector region 22 is exposed on the bottom surface 23 of the semiconductor substrate 10 and connected to the collector electrode 24 .
  • Collector electrode 24 may contact the entire bottom surface 23 of semiconductor substrate 10 .
  • Emitter electrode 52 and collector electrode 24 are made of a metal material such as aluminum.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10 .
  • a plurality of gate trench portions 40 and a plurality of dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10 .
  • Each trench extends from the upper surface 21 of the semiconductor substrate 10 through the base region 14 and reaches the drift region 18 .
  • each trench portion also penetrates these doping regions and reaches drift region 18 .
  • the fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the gate trench portion 40 has a gate trench provided in the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42 and a gate conductive portion 44.
  • the gate conductive portion 44 is made of polysilicon, which is a conductive material. Gate conductive portion 44 may be formed of the same material as gate polysilicon 46 .
  • a gate insulating film 42 is provided to cover the inner wall of the gate trench. The gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench. In FIG. 3, the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10 from each other.
  • the gate conductive portion 44 in the gate trench portion 40 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the gate conductive portion 44 is electrically connected to the gate wiring 130 .
  • a predetermined gate voltage is applied to the gate conductive portion 44 , a channel is formed by an electron inversion layer in the surface layer of the interface contacting the gate trench portion 40 in the base region 14 .
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench section 30 has a dummy trench provided in the upper surface 21 of the semiconductor substrate 10 , a dummy insulating film 32 and a dummy conductive section 34 .
  • the dummy conductive portion 34 is made of polysilicon, which is a conductive material.
  • the dummy conductive portion 34 may be made of the same material as the dummy polysilicon 36 .
  • the dummy conductive portion 34 is electrically connected to the emitter electrode 52 .
  • a dummy insulating film 32 is provided to cover the inner wall of the dummy trench. In FIG.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the gate trench portion 40 and the dummy trench portion 30 of this example are covered with an interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10 .
  • the bottoms of the dummy trench portion 30 and the gate trench portion 40 may be curved (curved in cross section) convex downward.
  • a protective film 150 is provided on the upper surface of the emitter electrode 52 . By providing the protective film 150 on the upper surface of the emitter electrode 52, the electrode can be protected.
  • the protective film 150 may be provided by patterning.
  • the protective film 150 is, for example, a polyimide film.
  • FIG. 4 is a diagram showing an example of the aa section in FIG.
  • the aa cross section is the YZ plane passing through the contact hole 56 .
  • the dimensions in FIG. 4 do not necessarily match the dimensions in FIG.
  • Semiconductor device 100 of this example has semiconductor substrate 10 , interlayer insulating film 38 , emitter electrode 52 , collector electrode 24 and protective film 150 in the cross section. 4, illustration of the vicinity of the lower surface 23 of the semiconductor substrate 10 is omitted.
  • the dummy conductive portion 34 in the dummy trench portion 30 is connected to the emitter electrode 52 through the contact hole 56 .
  • the gate wiring 130 is connected to the gate conductive portion 44 .
  • FIG. 5 is a diagram showing an example of a bb cross section in FIG.
  • the bb cross section is the YZ plane passing through the contact hole 54 .
  • the dimensions in FIG. 5 do not necessarily match the dimensions in FIG.
  • Semiconductor device 100 of this example has semiconductor substrate 10 , interlayer insulating film 38 , emitter electrode 52 , collector electrode 24 and protective film 150 in the cross section. 5, illustration of the vicinity of the lower surface 23 of the semiconductor substrate 10 is omitted.
  • the upper surface 21 of the semiconductor substrate 10 is connected to the emitter electrode 52 through the contact hole 54 .
  • FIG. 6 is a diagram showing an example of a cc cross section in FIG.
  • the cc cross section is the YZ plane passing through the straight portion 39 of the gate trench portion 40 . Note that the dimensions in FIG. 6 do not necessarily match the dimensions in FIG.
  • Semiconductor device 100 of this example has semiconductor substrate 10 , interlayer insulating film 38 , emitter electrode 52 , collector electrode 24 and protective film 150 in the cross section. 6, illustration of the vicinity of the lower surface 23 of the semiconductor substrate 10 is omitted.
  • the gate wiring 130 is connected to the gate conductive portion 44 .
  • a thin insulating film 43 is provided between the gate polysilicon 46 and the peripheral well region 11 .
  • the insulating film 43 is provided when the gate insulating film 42 and the dummy insulating film 32 are formed.
  • a hole current flows from the edge termination structure 90 to the emitter electrode 52 .
  • the hole current increases the potential of the outer well region 11 , generating a potential difference between the gate polysilicon 46 and the outer well region 11 .
  • the thin insulating film 43 exists between the gate polysilicon 46 and the outer peripheral well region 11, the insulating film 43 may be destroyed by the potential difference. For example, if the potential difference exceeds 80 V, dielectric breakdown may occur in the insulating film 43 between the gate polysilicon 46 and the outer well region 11, causing chip failure.
  • FIG. 7 is a diagram showing an example of an embodiment of area D in FIG.
  • FIG. 7 is an enlarged view of area D in FIG.
  • the semiconductor device 100 of FIG. 7 differs from the semiconductor device 100 of FIG. 2 in the configuration of the gate polysilicon 46 .
  • Other configurations of the semiconductor device 100 of FIG. 7 may be the same as those of the semiconductor device 100 of FIG.
  • a plurality of gate polysilicon 46 are provided.
  • a plurality of gate polysilicon 46 are provided along the extending direction (X-axis direction) of the gate wiring 130 .
  • the gate polysilicon 46 is discretely provided along the extending direction of the gate wiring 130 .
  • a plurality of gate polysilicon 46 are provided along the edge (first edge 161 in FIG. 1). By providing a plurality of gate polysilicon 46, the area where the gate polysilicon 46 is provided can be reduced in top view.
  • the plurality of gate polysilicon 46 connect the plurality of gate trench portions 40 to the gate wiring 130 respectively.
  • at least one gate trench portion 40 of the plurality of gate trench portions 40 is connected to one gate polysilicon 46 of the plurality of gate polysilicon 46 . That is, one gate trench portion 40 is connected to one gate polysilicon 46 .
  • one gate trench portion 40 is connected to one gate polysilicon 46 at the tip portion 41 . With such a configuration, even if the gate polysilicon 46 is discretely provided, the gate conductive portion 44 and the gate wiring 130 can be electrically connected.
  • the width D1 in the array direction of the gate trench portion 40 including the two straight portions 39 may be larger than the width D2 of the gate polysilicon 46 connecting to the gate trench portion 40 in the array direction.
  • the gate polysilicon 46 can be provided only in the region overlapping the gate trench portion 40 in the arrangement direction, and the area where the gate polysilicon 46 is provided can be reduced in top view.
  • Width D2 is preferably large. Width D2 may be 50% or more of width D1. Width D2 may be 80% or more of width D1.
  • the gate polysilicon 46 has a longitudinal length in the direction from the gate wiring 130 toward the gate trench portion 40 .
  • the gate polysilicon 46 has a length in the extending direction of the gate trench portion 40 .
  • the gate polysilicon 46 is elongated in the Y-axis direction.
  • FIG. 8 is a diagram showing an example of a dd cross section in FIG.
  • the dd cross section is the YZ plane passing through the contact hole 56 . Since the gate polysilicon 46 is provided below the first wiring 131 of the gate wiring 130 in this cross section, it is the same as in FIG. Therefore, in this section, the gate wiring 130 is connected to the gate conductive portion 44 .
  • FIG. 9 is a diagram showing an example of the ee cross section in FIG.
  • the ee cross section is the YZ plane passing through the contact hole 54 .
  • the cross section of FIG. 9 differs from that of FIG. 5 in that gate polysilicon 46 is not provided.
  • Other configurations of the cross section of FIG. 9 may be the same as those of FIG.
  • the area where the gate polysilicon 46 is provided is reduced in top view. Since the gate polysilicon 46 is not provided in the cross section of FIG. Therefore, even if the potential of the outer well region 11 rises due to the hole current, the insulating film between the gate wiring 130 and the outer well region 11 can be prevented from being destroyed.
  • FIG. 10 is a diagram showing an example of the ff section in FIG.
  • the ff cross section is the YZ plane passing through the straight portion 39 of the gate trench portion 40 .
  • the cross section of FIG. 10 differs from that of FIG. 6 in that gate polysilicon 46 is not provided.
  • Other configurations of the cross section of FIG. 10 may be the same as those of FIG. Since the gate polysilicon 46 is not provided in this section, the gate wiring 130 is not connected to the gate conductive portion 44 .
  • FIG. 11 is a diagram showing another example of the embodiment of area D in FIG.
  • FIG. 11 is an enlarged view of area D in FIG.
  • the semiconductor device 100 of FIG. 11 differs from the semiconductor device 100 of FIG. 7 in the configuration of the gate polysilicon 46 and the gate trench portion 40 .
  • Other configurations of the semiconductor device 100 of FIG. 11 may be the same as those of the semiconductor device 100 of FIG.
  • the gate trench portion 40 is provided extending to the gate wiring 130 . At least part of the gate trench portion 40 is provided to extend below the gate wiring 130 . In FIG. 11, the tip portion 41 of the gate trench portion 40 overlaps the gate wiring 130 when viewed from above. By providing at least a portion of the gate trench portion 40 up to the gate wiring 130, the area for providing the gate polysilicon 46 can be further reduced when viewed from above. Therefore, it is possible to increase the area where the thick insulating film is provided between the gate wiring 130 and the outer peripheral well region 11 as shown in the cross section of FIG.
  • FIG. 12 is a diagram showing an example of the hh cross section in FIG.
  • the hh cross section is the YZ plane passing through the contact hole 56 .
  • the cross section of FIG. 12 differs from the cross section of FIG. 8 in the configuration of gate polysilicon 46 and gate trench portion 40 .
  • Other configurations of the cross section of FIG. 12 may be the same as those of the cross section of FIG.
  • the gate polysilicon 46 is provided between the gate trench portion 40 and the gate wiring 130 in the depth direction. With such a configuration, the area where the gate polysilicon 46 is provided can be further reduced when viewed from above. Further, in order to further reduce the area where the gate polysilicon 46 is provided when viewed from above, the gate polysilicon 46 is preferably provided only between the gate trench portion 40 and the gate wiring 130 .
  • FIG. 13 is a diagram showing another example of the embodiment of area D in FIG.
  • the semiconductor device 100 of FIG. 13 differs from the semiconductor device 100 of FIG. 7 in the configuration of the gate polysilicon 46 and the gate trench portion 40 .
  • Other configurations of the semiconductor device 100 of FIG. 13 may be the same as those of the semiconductor device 100 of FIG.
  • the gate trench portion 40 of this example has only one linear portion 39 extending along the extending direction perpendicular to the arrangement direction.
  • the linear portion 39 of one gate trench portion 40 is connected to one gate polysilicon 46 .
  • the width D3 of the gate trench portion 40 in the arrangement direction is larger than the width D4 of the gate polysilicon 46 connected to the gate trench portion in the arrangement direction.
  • the gate polysilicon 46 can be provided only in the region overlapping the gate trench portion 40 in the arrangement direction, and the area where the gate polysilicon 46 is provided can be reduced in top view. Therefore, the region where the thick insulating film is provided between the gate wiring 130 and the outer peripheral well region 11 can be increased, and the breakage of the insulating film at the time of turn-off can be suppressed.
  • Width D4 is preferably large. Width D4 may be 50% or more of width D3. Width D4 may be 80% or more of width D3.
  • the gate polysilicon 46 has a longitudinal length in the direction from the gate wiring 130 toward the gate trench portion 40 .
  • the gate polysilicon 46 has a length in the extending direction of the gate trench portion 40 .
  • the gate polysilicon 46 is elongated in the Y-axis direction.
  • FIG. 14 is a diagram showing a comparative example of area E in FIG.
  • FIG. 2 is an enlarged view of area E in FIG.
  • a region E is a region including the transistor portion 70 near the curved portion 133 of the gate wiring 130 .
  • the semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 and an outer peripheral well region 11 provided inside the upper surface side of the semiconductor substrate 10 .
  • emitter region 12 and contact region 15 are omitted.
  • the gate polysilicon 46 is provided along the curved portion 133 of the gate wiring 130 . Therefore, gate polysilicon 46 also has a curve. A tip portion 41 of the gate trench portion 40 is provided along the gate polysilicon 46 .
  • the outer well region 11 may be provided stepwise as shown in FIG. In the comparative example, the gate polysilicon 46 is continuously provided in the X-axis direction.
  • FIG. 15 is a diagram showing an example of an embodiment of area E in FIG.
  • FIG. 15 is an enlarged view of area E in FIG.
  • the semiconductor device 100 of FIG. 15 differs from the semiconductor device 100 of FIG. 14 in the configuration of the gate polysilicon 46 .
  • Other configurations of the semiconductor device 100 of FIG. 15 may be the same as those of the semiconductor device 100 of FIG.
  • a plurality of gate polysilicon 46 are provided.
  • a plurality of gate polysilicon 46 are provided along the arrangement direction (X-axis direction) perpendicular to the extending direction of the gate trench portion 40 .
  • the gate polysilicon 46 is discretely provided along the X-axis direction.
  • a plurality of gate polysilicon 46 are provided along the curved portion 133 of the gate wiring 130 .
  • one gate trench portion 40 is connected to one gate polysilicon 46 at the tip portion 41. As shown in FIG.
  • the width D5 in the array direction of the gate trench portion 40 including the two straight portions 39 may be larger than the width D6 of the gate polysilicon 46 connected to the gate trench portion 40 in the array direction.
  • the gate polysilicon 46 can be provided only in the region overlapping the gate trench portion 40 in the arrangement direction, and the area where the gate polysilicon 46 is provided can be reduced in top view. Therefore, the region where the thick insulating film is provided between the gate wiring 130 and the outer peripheral well region 11 can be increased, and the breakage of the insulating film at the time of turn-off can be suppressed.
  • Width D6 is preferably large. Width D6 may be 50% or more of width D5. Width D6 may be 80% or more of width D5.
  • the gate polysilicon 46 has a longitudinal length in the direction from the gate wiring 130 toward the gate trench portion 40 .
  • the gate polysilicon 46 has a length in the extending direction of the gate trench portion 40 .
  • the gate polysilicon 46 is elongated in the Y-axis direction.
  • FIG. 16 is a diagram showing another example of the embodiment of area E in FIG. FIG. 16 is an enlarged view of area E in FIG.
  • the semiconductor device 100 of FIG. 16 differs from the semiconductor device 100 of FIG. 15 in the configuration of the gate polysilicon 46 .
  • Other configurations of the semiconductor device 100 of FIG. 16 may be the same as those of the semiconductor device 100 of FIG.
  • the gate polysilicon 46 in FIG. 16 is defined as gate polysilicon 46-1, gate polysilicon 46-2, and gate polysilicon 46-3 from the negative side in the X-axis direction.
  • the longitudinal directions of the gate polysilicon 46 are defined as longitudinal direction E1, longitudinal direction E2, and longitudinal direction E3, respectively.
  • the extending directions of the portion of the gate wiring 130 connected to each gate polysilicon 46 are assumed to be an extending direction E4, an extending direction E5, and an extending direction E6, respectively.
  • each gate polysilicon 46 is changed based on the extension direction of the portion of the gate wiring 130 connected to the gate polysilicon 46 .
  • the longitudinal direction of each gate polysilicon 46 is changed so as to be substantially perpendicular to the extending direction of the portion of the gate wiring 130 connected to the gate polysilicon 46 .
  • Substantially vertical may include an error of ⁇ 10% with respect to the vertical. Therefore, the angle formed between the longitudinal direction and the extending direction of the gate trench portion 40 becomes smaller in the order of the gate polysilicon 46-1, the gate polysilicon 46-2, and the gate polysilicon 46-3.
  • the longitudinal directions of at least two gate polysilicon 46 have different angles with respect to the extension direction (Y-axis direction) of the gate trench portion 40 .
  • an angle ⁇ 2 formed between the longitudinal direction E2 of the gate polysilicon 46-2 and the extending direction of the gate trench portion 40 and an angle ⁇ 3 formed between the longitudinal direction E3 of the gate polysilicon 46-3 and the extending direction of the gate trench portion 40 are different.
  • the angle ⁇ 1 formed between the longitudinal direction E1 of the gate polysilicon 46-1 and the extending direction of the gate trench portion 40 and the angle ⁇ 2 formed between the longitudinal direction E2 of the gate polysilicon 46-2 and the extending direction of the gate trench portion 40 are different. may be the same.
  • the angles ⁇ 1, ⁇ 2, and ⁇ 3 may be different from each other.
  • FIG. 17 is a diagram showing another example of the embodiment of area E in FIG.
  • FIG. 17 is an enlarged view of area D in FIG.
  • Semiconductor device 100 of FIG. 18 differs from semiconductor device 100 of FIG. 15 in the configuration of gate polysilicon 46 and gate trench portion 40 .
  • Other configurations of the semiconductor device 100 of FIG. 18 may be the same as those of the semiconductor device 100 of FIG.
  • the gate trench portion 40 is provided extending to the gate wiring 130 . At least part of the gate trench portion 40 is provided to extend below the gate wiring 130 . In FIG. 18, the tip portion 41 of the gate trench portion 40 overlaps the gate wiring 130 when viewed from above.
  • the area for providing the gate polysilicon 46 can be further reduced when viewed from above. Therefore, the region where the thick insulating film is provided between the gate wiring 130 and the outer peripheral well region 11 can be increased, and the breakage of the insulating film at the time of turn-off can be suppressed.
  • the gate polysilicon 46 may be provided between the gate trench portion 40 and the gate wiring 130 in the depth direction.
  • region D and the examples of region E may be combined as appropriate.
  • the embodiment of FIG. 7 and the embodiment of FIG. 16 are combined.
  • the extending direction of the gate wiring 130 is substantially perpendicular to the longitudinal direction of each gate polysilicon 46 . 7 in the vicinity of the first wiring 131, and the configuration in FIG. , the longitudinal direction of each gate polysilicon 46 can be varied.
  • each gate trench portion 40 and the gate wiring 130 can be connected at the shortest distance.
  • the longitudinal direction of the gate polysilicon 46 connected to the first wiring 131 and the longitudinal direction of the gate polysilicon 46 connected to the curved portion 133 are different.
  • FIG. 7 and the embodiment of FIG. 17 may be combined.
  • at least part of the gate trench portion 40 is provided to extend below the curved portion 133 of the gate wiring 130 .
  • at least one gate polysilicon 46 is provided between the gate trench portion 40 and the curved portion 133 in the depth direction.
  • at least one gate polysilicon 46 has a longitudinal length in the direction from the first wiring 131 of the gate wiring 130 toward the gate trench portion 40 . Examples of combinations of embodiments are not limited to these.
  • FIG. 18 is a diagram showing an example of the edge termination structure portion 90.
  • FIG. FIG. 18 shows an edge termination structure 90 near cross-section cc of FIG.
  • Edge termination structure 90 includes polysilicon 47 , a plurality of guard rings 92 , an oxide layer 94 and a field plate 96 .
  • Each guard ring 92 may be provided so as to surround the active portion 160 on the upper surface 21 .
  • the plurality of guard rings 92 may have the function of extending the depletion layer generated in the active portion 160 to the outside of the semiconductor substrate 10 . As a result, electric field concentration inside the semiconductor substrate 10 can be prevented, and the breakdown voltage of the semiconductor device 100 can be improved.
  • the guard ring 92 of this example is a P+ type semiconductor region formed near the upper surface 21 by ion irradiation.
  • the depth of the bottom of guard ring 92 may be deeper than the depth of the bottoms of gate trench portion 40 and dummy trench portion 30 .
  • Field plate 96 is formed of a conductive material such as metal. Field plate 96 may be formed of the same material as emitter electrode 52 . Field plate 96 is provided on interlayer insulating film 38 . Field plate 96 is connected to guard ring 92 through polysilicon 47 . As described above, in the edge termination structure 90, a hole current flows from the edge termination structure 90 to the emitter electrode 52 during turn-off.
  • FIG. 19 is a diagram showing an example of the ii section in FIG.
  • the ii section is the XZ plane passing through the second wiring 132 of the gate wiring 130 . Note that each dimension in FIG. 19 does not necessarily match those in other drawings.
  • the gate trench portion 40 is not connected to the gate wiring 130 in this cross section. Therefore, gate polysilicon 46 is not provided.
  • the gate polysilicon 46 does not have to be provided below the second wiring 132 of the gate wiring 130 .
  • the gate polysilicon 46 may be provided below the first wiring 131 of the gate wiring 130 .
  • DESCRIPTION OF SYMBOLS 10 Semiconductor substrate, 11. Perimeter well region, 12. Emitter region, 14. Base region, 15. Contact region, 18. Drift region, 20. Buffer region, 21.. Upper surface, 22. collector region 23 lower surface 24 collector electrode 30 dummy trench portion 32 dummy insulating film 34 dummy conductive portion 36 dummy polysilicon 38 interlayer insulating film 39... straight portion, 40... gate trench portion, 41... tip portion, 42... gate insulating film, 43... insulating film, 44... gate conductive portion, 46... gate polysilicon, 47...

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Abstract

半導体基板を備える半導体装置であって、半導体基板は、活性部と、半導体基板の上面において活性部に設けられ、延伸方向に沿って延伸する複数のゲートトレンチ部とを有し、活性部と半導体基板の端辺との間に設けられるゲート配線と、端辺に沿って互いに離れて配置され、複数のゲートトレンチ部をそれぞれゲート配線に接続する複数のゲートポリシリコンとを更に備える半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置において、エッジ終端領域で発生したホールにより絶縁破壊が起こることが知られている（例えば、特許文献１参照）。また、ゲートランナーとしてゲートポリシリコン層を設ける構成が知られている（例えば、特許文献２参照）。また、ゲート配線の信頼性を高くする技術が知られている（例えば、特許文献３参照）。
　特許文献１　特開２０１８－２０６８７３号公報
　特許文献２　国際公開第２０１６－０９８４０９号公報
　特許文献３　特開２０１７－１３５２４５号公報
解決しようとする課題
　ＩＧＢＴ装置等の半導体装置においては、ターンオフ時の破壊を抑制することが好ましい。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、半導体基板を備える半導体装置を提供する。半導体基板は、活性部を有してよい。半導体基板は、複数のゲートトレンチ部を有してよい。ゲートトレンチ部は、半導体基板の上面において活性部に設けられてよい。ゲートトレンチ部は、延伸方向に沿って延伸してよい。半導体装置は、ゲート配線を備えてよい。ゲート配線は、活性部と半導体基板の端辺との間に設けられてよい。半導体装置は、複数のゲートポリシリコンを備えてよい。ゲートポリシリコンは、端辺に沿って互いに離れて配置されてよい。ゲートポリシリコンは、複数のゲートトレンチ部をそれぞれゲート配線に接続してよい。
　複数のゲートトレンチ部の内少なくとも１つのゲートトレンチ部は、複数のゲートポリシリコンの内１つのゲートポリシリコンと接続してよい。
　少なくとも１つのゲートトレンチ部は、延伸方向に沿って延伸する２つの直線部分を有してよい。少なくとも１つのゲートトレンチ部は、２つの直線部分を接続する先端部を有してよい。２つの直線部分を含むゲートトレンチ部の、延伸方向と垂直な配列方向における幅は、配列方向における当該ゲートトレンチ部と接続するゲートポリシリコンの幅より大きくてよい。
　少なくとも１つのゲートトレンチ部は、延伸方向に沿って延伸する１つの直線部分を有してよい。延伸方向と垂直な配列方向におけるゲートトレンチ部の幅は、配列方向における当該ゲートトレンチ部と接続するゲートポリシリコンの幅より大きくてよい。
　ゲートポリシリコンは、ゲート配線が延伸する方向に沿って、離散的に設けられていてよい。
　半導体基板は、延伸方向と垂直な２つの第１端辺を有してよい。半導体基板は、延伸方向と平行な２つの第２端辺を有してよい。ゲート配線は、第１端辺と活性部との間に設けられた第１配線を有してよい。ゲート配線は、第２端辺と活性部との間に設けられた第２配線を有してよい。ゲートポリシリコンは、第１配線の下方に設けられてよい。ゲートポリシリコンは、第２配線の下方に設けられなくてよい。
　ゲートポリシリコンは、ゲート配線からゲートトレンチ部に向かう方向に長手を有してよい。ゲートポリシリコンは、延伸方向に長手を有してよい。
　ゲートトレンチ部の少なくとも一部は、ゲート配線の下方まで延伸して設けられてよい。ゲートポリシリコンは、深さ方向においてゲートトレンチ部とゲート配線の間に設けられてよい。
　少なくとも２つのゲートポリシリコンの長手方向は、延伸方向との成す角度が異なってよい。
　ゲート配線は、第１配線および第２配線を接続する曲線部分を有してよい。第１配線に接続するゲートポリシリコンの長手方向と、曲線部分に接続するゲートポリシリコンの長手方向とが異なってよい。
　ゲートトレンチ部の少なくとも一部は、ゲート配線の曲線部分の下方まで延伸して設けられてよい。少なくとも１つのゲートポリシリコンは、深さ方向においてゲートトレンチ部と曲線部分の間に設けられてよい。少なくとも１つのゲートポリシリコンは、ゲート配線の第１配線からゲートトレンチ部に向かう方向に長手を有してよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の一例を示す上面図である。 図１における領域Ｄの比較例を示す図である。 図２におけるｇ－ｇ断面の一例を示す図である。 図２におけるａ－ａ断面の一例を示す図である。 図２におけるｂ－ｂ断面の一例を示す図である。 図２におけるｃ－ｃ断面の一例を示す図である。 図１における領域Ｄの実施例の一例を示す図である。 図７におけるｄ－ｄ断面の一例を示す図である。 図７におけるｅ－ｅ断面の一例を示す図である。 図７におけるｆ－ｆ断面の一例を示す図である。 図１における領域Ｄの実施例の他の例を示す図である。 図１１におけるｈ－ｈ断面の一例を示す図である。 図１における領域Ｄの実施例の他の例を示す図である。 図１における領域Ｅの比較例を示す図である。 図１における領域Ｅの実施例の一例を示す図である。 図１における領域Ｅの実施例の他の例を示す図である。 図１における領域Ｅの実施例の他の例を示す図である。 エッジ終端構造部９０の一例を示す図である。 図１におけるｉ－ｉ断面の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　また、半導体基板の深さ方向における中心から、半導体基板の上面までの領域を、上面側と称する場合がある。同様に、半導体基板の深さ方向における中心から、半導体基板の下面までの領域を、下面側と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においては、ドーピング濃度とは、熱平衡状態におけるドナーの濃度またはアクセプタの濃度を意味する。本明細書においては、ネット・ドーピング濃度とは、ドナー濃度を正イオンの濃度とし、アクセプタ濃度を負イオンの濃度として、電荷の極性を含めて足し合わせた正味の濃度を意味する。一例として、ドナー濃度をＮＤ、アクセプタ濃度をＮＡとすると、任意の位置における正味のネット・ドーピング濃度はＮＤ－ＮＡとなる。本明細書では、ネット・ドーピング濃度を単にドーピング濃度と記載する場合がある。
　ドナーは、半導体に電子を供給する機能を有している。アクセプタは、半導体から電子を受け取る機能を有している。ドナーおよびアクセプタは、不純物自体には限定されない。例えば、半導体中に存在する空孔（Ｖ）、酸素（Ｏ）および水素（Ｈ）が結合したＶＯＨ欠陥は、電子を供給するドナーとして機能する。本明細書では、ＶＯＨ欠陥を水素ドナーと称する場合がある。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。本明細書の単位系は、特に断りがなければＳＩ単位系である。長さの単位をｃｍで表示することがあるが、諸計算はメートル（ｍ）に換算してから行ってよい。
　本明細書において化学濃度とは、電気的な活性化の状態によらずに測定される不純物の原子密度を指す。化学濃度（原子密度）は、例えば二次イオン質量分析法（ＳＩＭＳ）により計測できる。上述したネット・ドーピング濃度は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ法）により計測されるキャリア濃度を、ネット・ドーピング濃度としてよい。ＣＶ法またはＳＲ法により計測されるキャリア濃度は、熱平衡状態における値としてよい。また、Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。本明細書では、Ｎ型領域のドーピング濃度をドナー濃度と称する場合があり、Ｐ型領域のドーピング濃度をアクセプタ濃度と称する場合がある。
　また、ドナー、アクセプタまたはネット・ドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度としてよい。ドナー、アクセプタまたはネット・ドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはネット・ドーピングの濃度の平均値をドナー、アクセプタまたはネット・ドーピングの濃度としてよい。本明細書において、単位体積当りの濃度表示にａｔоｍｓ／ｃｍ３、または、／ｃｍ３を用いる。この単位は、半導体基板内のドナーまたはアクセプタ濃度、または、化学濃度に用いられる。ａｔоｍｓ表記は省略してもよい。
　ＳＲ法により計測されるキャリア濃度が、ドナーまたはアクセプタの濃度より低くてもよい。拡がり抵抗を測定する際に電流が流れる範囲において、半導体基板のキャリア移動度が結晶状態の値よりも低い場合がある。キャリア移動度の低下は、格子欠陥等による結晶構造の乱れ（ディスオーダー）により、キャリアが散乱されることで生じる。
　ＣＶ法またはＳＲ法により計測されるキャリア濃度から算出したドナーまたはアクセプタの濃度は、ドナーまたはアクセプタを示す元素の化学濃度よりも低くてよい。一例として、シリコンの半導体においてドナーとなるリンまたはヒ素のドナー濃度、あるいはアクセプタとなるボロン（ホウ素）のアクセプタ濃度は、これらの化学濃度の９９％程度である。一方、シリコンの半導体においてドナーとなる水素のドナー濃度は、水素の化学濃度の０．１％から１０％程度である。本明細書における各濃度は、室温における値でよい。室温における値は、一例として３００Ｋ（ケルビン）（約２６．９℃）における値を用いてよい。
　図１は、半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、半導体材料で形成された基板である。一例として半導体基板１０はシリコン基板であるが、半導体基板１０の材料はシリコンに限定されない。
　半導体基板１０は、上面視において第１端辺１６１および第２端辺１６２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の第１端辺１６１を有する。また、本例の半導体基板１０は、上面視において互いに向かい合う２組の第２端辺１６２を有する。図１においては、第１端辺１６１は、Ｘ軸方向と平行である。第２端辺１６２は、Ｙ軸方向と平行である。またＺ軸は、半導体基板１０の上面と垂直である。また、第１端辺１６１は、後述するゲートトレンチ部の延伸方向と垂直である。第２端辺１６２は、後述するゲートトレンチ部の延伸方向と平行である。
　半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
　本例において、活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０が設けられている。他の例では、トランジスタ部７０およびＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオード素子を含むダイオード部が、半導体基板１０の上面における所定の配列方向に沿って、交互に配置されていてもよい。トランジスタ部７０には、逆阻止ＩＧＢＴが設けられていてもよい。本例では、Ｘ軸方向に沿って、３つのトランジスタ部７０（トランジスタ部７０－１、トランジスタ部７０－２およびトランジスタ部７０－３）が設けられている。各トランジスタ部７０の間には、Ｐ＋型のウェル領域や後述するゲートポリシリコンが設けられてよい。
　トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ＋型のエミッタ領域、Ｐ－型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１６４を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、第１端辺１６１の近傍に配置されている。第１端辺１６１の近傍とは、上面視における第１端辺１６１と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１６４には、ゲート電位が印加される。ゲートパッド１６４は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１６４とゲートトレンチ部とを接続するゲート配線１３０を備える。図１においては、ゲート配線１３０に斜線のハッチングを付している。
　ゲート配線１３０は、上面視において活性部１６０と、第１端辺１６１または第２端辺１６２との間に配置されている。本例のゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視においてゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、ゲート配線１３０は、ゲートパッド１６４と接続されている。ゲート配線１３０は、半導体基板１０の上方に配置されている。ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　本例において、ゲート配線１３０は、第１配線１３１、第２配線１３２および曲線部分１３３を有する。第１配線１３１は、第１端辺１６１と活性部１６０の間に設けられる。第２配線１３２は、第２端辺１６２と活性部１６０の間に設けられる。曲線部分１３３は、第１配線１３１および第２配線１３２を接続する。曲線部分１３３は、半導体基板１０の４つの角近傍に設けられてよい。曲線部分１３３は、曲線を有する部分であってよい。本例では、ゲート配線１３０は、２つの第１配線１３１、２つの第２配線１３２および４つの曲線部分１３３を有する。
　外周ウェル領域１１は、ゲート配線１３０と重なって設けられている。つまり、ゲート配線１３０と同様に、外周ウェル領域１１は、上面視において活性部１６０を囲んでいる。外周ウェル領域１１は、ゲート配線１３０と重ならない範囲にも、所定の幅で延伸して設けられている。外周ウェル領域１１は、第２導電型の領域である。本例の外周ウェル領域１１はＰ＋型である（図２参照）。外周ウェル領域１１の不純物濃度は、５．０×１０１７ａｔоｍｓ／ｃｍ３以上でかつ５．０×１０１９ａｔоｍｓ／ｃｍ３以下であってよい。外周ウェル領域１１の不純物濃度は、２．０×１０１８ａｔоｍｓ／ｃｍ３以上でかつ２．０×１０１９ａｔоｍｓ／ｃｍ３以下であってよい。
　また、半導体装置１００は、ポリシリコン等で形成されたＰＮ接合ダイオードである不図示の温度センス部や、活性部１６０に設けられたトランジスタ部７０の動作を模擬する不図示の電流検出部を備えてもよい。温度センス部は、配線を介してアノードパッドおよびカソードパッドと接続してよい。温度センス部を設ける場合、Ｘ軸方向およびＹ軸方向における半導体基板１０の中央に設けられるのが好ましい。
　本例の半導体装置１００は、上面視において、活性部１６０と第１端辺１６１または第２端辺１６２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と第１端辺１６１または第２端辺１６２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリング、フィールドプレートおよびリサーフのうちの少なくとも一つを備えていてよい。エッジ終端構造部９０は、図１８で詳細に説明する。
　図２は、図１における領域Ｄの比較例を示す図である。図２は、図１における領域Ｄの拡大図である。領域Ｄは、ゲート配線１３０の第１配線１３１近傍のトランジスタ部７０を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、外周ウェル領域１１、エミッタ領域１２およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。
　本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート配線１３０（第１配線１３１）を備える。エミッタ電極５２およびゲート配線１３０は互いに分離して設けられる。また、エミッタ電極５２およびゲート配線１３０と、半導体基板１０の上面との間には層間絶縁膜が設けられる。図２において、層間絶縁膜を省略している。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、外周ウェル領域１１、エミッタ領域１２およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５と接触する。また、エミッタ電極５２は、層間絶縁膜に設けられたコンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。本例では、エミッタ電極５２は、ダミーポリシリコン３６を介して、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２は、Ｙ軸方向におけるダミートレンチ部３０の先端において、ダミートレンチ部３０のダミー導電部と接続されてよい。ダミーポリシリコン３６は、導電材料であるポリシリコンで形成される。ダミーポリシリコン３６は、半導体基板１０の上方に設けられてよい。
　ゲート配線１３０は、層間絶縁膜に設けられたコンタクトホール５８を通って、ゲートポリシリコン４６と接続する。ゲートポリシリコン４６は、ゲートトレンチ部４０と接続する。つまり、ゲート配線１３０は、ゲートポリシリコン４６を介して、ゲートトレンチ部４０と接続する。ゲート配線１３０は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。ゲート配線１３０は、ダミートレンチ部３０内のダミー導電部とは接続されない。ゲートポリシリコン４６は、導電材料であるポリシリコンで形成される。ゲートポリシリコン４６は、半導体基板１０の上方に設けられてよい。ゲートポリシリコン４６は、ゲート配線１３０の延伸方向（Ｘ軸方向）に沿って設けられている。ゲートポリシリコン４６は、端辺（図１の第１端辺１６１）に沿って設けられている。比較例において、ゲートポリシリコン４６は、Ｘ軸方向に連続して設けられている。
　エミッタ電極５２は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金、例えばＡｌＳｉ、ＡｌＳｉＣｕ等の金属合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　トランジスタ部７０は、配列方向に複数配列されたトレンチ部を有する。本例において、トレンチ部は、半導体基板１０の上面において、活性部１６０および外周ウェル領域１１に設けられている。トレンチ部は、トランジスタ部７０において上面視においてストライプ状に設けられている。トランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例において、１つのゲートトレンチ部４０と、１つのダミートレンチ部３０とが交互に設けられている。図２における配列方向はＸ軸方向である。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。本例において、それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられている。
　外周ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視において外周ウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、外周ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。また、半導体装置１００は、上面視において全体が外周ウェル領域１１に設けられるゲートトレンチ部４０またはダミートレンチ部３０を備えてもよい。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられている。
　それぞれのメサ部６０には、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域と半導体基板１０の上面との間に設けられてよい。
　トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板１０の上面に露出したコンタクト領域１５が設けられていてよい。本例において、メサ部６０において半導体基板１０の上面に露出して、ゲート配線１３０に最も近く配置された領域は、コンタクト領域１５である。
　メサ部６０におけるコンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
　他の例においては、メサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
　図３は、図２におけるｇ－ｇ断面の一例を示す図である。ｇ－ｇ断面は、エミッタ領域１２を通過するＸＺ面である。なお、図３の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４および保護膜１５０を有する。
　層間絶縁膜３８は、半導体基板１０の上面２１に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。なお、エミッタ電極５２は、外周ウェル領域１１の上方には設けられていてもよい。外周ウェル領域１１の上方には、ゲート配線１３０が設けられていてもよい。本例では、ゲート配線１３０の下方には、ゲートポリシリコン４６が設けられている。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　それぞれのメサ部６０には、第２導電型のベース領域１４が設けられる。エミッタ領域１２およびコンタクト領域１５は、半導体基板１０の上面２１とベース領域１４の間に設けられる。本例のベース領域１４はＰ－型である。
　半導体基板１０は、第１導電型のドリフト領域１８を有する。本例のドリフト領域１８はＮ－型である。
　メサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。また、メサ部６０には、Ｎ＋型の蓄積領域（不図示）が設けられてもよい。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。ベース領域１４の不純物濃度のピークは、一例として、２．５×１０１７ａｔоｍｓ／ｃｍ３である。ベース領域１４の不純物濃度は、５．０×１０１６ａｔоｍｓ／ｃｍ３以上でかつ１．０×１０１８ａｔоｍｓ／ｃｍ３以下であってよい。
　また他の断面において、メサ部６０には、Ｐ＋型のコンタクト領域１５およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。
　ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドーピング濃度の高い濃度ピークを有してよい。濃度ピークのドーピング濃度とは、濃度ピークの頂点におけるドーピング濃度を指す。また、ドリフト領域１８のドーピング濃度は、ドーピング濃度分布がほぼ平坦な領域におけるドーピング濃度の平均値を用いてよい。
　バッファ領域２０は、水素（プロトン）またはリン等のＮ型ドーパントをイオン注入することで形成してよい。本例のバッファ領域２０は水素をイオン注入して形成される。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。
　バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。アクセプタとなる元素は、上述した例に限定されない。
　コレクタ領域２２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成される。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。本例において、半導体基板１０の上面２１側には、複数のゲートトレンチ部４０、および、複数のダミートレンチ部３０が設けられる。本各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２およびコンタクト領域１５の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート導電部４４は、導電材料であるポリシリコンで形成される。ゲート導電部４４は、ゲートポリシリコン４６と同一の材料で形成されてよい。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。図３において、ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。
　ゲートトレンチ部４０内のゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線１３０に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、導電材料であるポリシリコンで形成される。ダミー導電部３４は、ダミーポリシリコン３６と同一の材料で形成されてよい。ダミー導電部３４は、エミッタ電極５２に電気的に接続されている。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。図３において、ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
　エミッタ電極５２の上面には、保護膜１５０が設けられる。エミッタ電極５２の上面に保護膜１５０が設けられることにより、電極を保護することができる。保護膜１５０は、パターニングされて設けられてもよい。保護膜１５０は、一例として、ポリイミド膜である。
　図４は、図２におけるａ－ａ断面の一例を示す図である。ａ－ａ断面は、コンタクトホール５６を通過するＹＺ面である。なお、図４の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４および保護膜１５０を有する。なお図４では、半導体基板１０の下面２３近傍の図示を省略している。当該断面において、ダミートレンチ部３０内のダミー導電部３４は、コンタクトホール５６を介して、エミッタ電極５２と接続している。また、ゲート配線１３０は、ゲート導電部４４と接続している。
　図５は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、コンタクトホール５４を通過するＹＺ面である。なお、図５の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４および保護膜１５０を有する。なお図５では、半導体基板１０の下面２３近傍の図示を省略している。当該断面において、半導体基板１０の上面２１は、コンタクトホール５４を介して、エミッタ電極５２と接続している。
　図６は、図２におけるｃ－ｃ断面の一例を示す図である。ｃ－ｃ断面は、ゲートトレンチ部４０の直線部分３９を通過するＹＺ面ある。なお、図６の寸法は、図２の寸法と必ずしも一致しない。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２、コレクタ電極２４および保護膜１５０を有する。なお図６では、半導体基板１０の下面２３近傍の図示を省略している。当該断面において、ゲート配線１３０は、ゲート導電部４４と接続している。
　図５において、ゲートポリシリコン４６と外周ウェル領域１１との間に薄い絶縁膜４３が設けられている。絶縁膜４３は、ゲート絶縁膜４２およびダミー絶縁膜３２を形成する際に設けられる。半導体装置１００のターンオフ時等では、エッジ終端構造部９０からエミッタ電極５２に抜けるホール電流が生じる。ホール電流によって、外周ウェル領域１１の電位が上昇し、ゲートポリシリコン４６と外周ウェル領域１１の間で電位差が発生する。ゲートポリシリコン４６と外周ウェル領域１１の間に薄い絶縁膜４３が存在すると、当該電位差により絶縁膜４３が破壊される場合がある。例えば当該電位差が８０Ｖを超えた場合、ゲートポリシリコン４６と外周ウェル領域１１との間の絶縁膜４３が絶縁破壊する可能性があり、チップ不良の原因となる。
　図７は、図１における領域Ｄの実施例の一例を示す図である。図７は、図１における領域Ｄの拡大図である。図７の半導体装置１００は、ゲートポリシリコン４６の構成が図２の半導体装置１００とは異なる。図７の半導体装置１００のそれ以外の構成は、図２の半導体装置１００と同一であってよい。
　図７では、複数のゲートポリシリコン４６が設けられている。複数のゲートポリシリコン４６は、ゲート配線１３０の延伸方向（Ｘ軸方向）に沿って設けられている。ゲートポリシリコン４６は、ゲート配線１３０の延伸方向に沿って、離散的に設けられている。複数のゲートポリシリコン４６は、端辺（図１の第１端辺１６１）に沿って設けられている。複数のゲートポリシリコン４６を設けることにより、上面視においてゲートポリシリコン４６を設ける面積を少なくすることができる。
　また、複数のゲートポリシリコン４６は、複数のゲートトレンチ部４０をそれぞれゲート配線１３０に接続している。本例では、複数のゲートトレンチ部４０の内少なくとも１つのゲートトレンチ部４０は、複数のゲートポリシリコン４６の内１つのゲートポリシリコン４６と接続する。つまり、１つのゲートトレンチ部４０は、１つのゲートポリシリコン４６と接続している。本例では、１つのゲートトレンチ部４０は、先端部４１において１つのゲートポリシリコン４６と接続している。このような構成を有することにより、ゲートポリシリコン４６を離散的に設けても、ゲート導電部４４とゲート配線１３０とを電気的に接続することができる。
　本例では、２つの直線部分３９を含むゲートトレンチ部４０の配列方向における幅Ｄ１は、配列方向における当該ゲートトレンチ部４０と接続するゲートポリシリコン４６の幅Ｄ２より大きくてよい。このような構成を有することにより、配列方向においてゲートトレンチ部４０と重なる領域にのみゲートポリシリコン４６を設けることができ、上面視においてゲートポリシリコン４６を設ける面積を少なくすることができる。
　ゲートトレンチ部４０とゲートポリシリコン４６の接触面積を大きくするため、幅Ｄ２は大きい方が好ましい。幅Ｄ２は、幅Ｄ１の５０％以上であってよい。幅Ｄ２は、幅Ｄ１の８０％以上であってよい。
　また、本例において、ゲートポリシリコン４６は、ゲート配線１３０からゲートトレンチ部４０に向かう方向に長手を有する。ゲートポリシリコン４６は、ゲートトレンチ部４０の延伸方向に長手を有する。本例では、ゲートポリシリコン４６は、Ｙ軸方向に長手を有する。
　図８は、図７におけるｄ－ｄ断面の一例を示す図である。ｄ－ｄ断面は、コンタクトホール５６を通過するＹＺ面である。当該断面ではゲート配線１３０の第１配線１３１の下方にゲートポリシリコン４６が設けられているため、図４と同一である。したがって当該断面において、ゲート配線１３０は、ゲート導電部４４と接続している。
　図９は、図７におけるｅ－ｅ断面の一例を示す図である。ｅ－ｅ断面は、コンタクトホール５４を通過するＹＺ面である。図９の断面は、ゲートポリシリコン４６が設けられない点で図５の断面とは異なる。図９の断面のそれ以外の構成は、図５と同一であってよい。
　図７で説明した通り、本例では上面視においてゲートポリシリコン４６を設ける面積を少なくしている。図９の断面ではゲートポリシリコン４６が設けられないため、ゲート配線１３０と外周ウェル領域１１の間には、絶縁膜４３よりも厚い層間絶縁膜３８が設けられている。したがって、ホール電流によって、外周ウェル領域１１の電位が上昇した場合でも、ゲート配線１３０と外周ウェル領域１１の間の絶縁膜が破壊されるのを抑制できる。
　図１０は、図７におけるｆ－ｆ断面の一例を示す図である。ｆ－ｆ断面は、ゲートトレンチ部４０の直線部分３９を通過するＹＺ面ある。図１０の断面は、ゲートポリシリコン４６が設けられない点で図６の断面とは異なる。図１０の断面のそれ以外の構成は、図６と同一であってよい。当該断面ではゲートポリシリコン４６が設けられないため、ゲート配線１３０は、ゲート導電部４４と接続していない。
　図１１は、図１における領域Ｄの実施例の他の例を示す図である。図１１は、図１における領域Ｄの拡大図である。図１１の半導体装置１００は、ゲートポリシリコン４６およびゲートトレンチ部４０の構成が図７の半導体装置１００とは異なる。図１１の半導体装置１００のそれ以外の構成は、図７の半導体装置１００と同一であってよい。
　本例では、ゲートトレンチ部４０の少なくとも一部は、ゲート配線１３０まで延伸して設けられている。また、ゲートトレンチ部４０の少なくとも一部は、ゲート配線１３０の下方まで延伸して設けられている。図１１において、ゲートトレンチ部４０の先端部４１は、上面視においてゲート配線１３０と重なっている。ゲートトレンチ部４０の少なくとも一部をゲート配線１３０まで設けることにより、上面視においてゲートポリシリコン４６を設ける面積を更に少なくすることができる。したがって、図９の断面のようなゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。
　図１２は、図１１におけるｈ－ｈ断面の一例を示す図である。ｈ－ｈ断面は、コンタクトホール５６を通過するＹＺ面である。図１２の断面は、ゲートポリシリコン４６およびゲートトレンチ部４０の構成が図８の断面とは異なる。図１２の断面のそれ以外の構成は、図８の断面と同一であってよい。
　本例では、ゲートポリシリコン４６は、深さ方向においてゲートトレンチ部４０とゲート配線１３０の間に設けられる。このような構成を有することで、上面視においてゲートポリシリコン４６を設ける面積を更に少なくすることができる。また上面視においてゲートポリシリコン４６を設ける面積を更に少なくするため、ゲートポリシリコン４６は、ゲートトレンチ部４０とゲート配線１３０の間にのみ設けられることが好ましい。
　図１３は、図１における領域Ｄの実施例の他の例を示す図である。図１３の半導体装置１００は、ゲートポリシリコン４６およびゲートトレンチ部４０の構成が図７の半導体装置１００とは異なる。図１３の半導体装置１００のそれ以外の構成は、図７の半導体装置１００と同一であってよい。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する１つの直線部分３９のみを有する。本例のゲートトレンチ部４０は、１つのゲートトレンチ部４０の直線部分３９は、１つのゲートポリシリコン４６と接続している。
　本例では、配列方向におけるゲートトレンチ部４０の幅Ｄ３は、配列方向における当該ゲートトレンチ部と接続するゲートポリシリコン４６の幅Ｄ４より大きい。このような構成を有することにより、配列方向においてゲートトレンチ部４０と重なる領域にのみゲートポリシリコン４６を設けることができ、上面視においてゲートポリシリコン４６を設ける面積を少なくすることができる。したがって、ゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。
　ゲートトレンチ部４０とゲートポリシリコン４６の接触面積を大きくするため、幅Ｄ４は大きい方が好ましい。幅Ｄ４は、幅Ｄ３の５０％以上であってよい。幅Ｄ４は、幅Ｄ３の８０％以上であってよい。
　また、本例において、ゲートポリシリコン４６は、ゲート配線１３０からゲートトレンチ部４０に向かう方向に長手を有する。ゲートポリシリコン４６は、ゲートトレンチ部４０の延伸方向に長手を有する。本例では、ゲートポリシリコン４６は、Ｙ軸方向に長手を有する。
　図１４は、図１における領域Ｅの比較例を示す図である。図２は、図１における領域Ｅの拡大図である。領域Ｅは、ゲート配線１３０の曲線部分１３３近傍のトランジスタ部７０を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０および外周ウェル領域１１を備える。図１４では、エミッタ領域１２およびコンタクト領域１５を省略している。
　ゲートポリシリコン４６は、ゲート配線１３０の曲線部分１３３に沿って設けられている。したがって、ゲートポリシリコン４６も、曲線を有している。また、ゲートトレンチ部４０の先端部４１は、ゲートポリシリコン４６に沿って設けられている。外周ウェル領域１１は、図１４に示すように段差状に設けられてよい。比較例において、ゲートポリシリコン４６は、Ｘ軸方向に連続して設けられている。
　図１５は、図１における領域Ｅの実施例の一例を示す図である。図１５は、図１における領域Ｅの拡大図である。図１５の半導体装置１００は、ゲートポリシリコン４６の構成が図１４の半導体装置１００とは異なる。図１５の半導体装置１００のそれ以外の構成は、図１４の半導体装置１００と同一であってよい。
　図１５では、複数のゲートポリシリコン４６が設けられている。複数のゲートポリシリコン４６は、ゲートトレンチ部４０の延伸方向と垂直な配列方向（Ｘ軸方向）に沿って設けられている。ゲートポリシリコン４６は、Ｘ軸方向に沿って、離散的に設けられている。複数のゲートポリシリコン４６は、ゲート配線１３０の曲線部分１３３に沿って設けられている。複数のゲートポリシリコン４６を設けることにより、ゲート配線１３０の曲線部分１３３近傍においても上面視においてゲートポリシリコン４６を設ける面積を少なくすることができる。したがって、ゲート配線１３０の曲線部分１３３近傍においてゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。また、図７と同様に、１つのゲートトレンチ部４０は、先端部４１において１つのゲートポリシリコン４６と接続している。
　図１５において、図７と同様に２つの直線部分３９を含むゲートトレンチ部４０の配列方向における幅Ｄ５は、配列方向における当該ゲートトレンチ部４０と接続するゲートポリシリコン４６の幅Ｄ６より大きくてよい。このような構成を有することにより、配列方向においてゲートトレンチ部４０と重なる領域にのみゲートポリシリコン４６を設けることができ、上面視においてゲートポリシリコン４６を設ける面積を少なくすることができる。したがって、ゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。
　ゲートトレンチ部４０とゲートポリシリコン４６の接触面積を大きくするため、幅Ｄ６は大きい方が好ましい。幅Ｄ６は、幅Ｄ５の５０％以上であってよい。幅Ｄ６は、幅Ｄ５の８０％以上であってよい。
　また、本例において、ゲートポリシリコン４６は、ゲート配線１３０からゲートトレンチ部４０に向かう方向に長手を有する。ゲートポリシリコン４６は、ゲートトレンチ部４０の延伸方向に長手を有する。本例では、ゲートポリシリコン４６は、Ｙ軸方向に長手を有する。
　図１６は、図１における領域Ｅの実施例の他の例を示す図である。図１６は、図１における領域Ｅの拡大図である。図１６の半導体装置１００は、ゲートポリシリコン４６の構成が図１５の半導体装置１００とは異なる。図１６の半導体装置１００のそれ以外の構成は、図１５の半導体装置１００と同一であってよい。図１６におけるゲートポリシリコン４６を、Ｘ軸方向負側からゲートポリシリコン４６－１、ゲートポリシリコン４６－２、ゲートポリシリコン４６－３とする。また、各ゲートポリシリコン４６の長手方向をそれぞれ長手方向Ｅ１、長手方向Ｅ２、長手方向Ｅ３とする。また、各ゲートポリシリコン４６と接続するゲート配線１３０の部分の延伸方向をそれぞれ、延伸方向Ｅ４、延伸方向Ｅ５、延伸方向Ｅ６とする。
　本例では、ゲートポリシリコン４６と接続するゲート配線１３０の部分の延伸方向に基づいて、各ゲートポリシリコン４６の長手方向を変化させている。例えば、ゲートポリシリコン４６と接続するゲート配線１３０の部分の延伸方向と略垂直になるように各ゲートポリシリコン４６の長手方向を変化させている。略垂直とは、垂直に対して±１０％の誤差を含んでよい。したがって、ゲートポリシリコン４６－１、ゲートポリシリコン４６－２、ゲートポリシリコン４６－３の順に、長手方向とゲートトレンチ部４０の延伸方向との成す角度が小さくなっている。このように各ゲートポリシリコン４６の長手方向を変化させることにより、ゲート配線１３０とゲートトレンチ部４０を最短距離で接続することができ、遅滞なくゲート電位を印加させることができる。
　本例において、少なくとも２つのゲートポリシリコン４６の長手方向は、ゲートトレンチ部４０の延伸方向（Ｙ軸方向）との成す角度が異なる。図１６では、ゲートポリシリコン４６－２の長手方向Ｅ２とゲートトレンチ部４０の延伸方向の成す角度θ２とゲートポリシリコン４６－３の長手方向Ｅ３とゲートトレンチ部４０の延伸方向の成す角度θ３が異なる。なお、ゲートポリシリコン４６－１の長手方向Ｅ１とゲートトレンチ部４０の延伸方向の成す角度θ１とゲートポリシリコン４６－２の長手方向Ｅ２とゲートトレンチ部４０の延伸方向の成す角度θ２は、異なっても、同一でもよい。角度θ１、角度θ２および角度θ３は、それぞれ互いに異なってもよい。
　図１７は、図１における領域Ｅの実施例の他の例を示す図である。図１７は、図１における領域Ｄの拡大図である。図１８の半導体装置１００は、ゲートポリシリコン４６およびゲートトレンチ部４０の構成が図１５の半導体装置１００とは異なる。図１８の半導体装置１００のそれ以外の構成は、図１５の半導体装置１００と同一であってよい。
　本例では、ゲートトレンチ部４０の少なくとも一部は、ゲート配線１３０まで延伸して設けられている。また、ゲートトレンチ部４０の少なくとも一部は、ゲート配線１３０の下方まで延伸して設けられている。図１８において、ゲートトレンチ部４０の先端部４１は、上面視においてゲート配線１３０と重なっている。ゲートトレンチ部４０の少なくとも一部をゲート配線１３０まで設けることにより、上面視においてゲートポリシリコン４６を設ける面積を更に少なくすることができる。したがって、ゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。なお図１２のように、ゲートポリシリコン４６は、深さ方向においてゲートトレンチ部４０とゲート配線１３０の間に設けられてよい。
　領域Ｄの実施例と領域Ｅの実施例は、適宜組み合わせてよい。例えば図７の実施例と図１６の実施例を組み合わせる。図７において、ゲート配線１３０の延伸方向は、各ゲートポリシリコン４６の長手方向と略垂直である。第１配線１３１近傍では図７の構成を有し、曲線部分１３３近傍では図１６の構成を有することで、ゲート配線１３０全体でゲートポリシリコン４６と接続するゲート配線１３０の部分の延伸方向に基づいて、各ゲートポリシリコン４６の長手方向を変化させることができる。図７の実施例と図１６の実施例を組み合わせることで、各ゲートトレンチ部４０とゲート配線１３０とを最短距離で接続することができる。図７の実施例と図１６の実施例を組み合わせると、第１配線１３１に接続するゲートポリシリコン４６の長手方向と、曲線部分１３３に接続するゲートポリシリコン４６の長手方向とが異なっている。
　また、図７の実施例と図１７の実施例を組み合わせてもよい。この場合、図１７に示すようにゲートトレンチ部４０の少なくとも一部は、ゲート配線１３０の曲線部分１３３の下方まで延伸して設けられる。また、少なくとも１つのゲートポリシリコン４６は、深さ方向においてゲートトレンチ部４０と曲線部分１３３の間に設けられる。また、図７に示すように、少なくとも１つのゲートポリシリコン４６は、ゲート配線１３０の第１配線１３１からゲートトレンチ部４０に向かう方向に長手を有する。実施例の組み合わせの例は、これらに限定されない。
　図１８は、エッジ終端構造部９０の一例を示す図である。図１８では、図６のｃ－ｃ断面近傍のエッジ終端構造部９０を示している。エッジ終端構造部９０には、ポリシリコン４７、複数のガードリング９２、酸化膜９４、フィールドプレート９６が設けられている。
　各ガードリング９２は、上面２１において活性部１６０を囲むように設けられてよい。複数のガードリング９２は、活性部１６０において発生した空乏層を半導体基板１０の外側へ広げる機能を有してよい。これにより、半導体基板１０内部における電界集中を防ぐことができ、半導体装置１００の耐圧を向上できる。
　本例のガードリング９２は、上面２１近傍にイオン照射により形成されたＰ＋型の半導体領域である。ガードリング９２の底部の深さは、ゲートトレンチ部４０およびダミートレンチ部３０の底部の深さより深くてよい。
　ガードリング９２の上面は、層間絶縁膜３８および酸化膜９４により覆われている。フィールドプレート９６は、金属等の導電材料で形成される。フィールドプレート９６は、エミッタ電極５２と同じ材料で形成されてよい。フィールドプレート９６は、層間絶縁膜３８上に設けられている。フィールドプレート９６は、ポリシリコン４７を介してガードリング９２に接続されている。前述した通り、エッジ終端構造部９０では、ターンオフ時にエッジ終端構造部９０からエミッタ電極５２に抜けるホール電流が生じる。
　図１９は、図１におけるｉ－ｉ断面の一例を示す図である。ｉ－ｉ断面は、ゲート配線１３０の第２配線１３２を通過するＸＺ面である。なお、図１９の各寸法は、他の図と必ずしも一致しない。
　当該断面では、ゲートトレンチ部４０は、ゲート配線１３０と接続しない。したがって、ゲートポリシリコン４６が設けられていない。ゲートポリシリコン４６は、ゲート配線１３０の第２配線１３２の下方に設けらなくてよい。図８に示すように、ゲートポリシリコン４６は、ゲート配線１３０の第１配線１３１の下方に設けられてよい。このような構成にすることで、ゲート配線１３０の第２配線１３２近傍においてゲート配線１３０と外周ウェル領域１１の間に厚い絶縁膜が設けられている領域を多くすることができターンオフ時の絶縁膜の破壊を抑制することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・半導体基板、１１・・外周ウェル領域、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１８・・ドリフト領域、２０・・バッファ領域、２１・・上面、２２・・コレクタ領域、２３・・下面、２４・・コレクタ電極、３０・・ダミートレンチ部、３２・・ダミー絶縁膜、３４・・ダミー導電部、３６・・ダミーポリシリコン、３８・・層間絶縁膜、３９・・直線部分、４０・・ゲートトレンチ部、４１・・先端部、４２・・ゲート絶縁膜、４３・・絶縁膜、４４・・ゲート導電部、４６・・ゲートポリシリコン、４７・・ポリシリコン、５２・・エミッタ電極、５４・・コンタクトホール、５６・・コンタクトホール、５８・・コンタクトホール、６０・・メサ部、７０・・トランジスタ部、９０・・エッジ終端構造部、９２・・ガードリング、９４・・酸化膜、９６・・フィールドプレート、１００・・半導体装置、１３０・・ゲート配線、１３１・・第１配線、１３２・・第２配線、１３３・・曲線部分、１５０・・保護膜、１６０・・活性部、１６１・・第１端辺、１６２・・第２端辺、１６４・・ゲートパッド

Claims (12)

  1. 　半導体基板を備える半導体装置であって、
    　前記半導体基板は、
    　活性部と、
    　前記半導体基板の上面において前記活性部に設けられ、延伸方向に沿って延伸する複数のゲートトレンチ部と
    　を有し、
    　前記活性部と前記半導体基板の端辺との間に設けられるゲート配線と、
    　前記端辺に沿って互いに離れて配置され、前記複数のゲートトレンチ部をそれぞれ前記ゲート配線に接続する複数のゲートポリシリコンと
    を更に備える半導体装置。
  2. 　前記複数のゲートトレンチ部の内少なくとも１つのゲートトレンチ部は、前記複数のゲートポリシリコンの内１つのゲートポリシリコンと接続する
    　請求項１に記載の半導体装置。
  3. 　少なくとも１つの前記ゲートトレンチ部は、
    　前記延伸方向に沿って延伸する２つの直線部分と、
    　前記２つの直線部分を接続する先端部と
    　を有し、
    　前記２つの直線部分を含む前記ゲートトレンチ部の、前記延伸方向と垂直な配列方向における幅は、前記配列方向における当該前記ゲートトレンチ部と接続する前記ゲートポリシリコンの幅より大きい
    　請求項２に記載の半導体装置。
  4. 　少なくとも１つの前記ゲートトレンチ部は、前記延伸方向に沿って延伸する１つの直線部分を有し、
    　前記延伸方向と垂直な配列方向における前記ゲートトレンチ部の幅は、前記配列方向における当該前記ゲートトレンチ部と接続する前記ゲートポリシリコンの幅より大きい
    　請求項２に記載の半導体装置。
  5. 　前記ゲートポリシリコンは、前記ゲート配線が延伸する方向に沿って、離散的に設けられている
    　請求項２から４のいずれか一項に記載の半導体装置。
  6. 　前記半導体基板は、
    　前記延伸方向と垂直な２つの第１端辺と、
    　前記延伸方向と平行な２つの第２端辺と
    　を有し、
    　前記ゲート配線は、
    　前記第１端辺と前記活性部との間に設けられた第１配線と、
    　前記第２端辺と前記活性部との間に設けられた第２配線と
    　を有し、
    　前記ゲートポリシリコンは、
    　前記第１配線の下方に設けられ、
    　前記第２配線の下方に設けられない
    　請求項２から５のいずれか一項に記載の半導体装置。
  7. 　前記ゲートポリシリコンは、前記ゲート配線から前記ゲートトレンチ部に向かう方向に長手を有する
    　請求項２から６のいずれか一項に記載の半導体装置。
  8. 　前記ゲートポリシリコンは、前記延伸方向に長手を有する
    　請求項７に記載の半導体装置。
  9. 　前記ゲートトレンチ部の少なくとも一部は、前記ゲート配線の下方まで延伸して設けられ、
    　前記ゲートポリシリコンは、深さ方向において前記ゲートトレンチ部と前記ゲート配線の間に設けられる
    　請求項２から６のいずれか一項に記載の半導体装置。
  10. 　少なくとも２つの前記ゲートポリシリコンの長手方向は、前記延伸方向との成す角度が異なる
    　請求項２から９のいずれか一項に記載の半導体装置。
  11. 　前記半導体基板は、
    　前記延伸方向と垂直な２つの第１端辺と、
    　前記延伸方向と平行な２つの第２端辺と
    　を有し、
    　前記ゲート配線は、
    　前記第１端辺と前記活性部との間に設けられた第１配線と、
    　前記第２端辺と前記活性部との間に設けられた第２配線と、
    　前記第１配線および前記第２配線を接続する曲線部分と
    　を有し、
    　前記第１配線に接続する前記ゲートポリシリコンの長手方向と、前記曲線部分に接続する前記ゲートポリシリコンの長手方向とが異なる
    　請求項１０に記載の半導体装置。
  12. 　前記半導体基板は、
    　前記延伸方向と垂直な２つの第１端辺と、
    　前記延伸方向と平行な２つの第２端辺と
    　を有し、
    　前記ゲート配線は、
    　前記第１端辺と前記活性部との間に設けられた第１配線と、
    　前記第２端辺と前記活性部との間に設けられた第２配線と、
    　前記第１配線および前記第２配線を接続する曲線部分と
    　を有し、
    　前記ゲートトレンチ部の少なくとも一部は、前記ゲート配線の前記曲線部分の下方まで延伸して設けられ、
    　少なくとも１つの前記ゲートポリシリコンは、深さ方向において前記ゲートトレンチ部と前記曲線部分の間に設けられ、
    　少なくとも１つの前記ゲートポリシリコンは、前記ゲート配線の前記第１配線から前記ゲートトレンチ部に向かう方向に長手を有する
    　請求項２に記載の半導体装置。
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