JP2004221230A

JP2004221230A - トレンチ構造を有する半導体装置

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Publication number: JP2004221230A
Application number: JP2003005496A
Authority: JP
Inventors: Kenji Ono; 賢士小野
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2004-08-05

Abstract

【課題】隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができる半導体装置を提供する。
【解決手段】第１導電型の半導体基板の片面に第１導電型の第１の半導体層が設けられ、その上に第２導電型の第２の半導体層１３が設けられている。第２の半導体層１３の表層部に第１導電型の第３の半導体層１４が設けられ、第３の半導体層１４及び第２の半導体層１３を貫いて第１の半導体層に達するようにトレンチ１５が設けられている。トレンチ１５は複数ストライプ状に形成されている。トレンチ１５内にゲート酸化膜１６を介して設けられたゲート電極１７の電極引出し部１７ａに接続されるゲート配線１９が、トレンチ１５の幅以上トレンチ端部から離れた位置に、トレンチ１５と交差するように形成されている。ゲート配線１９の裏面と対応する箇所には第３の半導体層１４が設けられていない。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、トレンチ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、セルサイズをより小型化できるトレンチ構造を有する縦型のＭＯＳＦＥＴや縦型のＩＧＢＴが知られている。図８（ａ）はＭＯＳＦＥＴの模式平面図であり、図８（ｂ）は（ａ）のＤ−Ｄ線における模式断面図、図８（ｃ）は（ａ）のＥ−Ｅ線における模式断面図、図８（ｄ）は（ｃ）の鎖線で囲まれた部分の拡大図である。図８（ｂ）に示すように、縦型のＭＯＳＦＥＴ５０はＮ^＋型の半導体基板５１上にＮ型のドリフト層５２が形成されている。ドリフト層５２の上面にＰ型のチャネル形成層５３が設けられ、チャネル形成層５３の表層部にＮ型のソース領域５４が設けられている。そして、ソース領域５４の中央部表面からチャネル形成層５３の一部を貫いてドリフト層５２に達するようにトレンチ５５が形成されている。
【０００３】
トレンチ５５の内壁面にはゲート酸化膜５６が形成され、ゲート酸化膜５６の上からトレンチ５５を埋めるようにゲート電極５７が設けられている。ゲート電極５７のトレンチ開口側部分を覆うように絶縁層５８が形成されている。チャネル形成層５３及びソース領域５４の露出表面と、ゲート酸化膜５６及び絶縁層５８の露出部を覆うようにソース電極５９が形成され、半導体基板５１の裏面（ドリフト層５２と反対側の面）にはドレイン電極６０が形成されている。絶縁層５８は、ゲート電極５７とソース電極５９とを絶縁する。
【０００４】
図８（ｃ）に示すように、ストライプ状のトレンチ５５の終端部は、ゲート電極５７の引出し部にもなっており、ゲート電極５７はドリフト層５２の表面上に延長され、フィールド酸化膜６１上でゲート金属電極（ゲート配線）６２と接続されている。図８（ｄ）はトレンチ終端部の拡大断面図である。トレンチ５５は通常ドライエッチングで形成されるが、ゲート酸化膜を形成した段階で、図８（ｄ）に示すように、トレンチ５５の終端部においてチャネル形成層５３の上角部５３ａがトレンチ５５側に向かって延びて尖った状態となる。そして、ゲート酸化膜５６がその部分において薄くなり、ゲート酸化膜５６の耐圧が低下するという問題がある。
【０００５】
前記のトレンチ端部におけるゲート酸化膜５６の耐圧低下を防止するため、図７（ａ）に示すように、隣接するトレンチ５５の終端同士を、大きな曲率半径を有するトレンチ連結部５５ａで連結する構成が開示されている（例えば、特許文献１参照）。特許文献１には、図７（ｂ）に示すように、トレンチ５５の終端に大きな曲率半径の拡大終端部５５ｂを設けることも開示されている。
【０００６】
また、絶縁ゲート型電界効果トランジスタを有する半導体装置において、トレンチのコーナー部に形成されるゲート酸化膜は膜質が悪いので、その部分をＭＯＳＦＥＴのゲート酸化膜として使用する場合に信頼性の不具合が発生するのを防止する技術が提案されている（特許文献２参照）。特許文献２には、トレンチの側面のコーナー部では、絶縁ゲート型電界効果トランジスタとしての機能を抑制することが提案されている。そして、特許文献２には、トレンチが構造的に各々分離独立して形成され、各トレンチ内に形成されたゲート電極相互を連結するためのポリシリコンからなるゲート配線を設け、ゲート配線の直下にはソース領域を設けない構成も開示されている。
【０００７】
また、複数のトレンチをストライプ状に形成し、各トレンチと交差するように設けたゲート配線の下を、トレンチ、ゲート絶縁膜、ゲート電極材料層及びトランジスタの一部を構成する不純物層が途切れることなく横切っていることを特徴とする絶縁ゲート型半導体装置が提案されている（特許文献３参照）。
【０００８】
【特許文献１】
特開２０００−２００９０１号公報（明細書の段落［００１３］、［００１５］〜［００１８］、図１、図２）
【特許文献２】
特開平４−１６２５７２号公報（明細書の実施例、図３、図５）
【特許文献３】
特開平１０−９３０８６号公報（明細書の段落［００２５］、［００２６］、図１）
【０００９】
【発明が解決しようとする課題】
ところが、特許文献１に開示された構成のうち、隣接するトレンチ５５の終端同士を、大きな曲率半径を有するトレンチ連結部５５ａで連結する構成では、トレンチ間隔が狭くなると、大きな曲率半径を有するトレンチ連結部５５ａで連結することが難しくなる。従って、デバイスの微細化を図るため、セル密度を高めると、トレンチ連結部の曲率半径が小さくなり、効果が小さくなる。また、トレンチの終端に、大きな曲率半径を有する拡大終端部を設ける構成では、局所的にトレンチエッチングの面積が大きくなる。従って、異方性エッチングを均一に行うことが難しくなり、エッチング量のバラツキや副生成物の発生を促し、ゲート酸化膜の耐圧低下の原因となる。
【００１０】
また、特許文献２にはトレンチの終端に設けられたゲート配線の下にソースを形成しないことが開示されているが、ゲート配線をトレンチの端部から別の位置に変更することに関しては何ら記載されていない。
【００１１】
また、特許文献３は、トレンチがストライプ状に形成された絶縁ゲート型半導体装置における低オン抵抗の半導体装置を目的としており、ゲート酸化膜の耐圧に関しては配慮がなされておらず、ゲート配線下には不純物層が存在することが必須である。この構成では、寄生ＮＰＮトランジスタのベース抵抗が増加し、アバランシェ耐量が低下するという問題がある。
【００１２】
本発明は、前記従来の問題に鑑みてなされたものであって、その目的は隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができるトレンチ構造を有する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するため、請求項１に記載の発明は、半導体基板と、前記半導体基板の片面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の前記半導体基板と反対側の面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備え、前記第３の半導体層及び第２の半導体層を貫いて前記第１の半導体層に達するように設けられたトレンチを備えた縦型のトレンチ構造を有する半導体装置である。前記トレンチは複数ストライプ状に形成されている。そして、前記トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、前記トレンチの幅以上トレンチ端部から離れた位置に、前記トレンチと交差するように形成されている。前記ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていない。
【００１４】
この発明では、第１導電型の半導体基板上に第１導電型の第１の半導体層が直接積層されている構成では、半導体装置はＭＯＳＦＥＴとなる。そして、第１の半導体層がドリフト層に、第２の半導体層がチャネル形成層に、第３の半導体層がソース領域となる。また、第２導電型の半導体基板上に第１導電型の半導体層を介して、該半導体層より不純物濃度が低い第１導電型の第１の半導体層が積層されている構成では、半導体装置はＩＧＢＴとなる。そして、第１の半導体層がドリフト層に、第２の半導体層がチャネル形成層に、第３の半導体層がエミッタ領域となる。
【００１５】
ゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れた位置に、トレンチと交差するように形成されている。従って、ゲート酸化膜が薄くなるトレンチ端部のトレンチ開口側角部と対応する位置にはゲート電極が存在しない。そして、端部に比較してゲート酸化膜の厚さが厚くて均一なトレンチ側面のトレンチ開口側角部と対応する位置にゲート配線が設けられるので、ゲート酸化膜の耐圧が向上する。また、ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていないため、アバランシェ耐量の低下が防止される。従って、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができる。
【００１６】
請求項２に記載の発明は、トレンチが格子状に形成されている点と、前記トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、トレンチの幅以上トレンチ端部から離れ、かつ格子の目より外側の位置に、トレンチと交差するように形成されている点が請求項１に記載の発明と異なる。また、ゲート配線の裏面と対応する箇所には、第３の半導体層が設けられていてもいなくてもよい点も請求項１に記載の発明と異なる。この発明では、トレンチが格子状に形成された半導体装置において、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができる。
【００１７】
請求項３に記載の発明は、請求項２に記載の発明において、前記ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていない。ゲート配線の裏面と対応する位置に第３の半導体層が設けられていると、局所的にオフし難くなる部分ができ、アバランシェ耐量が小さくなる。しかし、この発明では、ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていないため、アバランシェ耐量の低下が防止される。
【００１８】
請求項４に記載の発明は、請求項１〜請求項３のいずれか一項に記載の発明において、前記半導体装置は、前記半導体基板として第２導電型の半導体基板が使用されているＩＧＢＴである。この発明では、ＩＧＢＴにおいて、請求項１〜請求項３のいずれか一項に記載の発明の効果が得られる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明をＮチャネルの半導体装置としてのＭＯＳＦＥＴに具体化した第１の実施の形態を図１及び図２に従って説明する。図１（ａ）はソース電極や絶縁膜等を省略したゲート配線とトレンチの関係を示すＭＯＳＦＥＴの模式平面図、（ｂ）は（ａ）のＡ−Ａ線模式断面図、（ｃ）は（ｂ）の鎖線で囲まれた部分の拡大図、（ｄ）は（ａ）のＢ−Ｂ線模式断面図、（ｅ）は（ｄ）の鎖線で囲まれた部分の拡大図である。図２（ａ）はソース電極や絶縁膜等を省略したＭＯＳＦＥＴの模式斜視図、（ｂ）はＭＯＳＦＥＴの模式断面図である。なお、断面のハッチングの一部を省略している。
【００２０】
図２（ａ），（ｂ）に示すように、半導体装置としてのＭＯＳＦＥＴ１０は、第１導電型（この実施の形態ではＮ^＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の片面にドレイン領域（ドリフト層）を構成する第１導電型（この実施の形態ではＮ型）の第１の半導体層１２が設けられている。第１の半導体層１２の半導体基板１１と反対側の面（図２（ａ），（ｂ）では上面）には、チャネル領域形成用の第２導電型（この実施の形態ではＰ型）の第２の半導体層１３が設けられている。第２の半導体層１３の表層部の一部に第１導電型（この実施の形態ではＮ^＋型）の第３の半導体層１４が設けられている。第３の半導体層１４はソース領域を構成し、平面形状が細長い長方形状に形成されている。そして、第３の半導体層１４及び第２の半導体層１３を貫いて第１の半導体層１２に達するようにトレンチ１５が設けられている。トレンチ１５はストライプ状に複数平行に設けられている。
【００２１】
トレンチ１５の内壁面にはゲート酸化膜１６が形成され、ゲート酸化膜１６の上からトレンチ１５を埋めるようにゲート電極１７が設けられている。即ち、ゲート電極１７はトレンチ１５内にゲート酸化膜１６を介して設けられている。図２（ａ）では図示を省略しているが、図２（ｂ）に示すように、ゲート酸化膜１６及びゲート電極１７のトレンチ開口側端部と、第３の半導体層１４の一部とを覆うように絶縁層１８が形成されている。
【００２２】
図１（ａ）に示すように、トレンチ１５はその端部が第３の半導体層１４の端部より外側まで延出するように形成されている。そして、図１（ａ），（ｂ），（ｄ）に示すように、ゲート電極１７の電極引出し部１７ａに接続されるゲート配線１９が、トレンチ１５の幅以上トレンチ１５の端部から離れた位置に、トレンチ１５と交差（この実施の形態では直交）するように形成されている。即ち、ゲート配線１９の裏面と対応する箇所には第３の半導体層１４が設けられていない。
【００２３】
電極引出し部がトレンチの端部に設けられた従来技術と異なり、図１（ｂ）に示すように、ゲート電極１７はトレンチ１５の開口端と同じ高さとなるように形成されている。また、ゲート電極１７はゲート配線１９と対応する部分がトレンチ１５から突出する厚さに形成され、突出部分が電極引出し部１７ａを構成している。電極引出し部１７ａの先端は絶縁層１８と同一面上に位置するように形成されている。従って、図１（ｃ）に示すように、トレンチ１５の終端部において第２の半導体層１３の上角部１３ａがトレンチ１５側に向かって延びて尖った状態となり、ゲート酸化膜１６が薄くなる部分は、絶縁層１８と対応する状態となる。そして、ゲート電極１７の上角部１７ｂと対応する部分のゲート酸化膜１６の厚さｔ１は、第２の半導体層１３の上角部１３ａと対応する部分のゲート酸化膜１６の厚さｔ２より厚くなる。また、図１（ｅ）に示すように、電極引出し部１７ａが設けられる部分における、第２の半導体層１３の上角部１３ａと対応する部分のゲート酸化膜１６の厚さｔ３は、厚さｔ２より厚く形成されている。
【００２４】
図２（ｂ）に示すように、第２の半導体層１３及び第３の半導体層１４の露出表面と、ゲート酸化膜１６及び絶縁層１８の露出部を覆うようにソース電極２０が形成され、半導体基板１１の裏面（第１の半導体層１２と反対側の面）にはドレイン電極２１が形成されている。ソース電極２０及びドレイン電極２１は各セルに対して一体的に設けられ、各セルのゲート電極１７は共通に接続されて、各セルは並列に接続されている。
【００２５】
なお、図１及び図２では、図面において、ＭＯＳＦＥＴ１０を構成する各要素の厚さや大きさは、図示の都合上、実際とは必ずしも一致しない相対関係で示されている。
【００２６】
次に前記のように構成されたＭＯＳＦＥＴ１０の作用を説明する。
ドレイン電極２１の電位がソース電極２０の電位より高く、ゲート電極１７の電位がソース電極２０の電位より高くなるようにゲート電圧を印加してゲート電圧が閾値電圧を超えると、トレンチ１５の側面の第２の半導体層１３の表面にチャネルが形成される。そして、電子が第３の半導体層１４からチャネルを介して第１の半導体層１２及び半導体基板１１に流れ込み、ＭＯＳＦＥＴ１０がオンになる。
【００２７】
トレンチ１５の端部において従来技術のように、第２の半導体層１３の上角部１３ａと対応する部分にゲート電極１７が形成されていると、上角部１３ａと対応する部分でゲート酸化膜１６の膜厚が最も薄いため、ゲート電圧を上げていくとその部分で破壊が生じる。しかし、この実施の形態では、トレンチ１５の終端部をゲート電極１７の電極引出し部１７ａとせず、上角部１３ａと対応する部分には絶縁層１８が存在する。従って、上角部１３ａと対応する部分のゲート酸化膜１６が薄くても、破壊が防止される。
【００２８】
そして、トレンチ１５の端部においては、ゲート電極１７の上角部１７ｂと第２の半導体層１３の側面との間に大きな電圧がかかる。しかし、上角部１７ｂと対応する部分のゲート酸化膜１６の厚さｔ１は、第２の半導体層１３の上角部１３ａと対応する部分のゲート酸化膜１６の厚さｔ２より厚く、破壊が生じるのが抑制される。
【００２９】
ゲート配線１９が設けられた部分における、トレンチ１５の開口端と対応する第２の半導体層１３の上角部と対応する部分のゲート酸化膜１６の厚さｔ３は、トレンチ１５の終端部における上角部１３ａと対応する部分のゲート酸化膜１６の厚さｔ２より厚い。従って、ゲート配線１９が設けられた部分におけるゲート酸化膜１６の破壊が抑制される。
【００３０】
また、ゲート配線１９の裏面と対応する箇所に第３の半導体層１４が設けられている場合は、寄生ＮＰＮトランジスタに電流が流れ易くなり、局所的にオフし難くなる部分ができることでアバランシェ耐量が小さくなる。しかし、この実施の形態ではゲート配線１９の裏面と対応する箇所に第３の半導体層１４が設けられていないため、寄生ＮＰＮトランジスタのベース抵抗の増加によるアバランシェ耐量の低下を防ぐことができる。
【００３１】
この実施の形態では以下の効果を有する。
（１）縦型のトレンチ構造を有する半導体装置において、トレンチ１５は複数ストライプ状に形成されている。トレンチ１５内にゲート酸化膜１６を介して設けられたゲート電極１７の電極引出し部１７ａに接続されるゲート配線１９が、トレンチ１５の幅以上トレンチ端部から離れた位置に、トレンチ１５と交差するように形成されている。従って、ゲート酸化膜１６の膜厚が最も薄くなるトレンチ１５の終端部において、ゲート酸化膜１６の当該部分に電圧が加わることがなくなり、ゲート酸化膜１６の耐圧が向上する。即ち、隣接するトレンチ１５の端部の間隔に関係なく、ゲート電極１７の電極引出し部１７ａ及びゲート配線１９の位置を変更する簡単な構成で、ゲート酸化膜１６の耐圧を向上させることができる。
【００３２】
（２）ゲート配線１９の裏面と対応する箇所には第３の半導体層１４が設けられていない。従って、局所的にオフし難くなる部分ができ難く、寄生ＮＰＮトランジスタのベース抵抗の増加によるアバランシェ耐量の低下を防ぐことができる。
【００３３】
（３）ゲート配線１９の裏面と対応しないトレンチ１５の端部にも第３の半導体層１４が設けられていない。従って、端部において寄生ＮＰＮトランジスタのベース抵抗の増加によるアバランシェ耐量の低下を防ぐことができる。
【００３４】
（４）半導体装置としてＭＯＳＦＥＴ１０に適用されているため、ＭＯＳＦＥＴ１０において前記（１）〜（３）の効果が得られる。
（第２の実施の形態）
次に第２の実施の形態を図３（ａ），（ｂ）に従って説明する。この実施の形態では、第３の半導体層１４がトレンチ１５の端部と対応する位置にも設けられている点が前記実施の形態と異なっており、トレンチ１５の端部付近以外の構成は第１の実施の形態と同じである。第１の実施の形態と同一部分は同一符号を付して詳しい説明を省略する。図３（ａ）はソース電極や絶縁膜等を省略したゲート配線とトレンチの関係を示すＭＯＳＦＥＴの模式平面図、図３（ｂ）は図３（ａ）のＣ−Ｃ線模式断面図である。
【００３５】
図３（ａ），（ｂ）に示すように、トレンチ１５の端部にはゲート配線１９と対応する部分以外のトレンチ１５の中間部と対応する部分と同様に第３の半導体層１４が形成されている。図３（ｂ）に示すように、トレンチ１５の端部には第２の半導体層１３より高い濃度の第２導電型（Ｐ^＋型）の拡散層２２が形成され、トレンチ１５は拡散層２２の部分に形成されている。即ち、ゲート酸化膜１６は第１の半導体層１２及び第２の半導体層１３に接触せずに拡散層２２に接している。
【００３６】
この構成では、トレンチ１５の端部に第３の半導体層１４が設けられているが、第２の半導体層１３より高い濃度の拡散層２２が存在するため、トレンチ１５の端部と対応する箇所は、ＭＯＳＦＥＴとして動作しない。従って、第１の実施の形態の（１），（２）と同様な効果を有する他に、トレンチ１５の端部におけるアバランシェ耐量の低下を防ぐことができる。
【００３７】
なお、実施の形態は前記に限らず、例えば次のように構成してもよい。
○ ゲート配線１９はトレンチ１５の端部近傍に限らず、トレンチ１５の幅以上トレンチ端部から離れた位置であれば、特に位置の制限はない。例えば、図４に示すように、トレンチ１５の中間部と対応する位置に設けてもよい。トレンチ１５の端部と対応する箇所の構成は第１の実施の形態あるいは第２の実施の形態の構造が採用される。この場合も、隣接するトレンチ１５の端部の間隔に関係なく、ゲート電極１７の電極引出し部１７ａ及びゲート配線１９の位置を変更する簡単な構成で、ゲート酸化膜１６の耐圧を向上させることができる。
【００３８】
〇トレンチ１５の平面形状はストライプ状に限らず、例えば、図５に示すように、全体が連続する格子状であってもよい。ゲート配線１９は、トレンチ１５の幅以上トレンチ端部から離れ、かつ格子の目より外側の位置に、トレンチ１５と交差するように形成される。この場合も、隣接するトレンチ１５の端部の間隔に関係なく、ゲート電極１７の電極引出し部１７ａ及びゲート配線１９の位置を変更する簡単な構成で、ゲート酸化膜１６の耐圧を向上させることができる。
【００３９】
○ ゲート配線１９はトレンチ１５と直交する状態に限らず、トレンチ１５と９０度以外の角度で交差してもよい。
○ トレンチ構造を有する半導体装置として、ＭＯＳＦＥＴ１０に限らず、ＩＧＢＴに適用してもよい。ｎチャネルのＩＧＢＴに適用する場合は、例えば、図６に示すように、第２導電型（Ｐ^＋型）の半導体基板１１が使用される。そして、半導体基板１１の片側に第１導電型（Ｎ^＋型）の半導体層２３を介して、該半導体層２３より不純物濃度が低い第１導電型（Ｎ型）の第１の半導体層１２が積層されている点を除いて、ＭＯＳＦＥＴ１０と同じ構成となる。ただし、ＩＧＢＴ２４の場合は、ＭＯＳＦＥＴ１０においてソース電極２０と呼ばれた電極がエミッタ電極２５と呼ばれ、ドレイン電極２１と呼ばれた電極はコレクタ電極２６と呼ばれる。また、ソース領域はエミッタ領域と呼ばれる。この場合も、ＩＧＢＴ２４において、前記（１）〜（３）等と同様な効果が得られる。
【００４０】
○ ＩＧＢＴ２４の製造は、例えば、第２導電型の半導体基板１１上に第１導電型の半導体層２３を形成し、その上に該半導体層２３より不純物濃度が低い第１導電型の第１の半導体層１２が積層形成されたものに対して、ＭＯＳＦＥＴと同様な製造工程を実施することによりできる。
【００４１】
○ 前記各実施の形態ではＮチャネルの半導体装置について説明したが、Ｐチャネルの半導体装置としてもよい。この場合、第１導電型の不純物と第２導電型の不純物とを逆に用いればよい。例えば、ＭＯＳＦＥＴ１０の場合、半導体基板１１をＰ^＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ型とする。ＩＧＢＴ２４の場合、半導体基板１１をＮ^＋型、半導体層２３をＰ^＋型、第１の半導体層１２をＰ型、第２の半導体層１３をＮ型、第３の半導体層１４をＰ型とする。
【００４２】
〇ＩＧＢＴ２４の場合、半導体基板１１と第１の半導体層１２との間に形成された半導体層２３は必ずしも必要ではなく、半導体層２３を省略してもよい。前記実施の形態から把握される発明（技術的思想）について、以下に記載する。
【００４３】
（１）請求項１〜請求項３のいずれか一項に記載の発明において、前記半導体装置は、前記半導体基板として第１導電型の半導体基板が使用され、前記第１の半導体層が前記半導体基板上に直接積層された構成のＭＯＳＦＥＴである。
【００４４】
（２）請求項１〜請求項４及び前記技術的思想（１）のいずれか一項に記載の発明において、前記トレンチの端部には第３の半導体層が形成されていない。
（３）請求項１〜請求項４及び前記技術的思想（１）のいずれか一項に記載の発明において、前記ゲート電極の裏面と対応しない前記トレンチの端部には第３の半導体層が形成され、第３の半導体層の半導体基板側の面と対応する位置のゲート酸化膜側に、ゲート酸化膜と接する状態で第２の半導体層より高い濃度の第２導電型の拡散層がトレンチより深く形成されている。
【００４５】
【発明の効果】
以上、詳述したように、請求項１〜請求項４に記載の発明によれば、隣接するトレンチの端部の間隔に関係なく、簡単な構成でゲート酸化膜の耐圧を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）は半導体装置の一部省略部分模式平面図、（ｂ）は（ａ）のＡ−Ａ線における模式断面図、（ｃ）は（ｂ）の部分拡大図、（ｄ）は（ａ）のＢ−Ｂ線における模式断面図、（ｅ）は（ｄ）の部分拡大図。
【図２】（ａ）は半導体装置の一部省略模式斜視図、（ｂ）は模式断面図。
【図３】（ａ）は別の実施の形態の半導体装置の一部省略部分模式平面図、（ｂ）は（ａ）のＣ−Ｃ線における模式断面図。
【図４】別の実施の形態の一部省略部分模式平面図。
【図５】別の実施の形態の一部省略部分模式平面図。
【図６】別の実施の形態の部分模式断面図。
【図７】（ａ）は従来技術の半導体装置の模式平面図、（ｂ）は別の従来技術の半導体装置の模式平面図。
【図８】（ａ）は従来技術の半導体装置の模式平面図、（ｂ）は（ａ）のＤ−Ｄ線における模式断面図、（ｃ）は（ａ）のＥ−Ｅ線における模式断面図、（ｄ）は（ｃ）の部分拡大図。
【符号の説明】
１０…半導体装置としてのＭＯＳＦＥＴ、１１…半導体基板、１２…第１の半導体層、１３…第２の半導体層、１４…第３の半導体層、１５…トレンチ、１６…ゲート酸化膜、１７…ゲート電極、１７ａ…電極引出し部、１９…ゲート配線、２４…半導体装置としてのＩＧＢＴ。

Claims

半導体基板と、前記半導体基板の片面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の前記半導体基板と反対側の面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備え、前記第３の半導体層及び第２の半導体層を貫いて前記第１の半導体層に達するように設けられたトレンチを備えた縦型のトレンチ構造を有する半導体装置であって、
前記トレンチは複数ストライプ状に形成され、前記トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、前記トレンチの幅以上トレンチ端部から離れた位置に、前記トレンチと交差するように形成され、前記ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていないトレンチ構造を有する半導体装置。
半導体基板と、前記半導体基板の片面に設けられた第１導電型の第１の半導体層と、前記第１の半導体層の前記半導体基板と反対側の面に設けられたチャネル領域形成用の第２導電型の第２の半導体層と、前記第２の半導体層の表層部の一部に設けられた第１導電型の第３の半導体層とを備え、前記第３の半導体層及び第２の半導体層を貫いて前記第１の半導体層に達するように設けられたトレンチを備えた縦型のトレンチ構造を有する半導体装置であって、
前記トレンチは格子状に形成され、前記トレンチ内にゲート酸化膜を介して設けられたゲート電極の電極引出し部に接続されるゲート配線が、前記トレンチの幅以上トレンチ端部から離れ、かつ格子の目より外側の位置に、前記トレンチと交差するように形成されているトレンチ構造を有する半導体装置。
前記ゲート配線の裏面と対応する箇所には前記第３の半導体層が設けられていない請求項２に記載のトレンチ構造を有する半導体装置。
前記半導体装置は、前記半導体基板として第２導電型の半導体基板が使用されているＩＧＢＴである請求項１〜請求項３のいずれか一項に記載のトレンチ構造を有する半導体装置。