JP2006245477A

JP2006245477A - 半導体装置

Info

Publication number: JP2006245477A
Application number: JP2005062350A
Authority: JP
Inventors: Koichi Sugiyama; 山公一杉; Hideaki Ninomiya; 宮英彰二; Shoichi Yamaguchi; 口正一山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-03-07
Filing date: 2005-03-07
Publication date: 2006-09-14

Abstract

【課題】スイッチング速度の制御性を改善し、ノイズの小さい半導体装置を提供する。
【解決手段】半導体装置１００は、面１１および面１２を有する第１のベース層１０と、面１１上に設けられた第２のベース層２０と、第１のベース層に達するトレンチ７０と、ゲート絶縁膜８０を介してトレンチの内部に埋め込まれたゲート電極９０と、隣り合うトレンチ間において対向する第１の側壁に隣接するように設けられたソース層９１と、第２のベース層およびソース層に接続されたエミッタ電極９３と、第１の側壁とは反対側の第２の側壁に隣接したダミー領域と、面１２上に設けられたコレクタ層４０と、コレクタ電極５０とを備えたＩＥＧＴ、および、アノードがエミッタ電極に接続され、カソードがダミー領域に接続されたダイオード１５０を備え、ダイオード１５０の降伏電圧Ｖａが閾値電圧Ｖｔ以下である。
【選択図】図１

Description

本発明は半導体装置に関する。

パワーエレクトロニクス分野では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＩＥＧＴ（Injection Enhanced Gate Transistor）が電力用スイッチング素子として開発されている。

ＩＥＧＴは、ｎ型ベース層とｐ型ベース層とが積層された構造を有する。コレクタがｎ型ベース層の裏面に形成され、エミッタがｐ型ベース層の表面に形成されている。トレンチゲートがｐ型ベース層を貫通して、ｎ型ベース層に達するように形成されている。エミッタ電極に接続されるソース層は、隣り合うトレンチゲート間にあるｐ型ベース層の表面領域に形成されている。

ＩＥＧＴは、隣り合うトレンチゲート間にソース層が設けられていないダミー領域を有する。ダミー領域の形態は、主にいくつかの形態（ケース１〜３）に分けることができる。

ダミー領域のｐ型ベース層は、エミッタ電極に接続されておらず、浮遊状態にある場合がある（ケース１）。ダミー領域のｐ型ベース層は、抵抗を介してエミッタ電極に接続されている場合がある（ケース２）。ダミー領域は、トレンチゲートと同じ構造を有するダミートレンチ構造を備え、このダミートレンチ構造がエミッタに接続されている（ケース３）。ケース３において、通常、ダミー領域のｐ型ベース層はエミッタ電極に接続されておらず、浮遊状態である。

ケース１では、ダミー領域のｐ型ベース層が浮遊状態であるので、ＩＥＧＴがターンオンするとき、ゲート電位の上昇、及び、コレクタ電位の低下に伴い、このｐ型ベース層の電位も大きく変化する。これにより、見かけ上、ゲート−コレクタ間容量Ｃｇｃが増大し、その結果、ターンオン速度が遅くなる。即ち、ターンオン損失が増大するという問題が生じる。

ケース２では、ＩＥＧＴがターンオンするとき、コレクタからの正孔注入がない期間はダミー領域のｐ型ベース層とエミッタ電極との間の抵抗に電流が流れず、このｐ型ベース層の電位はエミッタ電位に等しい。そして、コレクタからの正孔注入が始まった瞬間において、正孔はダミー領域のｐ型ベース層を介してもエミッタ電極に流れるため、ダミー領域のｐ型ベース層の電位は抵抗での電圧降下によって瞬間的に上昇する。これにより、ゲート電位が不安定となり、ターンオン速度が非常に速くなるため、ノイズが発生しやすいという問題が生じる。

この問題を解決するために、ｐ型ベース層とエミッタ電極との間の抵抗を適切な値に設定する方法がある。しかしながら、この抵抗は通常、ダミー領域とその周辺の拡散層の抵抗を利用するため、チップ全体で適切な値に設定することは困難である。

ケース３では、ダミー領域内にエミッタ電位にあるダミートレンチ構造が備えられているが、これにより、ダミー領域のｐ型ベース層が浮遊状態であっても、ケース１とはターンオン動作が異なることが発明者の調査によって明らかとなった。即ち、ＩＥＧＴがターンオンするとき、ゲート電位の上昇に伴っては、このｐ型ベース層の電位は大きく変化しない。そして、コレクタからの正孔注入が始まった瞬間において、正孔はダミー領域のｐ型ベース層にも流れこみ、ダミー領域のｐ型ベース層の電位が瞬間的に上昇する。これにより、結果的にケース２と同様に、ゲート電位が不安定となり、ターンオン速度が非常に速くなるため、ノイズが発生しやすいという問題が生じる。ダミー領域のｐ型ベース層が抵抗を介してエミッタ電極に接続されている場合も同様である。

また、ケース３では、ダミートレンチの底部にも強電界が発生するため、ダミートレンチの底部絶縁膜の絶縁破壊に注意する必要があった。

以上のように、ダミー領域の形態によってターンオン動作が異なるが、それぞれ、ターンオン損失とノイズとの調和を図るためには、ゲート電極とゲート駆動回路との間に挿入されるゲート抵抗を調整する必要がある。ここで、ゲート抵抗はゲート電極の充放電速度を変化させるものであり、当然ながらターンオフ速度にも影響する。従って、良好なターンオン特性を得るには、ターンオンとターンオフとでゲート抵抗を切り替えるか、ターンオフ特性を犠牲にする必要があった。
特開２００４−１５３１１２号公報特開２０００−３０７１１６号公報特開２００４−３９８３８号公報

スイッチング速度の制御性を改善し、ノイズの小さい半導体装置を提供する。

本発明に係る実施形態に従った半導体装置は、第１の面および第２の面を有する第１導電型の第１のベース層と、前記第１の面上に設けられた第２導電型の第２のベース層と、前記第２のベース層を貫通して前記第１のベース層に達する複数のトレンチと、前記複数のトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数のトレンチのそれぞれの内部に埋め込まれたゲート電極と、隣り合う前記トレンチ間において、これらのトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、前記トレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、前記第２の面上に設けられたコレクタ層と、前記コレクタ層上に設けられたコレクタ電極とを備え、或る閾値電圧を有する絶縁ゲート型半導体素子、および、
アノードが前記エミッタ電極に接続され、カソードが前記ダミー領域に接続されたツェナーダイオードを備え、
前記ツェナーダイオードのツェナー電圧が前記閾値電圧と等しいかまたはそれ未満である。

本発明に係る他の実施形態に従った半導体装置は、第１の面および第２の面を有する第１導電型の第１のベース層と、前記第１の面上に設けられた第２導電型の第２のベース層と、前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、前記ダミー絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、前記第２の面上に設けられたコレクタ層と、前記コレクタ層上に設けられたコレクタ電極とを備えた絶縁ゲート型半導体素子、および、
アノードが前記エミッタ電極に接続され、カソードが前記ダミー領域内の前記第２のベース層に接続されたツェナーダイオードを備えている。

本発明に係るさらに他の実施形態に従った半導体装置は、第１の面および第２の面を有する第１導電型の第１のベース層と、前記第１の面上に設けられた第２導電型の第２のベース層と、前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、前記ダミー絶縁膜を介して前記複数のダミートレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、前記第２の面上に設けられたコレクタ層と、前記コレクタ層上に設けられたコレクタ電極とを備え、
前記ダミー絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い。

本発明に係るさらに他の実施形態に従った半導体装置は、第１の面および第２の面を有する第１導電型の第１のベース層と、前記第１の面上に設けられた第２導電型の第２のベース層と、前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、前記ダミー絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、前記第２の面上に設けられたコレクタ層と、前記コレクタ層上に設けられたコレクタ電極とを備え、
前記ダミートレンチの深さは、前記ゲートトレンチの深さよりも浅い。

本発明に係るさらに他の実施形態に従った半導体装置は、第１の面および第２の面を有する第１導電型の第１のベース層と、前記第１の面上に設けられた第２導電型の第２のベース層と、前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、前記ダミー絶縁膜を介して前記複数のダミートレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、前記第２の面上に設けられたコレクタ層と、前記コレクタ層上に設けられたコレクタ電極とを備え、前記ダミートレンチ、前記ダミー絶縁膜および前記ダミー電極は、前記ダミートレンチが延伸している方向に間引かれていることを特徴とする。

本発明に従った半導体装置は、スイッチング速度の制御性が良く、尚かつ、ノイズが小さい。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、ｎ型の要素に代えてｐ型の要素を用い、尚且つ、ｐ型の要素に代えてｎ型の要素を用いても本発明の効果は失われない。

図１は、本発明に係る第１の実施形態に従った半導体装置１００の構成を示す図である。図の括弧内には、導電型が示されている。

半導体装置１００は、ｎ⁻型の第１のベース層１０と、ｐ型の第２のベース層２０と、ｎ型バッファ層３０と、ｐ型コレクタ層４０と、コレクタ電極５０と、絶縁膜６０と、トレンチ７０と、ゲート絶縁膜８０と、ゲート電極９０と、ソース層９１と、エミッタ電極９３と、ダミー電極９５と、ダイオード１５０とを備えている。

第１のベース層１０は、第１の面１１および第２の面１２を有する。第２のベース層２０は、第１の面１１上に設けられている。トレンチ７０は、第２のベース層２０を貫通して第１のベース層１０に達するように形成されている。ゲート絶縁膜８０は、各トレンチ７０の内壁に形成されている。ゲート電極９０は、ゲート絶縁膜８０を介して各トレンチ７０の内部に埋め込まれている。

ｎ型ソース層９１は、隣り合う２つのトレンチ７０の間にあるｐ型ベースの表面領域に形成されており、この２つのトレンチ７０の対向する第１の側壁７１に隣接するように設けられている。エミッタ電極９３は、第２のベース層２０およびソース層９１に電気的に接続されている。

ダミー領域は、トレンチ７０の側壁のうち第１の側壁７１の反対側にある第２の側壁７２に隣接している。しかし、ダミー領域には、導電変調を増大させるために、ソース層９１及びエミッタ電極９３が設けられていない。従って、ダミー領域内の第２のベース層２０は、実際には、ベースとして作用しない。従って、便宜上、ダミー領域内の第２のベース層２０はダミー層２１とする。

さらに、ダミー電極９５がダミー層２１に電気的に接続されるように形成されている。ダイオード１５０は、エミッタ電極９３とダミー電極９５との間に接続されている。ダイオード１５０のアノードはエミッタ電極９３に接続され、そのカソードはダミー層２１に接続されている。ダイオード１５０は、ＩＥＧＴと同一チップに一体形成することが好ましいが、ＩＥＧＴとは別チップに製造され、製造後にＩＥＧＴと接続してもよい。

コレクタ層４０は、ｎ型バッファ層３０を介して第１のベース層１０の第２の面１２上に設けられている。コレクタ電極５０がコレクタ層４０上に設けられている。

第１および第２のベース層１０、２０、２１、バッファ層３０、コレクタ層４０およびソース層９１は、例えば、不純物を含有するシリコンである。ゲート絶縁膜８０は、例えば、シリコン酸化膜である。ゲート電極９０は、例えば、ドープトポリシリコンである。コレクタ電極５０、エミッタ電極９３およびダミー電極９５は、例えば、導電性の金属またはシリサイドである。

ダイオード１５０の断面は図示していないが、ダイオード１５０は、ｎ型のポリシリコンおよびｐ型のポリシリコンからなるｐｎ接合を有するダイオードである。

ＩＧＢＴ、ＩＥＧＴは低オン電圧を得るために、飽和領域で使用される。即ち、オン状態でのゲート電圧は、ゲート閾値電圧より十分大きく、且つ、ゲート絶縁膜の絶縁破壊電圧より十分小さく設定される。本実施例では、良好なターンオン動作を実現するために、ダイオード１５０の降伏電圧は、ＩＥＧＴのゲート閾値電圧に等しいかまたはそれ未満に設定されている。ただし、ゲート閾値電圧とは、ＩＥＧＴがある値の電流（最大定格電流以下）を流すために必要なゲート電圧を意味し、数V程度の幅を有するものとする。

次に、半導体装置１００のターンオン時の動作を説明する。

図２は、半導体装置１００のターンオン時におけるゲート電圧Ｖｇおよびダミー領域におけるダミー層２１の電位Ｖｄ（以下、ダミー電圧Ｖｄという）の関係を示す模式図である。実線は、ゲート電圧Ｖｇを示し、破線は、ダミー電圧Ｖｄを示す。ＶｅはエミッタＥの電位である。Ｖａは降伏電圧である。Ｖｂは、ダミー電圧Ｖｄが降伏電圧Ｖａと等しいときのゲート電圧である。ＶｔはＩＥＧＴのゲート閾値電圧である。

まず、ゲートＧの電圧ＶｇをエミッタＥの電圧Ｖｅよりも高い電位へ上昇させる（時点ｔ０）。時点ｔ０〜ｔ１において、ダミー電圧Ｖｄは降伏電圧Ｖａよりもまだ小さいので、ダミー層２１は浮遊状態である。従って、ダミー電圧Ｖｄは、ゲート電圧Ｖｇの上昇に伴って上昇する。

時点ｔ１において、ダミー電圧Ｖｄが降伏電圧Ｖａに達すると、ダイオード１５０がブレークダウンする。これにより、ダミー電圧Ｖｄは、降伏電圧Ｖａを超えない。即ち、ダミー電圧Ｖｄが降伏電圧Ｖａに達する（時点ｔ１）までは、半導体装置１００は上述のケース１と同様に動作するが、時点ｔ１を過ぎると、ダミー電圧Ｖｄは、ケース１と異なり、降伏電圧Ｖａを維持する。

時点ｔ２において、ゲート電圧Ｖｇが、ＩＥＧＴのゲート閾値電圧に達すると、ＩＥＧＴのコレクタ電位が低下し始め、その低下とともにダミー領域の電位Ｖｄが低下する。しかし、ダミー電圧Ｖｄは降伏電圧Ｖａ以下であるので、ダミー電圧Ｖｄは、ケース１の場合よりも早くオン状態の定常値まで低下する。その結果、ターンオンミラー期間が短くなり、ターンオン損失が低減される。一方、ターンオン時のＩＥＧＴのコレクタ電流変化率は時点ｔ１とｔ２との間のＶｇ変化率に依存する。しかし、ＶｄはＶａに固定されているため、Ｖｇ変化率はケース１より小さくなる。従って、電流変化率が小さく低ノイズのＩＥＧＴを得ることができる。

また、ダイオード１５０の降伏電圧Ｖａにより、ターンオンにおける損失と電流変化率を調整することができるため、ターンオフにおけるゲート抵抗と共通にすることが可能となる。

さらに好ましくは、降伏電圧ＶａはＩＥＧＴのオン電圧Ｖonよりも高い。これにより、ＩＥＧＴがオン状態であるときに、正孔が第１のベース層１０に充分に蓄積することが可能となる。ただし、この場合、ＩＥＧＴのオン電圧Ｖonは、その閾値電圧Ｖｔよりも低い必要がある。

以上、ダミー領域のｐ型ベース層２１がダイオード１５０を介してのみエミッタ電極９３に接続しているとして説明したが、同時に抵抗を介して接続されていても同様の効果が得られる。抵抗での電圧降下によるｐ型ベース層２１の電位上昇がダイオードの降伏電圧で制限され、ゲート電位が不安定となるのが抑制されるからである。

（第２の実施形態）
図３は、本発明に係る第２の実施形態に従った半導体装置２００の構成を示す図である。半導体装置２００は、ｐ型の第２のベース層２０が、ウェル状に形成されている点で半導体装置１００と異なる。本実施形態の他の要素は、第１の実施形態の要素と同様でよい。

半導体装置２００の動作は、半導体装置１００と同様である。従って、第２の実施形態もまた、第１の実施形態と同様の効果を得ることができる。

（第３の実施形態）
図４は、本発明に係る第３の実施形態に従った半導体装置３００の構成を示す図である。半導体装置３００は、ダミー領域にダミートレンチ構造３１０を備えており、ダミー領域のｐ型ベース層が、トレンチ７０とダミートレンチ構造３１０とに挟まれた部分２１と、両側をダミートレンチ構造３１０に挟まれた部分２２に分けられている点で第１の実施形態による半導体装置１００と異なる。

さらに、ダミー電極９５がダミー層２１に電気的に接続されるように形成されている。ダイオード１５０は、エミッタ電極９３とダミー電極９５との間に接続されている。ダイオード１５０のアノードはエミッタ電極９３に接続され、そのカソードはダミー層２１に接続されている。なお、ダミー電極９５とダイオード１５０は、ｐ型ダミー層２２側にも追加的に設けることができる。

ダミートレンチ構造３１０は、ダミートレンチ３７０と、ダミー絶縁膜３８０と、ダミー電極３９０とを備えている。ダミートレンチ３７０、ダミー絶縁膜３８０およびダミー電極３９０は、それぞれトレンチ７０、ゲート絶縁膜８０およびゲート電極９０と同じ構成でよい。ただし、ダミー電極３９０は、エミッタＥに接続されている。半導体装置３００の他の要素は、半導体装置１００の要素と同様である。

ダイオード１５０の降伏電圧は、良好なターンオン動作を実現するために、ＩＥＧＴのゲート閾値電圧に等しいかまたはそれ未満に設定されている。

半導体装置３００は、上述のケース３のように、ダミートレンチ構造３１０がゲート容量低減のためにエミッタに接続されている。ダミー領域のｐ型ベース層２１は、ダイオード１５０を介してのみエミッタ電極９３に接続していてもよいし、同時に図示しない断面において抵抗を介して接続していても良い。

コレクタからの正孔注入が始まった瞬間における、ダミー領域のｐ型ベース層２１の電位の瞬間的上昇が、ダイオード１５０の降伏電圧で制限されるため、ゲート電位が不安定となるのを抑制することができる。

（第４の実施形態）
図５は、本発明に係る第４の実施形態に従った半導体装置４００の断面図である。半導体装置４００は、第２の実施形態による半導体装置２００と同じ構成を有する。半導体装置４００では、ＩＥＧＴおよびダイオード１５０が同一チップに一体形成されている。

ダイオード１５０は、ｎ型ポリシリコン１５１およびｐ型ポリシリコン１５２を含む。ｎ型ポリシリコン１５１は、ダミー電極９５を介してダミー層２１に電気的に接続されている。ｐ型ポリシリコン１５２は、エミッタ電極９３を介してエミッタＥに電気的に接続されている。

ｎ型ポリシリコン１５１およびｐ型ポリシリコン１５２は、互いに隣接することによってｐｎ接合を形成している。

次に、ダイオード１５０の製造方法を説明する。まず、ＩＥＧＴの構造を形成した後、絶縁膜６０を堆積し、ポリシリコンを絶縁膜６０上に堆積する。次に、フォトリソグラフィ技術および不純物のイオン注入を用いて、ｎ型ポリシリコン１５１およびｐ型ポリシリコン１５２を形成する。次に、ダミー電極９５を選択的に形成した後、層間絶縁膜６１を堆積する。ｐ型ポリシリコン１５２に達するコンタクトホールを層間絶縁膜６１に形成する。さらに、エミッタ電極９３を形成し、半導体装置４００が完成する。

第４の実施形態は、第２の実施形態におけるＩＥＧＴの構成を用いた。しかし、第４の実施形態は、第１または第３の実施形態におけるＩＥＧＴの構成を用いてもよい。これにより、第４の実施形態は、第１から第３の実施形態と同様の効果を得ることができる。

（第４の実施形態の変形例）
図６は、第４の実施形態の変形例におけるダイオード１５０およびエミッタ電極９３の近傍の部分の斜視図である。ダイオード１５０は、ｐ型のダミー層２１上にトレンチ７０と平行して形成されている。ダイオード１５０は、ｎ型のポリシリコンおよびｐ型のポリシリコンからなる。ｐ型のポリシリコンは、絶縁膜６０によってダミー層２１と絶縁されている。ｐ型のポリシリコンは、エミッタ電極９３と接続されている。ｎ型のポリシリコンの少なくとも一部分はダミー層２１に直接接続されている。

このような変形例であっても、第４の実施形態を得ることができる。

（第５の実施形態）
図７は、本発明に係る第５の実施形態に従った半導体装置５００の断面図である。半導体装置５００は、ダイオードを有さず、ダミー領域内にダミートレンチ構造５１０を備えている。ダミートレンチ構造５１０は、ダミートレンチ５７０と、ダミー絶縁膜５８０と、ダミー電極５９０とを含む。

ダミートレンチ５７０は、ダミー層２１を貫通して第１のベース層１０に達するように形成されている。ダミートレンチ５７０は、トレンチ７０と同一工程で形成され得る。

ダミー絶縁膜５８０は、各ダミートレンチ５７０の内壁に形成されている。ダミー絶縁膜５８０として、ゲート絶縁膜８０と同じ材料、例えば、シリコン酸化膜が考えられる。しかし、ダミー絶縁膜５８０の膜厚は、ゲート絶縁膜８０の膜厚よりも厚く形成されている。従って、ゲート絶縁膜８０およびダミー絶縁膜５８０は、互いに異なる酸化工程で形成される必要がある。例えば、ゲート酸化膜を熱酸化膜とし、ダミー絶縁膜をＣＶＤ酸化膜とすることができる。

ダミー電極５９０は、ダミー絶縁膜５８０を介してダミートレンチ５７０の内部に埋め込まれている。ダミー電極５９０は、ゲート電極９０と同じ材料。例えば、ドープトポリシリコンからなる。従って、ダミー電極５９０は、ゲート電極９０と同一工程で形成され得る。ダミー電極５９０は、エミッタ電極９３に電気的に接続されている。

ダミー層２１は浮遊状態でもよいし、図示しない断面において抵抗を介してエミッタ電極Ｅに接続していても良い。

図８は、ダミー絶縁膜５８０の厚さＴｄをゲート絶縁膜８０の厚さＴｇの１倍（同一厚さ）、２倍、３倍としたときのＩＥＧＴのスイッチング特性を表す計算結果である。ダミー絶縁膜５８０およびゲート絶縁膜８０は、いずれも同一組成の酸化膜とした。ターンオン損失Ｅｏｎ、ターンオン時のコレクタ電流上昇率ｄＩ／ｄｔ、および、ターンオフ損失Ｅoffのそれぞれの曲線が図示されている。Ｅｏｎ、ｄＩ／ｄｔおよびＥoffの各値は、ダミー絶縁膜５８０およびゲート絶縁膜８０が同一厚さ（Ｔｄ／Ｔｇ＝１）のときにいずれも１としている。

Ｔｄ／Ｔｇが１のときには、電流上昇率ｄＩ／ｄｔが大きいため、ノイズの原因となっていた。ダミー絶縁膜５８０の厚さＴｄを大きくすることにより、電流上昇率ｄＩ／ｄｔを効果的に抑制することができる。当然ながら、ターンオン損失Ｅｏｎは増大する。しかし、従来のようにゲート抵抗を大きくすることによって電流上昇率ｄＩ／ｄｔを抑制する場合と異なり、ダミー絶縁膜５８０の厚さＴｄを大きくしてもターンオフ損失Ｅoffの増大は伴わない。

従って、ダミー絶縁膜５８０の厚さＴｄを適切に設定することにより、ターンオンおよびターンオフで共通のゲート抵抗を用いながら、ターンオン特性およびターンオフ特性の双方の最適化を行うことができる。

さらに、ダミー絶縁膜５８０の厚さＴｄを大きくしたので、ダミートレンチ底部絶縁膜の絶縁破壊の問題を回避することができる。

なお、本実施例の効果はダミートレンチ５１０とｐ型ダミー層２１との間の寄生容量を低減することから得られる。従って、ダミー絶縁膜にゲート絶縁膜より誘電率の低い材料を用いること、及び、これらの組合せでも同様の効果が得られることは明らかである。

（第５の実施形態の変形例）
図９は、第５の実施形態の変形例の断面図である。この変形例では、ｐ型のダミー層２１が横方向に広く形成されている。さらに、ダミートレンチ５１０が各ダミー層２１に複数個づつ設けられている。各ダミートレンチ５１０のダミー電極５９０は、エミッタ電極９３に並列接続されている。この変形例の他の構成要素は、第５の実施形態と同様である。

この変形例では、ダミー層２１が広い場合であっても、第５の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図１０は、本発明に係る第６の実施形態に従った半導体装置６００の断面図である。第６の実施形態では、ダミートレンチ６７０の深さがゲートトレンチ７０の深さよりも浅く形成されている。

ダミートレンチ構造６１０は、ダミートレンチ６７０と、ダミー絶縁膜６８０と、ダミー電極６９０とを含む。

ダミートレンチ６７０は、ダミー領域において、ダミー層２１よりも浅く形成されている。よって、ダミートレンチ６７０およびトレンチ７０は、互いに異なる工程で形成される。

ダミー絶縁膜６８０は、各ダミートレンチ６７０の内壁に形成されている。ダミー絶縁膜６８０は、ゲート絶縁膜８０と同じ材料、例えば、シリコン酸化膜からなる。ダミー絶縁膜６８０の膜厚は、ゲート絶縁膜８０の膜厚と同じでよい。従って、ダミー絶縁膜６８０およびゲート絶縁膜８０は、同じ工程で形成され得る。

ダミー電極６９０は、ダミー絶縁膜６８０を介してダミートレンチ６７０の内部に埋め込まれている。ダミー電極６９０は、ゲート電極９０と同じ材料、例えば、ドープトポリシリコンからなる。ダミー電極６９０は、ゲート電極９０と同一工程で形成され得る。ダミー電極６９０は、エミッタ電極９３に電気的に接続されている。

ダミートレンチ６７０はゲートトレンチ７０よりも浅く形成されているので、ダミー電極６９０の深さＤｄは、必然的にゲート電極９０の深さＤｇよりも小さくなる。ダミー電極６９０の幅をゲート電極９０の幅以下にすることによって、ダミー電極６９０がダミー絶縁膜６８０を介してダミー層２１と隣接する面積は、ゲート電極９０がゲート絶縁膜８０を介してダミー層２１と隣接する面積よりも小さくなる。

図１１は、ダミー電極６９０の深さＤｄをゲート電極９０の深さＤｇの１倍（同一深さ）、２／３倍、１／３倍としたときのＩＥＧＴのスイッチング特性を表す計算結果である。ダミー電極６９０およびゲート電極９０の周囲の酸化膜は、同一組成の酸化膜とした。ターンオン損失Ｅｏｎ、ターンオン時のコレクタ電流上昇率ｄＩ／ｄｔ、ターンオフ損失Ｅoffの曲線が図示されている。Ｅｏｎ、ｄＩ／ｄｔおよびＥoffの各値は、ダミー絶縁膜５８０およびゲート絶縁膜８０が同一深さ（Ｄｄ／Ｄｇ＝１）のときにいずれも１としている。

Ｄｄ／Ｄｇが１のときには、電流上昇率ｄＩ／ｄｔが大きいため、ノイズの原因となっていた。深さＤｄを小さくすることにより、電流上昇率ｄＩ／ｄｔを効果的に抑制することができる。当然ながら、ターンオン損失Ｅｏｎは増大する。しかし、従来のようにゲート抵抗を大きくすることによって電流上昇率ｄＩ／ｄｔを抑制する場合と異なり、深さＤｄを小さくしてもターンオフ損失Ｅoffの大きな増大は伴わない。

従って、ダミー電極６９０の深さを適切に設定することにより、ターンオンおよびターンオフで共通のゲート抵抗を用いながら、ターンオン特性およびターンオフ特性の双方の最適化を行うことができる。

ダミートレンチ６７０の深さＤｄを小さくすると、ダミートレンチ６７０の形状の先細りや、底部絶縁膜が不均一に薄くなることを抑制し、その結果、ダミートレンチ６７０の底部絶縁膜の絶縁破壊の問題を回避することができる。

なお、本実施例の効果はダミートレンチ６１０とｐ型ダミー層２１との間の寄生容量を低減することから得られる。従って、ダミー絶縁膜にゲート絶縁膜より誘電率の低い材料を用いること、及び、これらの組合せでも同様の効果が得られることは明らかである。

（第６の実施形態の変形例１）
第６の実施形態では、製造の容易化のために、ダミー絶縁膜６８０の膜厚は、ゲート絶縁膜８０の膜厚と同じとした。しかし、第５の実施形態と同様に、ダミー絶縁膜６８０の膜厚は、ゲート絶縁膜８０の膜厚よりも厚くてよい。これにより、ダミートレンチとダミー層２１との寄生容量がさらに小さくなる。本変形例は、第５および第６の実施形態と同様の効果を得ることができる。

（第６の実施形態の変形例２）
図１２は、第６の実施形態の変形例に従った半導体装置６０１の断面図である。半導体装置６０１は、ゲートトレンチ７０の底部にｐ型の底部拡散層６１１を備えている点で第６の実施形態による半導体装置６００と異なる。半導体装置６０１の他の要素は、半導体装置６００と同じでよい。

底部拡散層６１１は、ゲートトレンチ７０の底部の電界を緩和する。これにより、底部拡散層６１０は、半導体装置６０１のエミッタ−コレクタ間の耐圧を向上させることができる。

（第６の実施形態の変形例３）
図１３は、第６の実施形態の変形例に従った半導体装置６０２の断面図である。半導体装置６０２は、ダミートレンチ６７０の底部にｐ型の底部拡散層６２１を備えている点で第６の実施形態による半導体装置６００と異なる。半導体装置６０２の他の要素は、半導体装置６００と同じでよい。

底部拡散層６２１は、ゲートトレンチ７０の底部の電界を緩和する。これにより、底部拡散層６２１は、半導体装置６０２のエミッタ−コレクタ間の耐圧を向上させることができる。

（第７の実施形態）
図１４は、本発明に係る第７の実施形態に従った半導体装置７００の断面図である。半導体装置７００は、エミッタ電極９３の下にエミッタ接続に用いられるトレンチコンタクト９５が形成されている点で半導体装置６００と異なる。

本実施形態では、ダミートレンチ６７０は、トレンチコンタクト９５に用いられるトレンチ６７１と同一工程で形成される。このように、トレンチコンタクト９５が必要な場合には、トレンチ６７１の形成工程において、ダミートレンチ６７０をも形成する。これにより、半導体装置の製造工程における無駄を省くことができる。

第６の実施形態の変形例２と同様に、第７の実施形態におけるトレンチ７０の底部にｐ型の底部拡散層６１１を設けてもよい。これにより、第７の実施形態は６の実施形態の変形例２の効果をも有する。

さらに、第６の実施形態の変形例３と同様に、第７の実施形態におけるダミートレンチ６７０の底部にｐ型の底部拡散層６２１を設けてもよい。これにより、第７の実施形態は６の実施形態の変形例３の効果をも有する。

（第８の実施形態）
図１５は、本発明に係る第８の実施形態に従った半導体装置８００の平面図である。ダミートレンチ構造８１０は、ダミートレンチ８７０と、ダミー絶縁膜８８０と、ダミー電極８９０とを備えている。半導体装置８００は、ダミートレンチ８７０が延伸する方向（チャネル幅方向）に対してダミートレンチ構造８１０を間引いている。

図１６は、図１５のＡ−Ａ’線に沿った断面図である。図１７は、図１５のＢ−Ｂ’線に沿った断面図である。

第８の実施形態によれば、ダミートレンチ構造８１０は、ダミートレンチ８７０が延伸する方向に間引かれている。これにより、エミッタ電位にあるダミー電極８９０とｐ型ダミー層２１との間の寄生容量が低減されるので、前述の実施形態と同様の効果が得られる。また、ダミートレンチ８７０、ダミー絶縁膜８８０およびダミー電極８９０は、それぞれゲートトレンチ７０、ゲート絶縁膜８０およびゲート電極９０と同一工程で形成可能である。

ソース層９１がゲートトレンチ８７０と直行するように形成されているが、これに限定されない。ダミー絶縁膜８８０にゲート絶縁膜８０より誘電率の低い材料を用いてもよい。

第３の実施形態のダミートレンチ構造３１０、第５の実施形態のダミートレンチ構造５１０、第６および第７の実施形態のダミートレンチ構造６１０もまた、ダミートレンチ構造８１０と同様に、ダミートレンチ８７０が延伸する方向（チャネル幅方向）に間引かれてもよい。それにより、さらに、ダミー電極とｐ型ダミー層との間の寄生容量が低減される。

以上の実施形態において、ｎ型バッファ層３０が形成されていた。しかし、バッファ層３０は、必須な構成要素ではない。また、ｐ型の第２のベース層２０およびダミー層２１と、同一工程で形成されてもよいが、別工程で形成されてもよい。別工程で形成される場合には、第２のベース層２０およびダミー層２１は、深さまたは濃度が互いに異なっていてもよい。

本発明に係る第１の実施形態に従った半導体装置１００の構成を示す図。半導体装置１００のターンオン時におけるゲート電圧Ｖｇおよびダミー電圧Ｖｄの関係を示すグラフ。本発明に係る第２の実施形態に従った半導体装置２００の構成を示す図。本発明に係る第３の実施形態に従った半導体装置３００の構成を示す図。本発明に係る第４の実施形態に従った半導体装置４００の断面図。第４の実施形態の変形例におけるダイオード１５０およびエミッタ電極９３の近傍の部分の斜視図。本発明に係る実施形態に従った半導体装置５００の断面図。ＩＥＧＴのスイッチング特性を表す計算結果を示す図。第５の実施形態の変形例の断面図。本発明に係る第６の実施形態に従った半導体装置６００の断面図。ＩＥＧＴのスイッチング特性を表す計算結果を示す図。第６の実施形態の変形例に従った半導体装置６０１の断面図。第６の実施形態の変形例に従った半導体装置６０２の断面図。本発明に係る第７の実施形態に従った半導体装置７００の断面図。本発明に係る第８の実施形態に従った半導体装置８００の平面図。図１５のＡ−Ａ’線に沿った断面図。図１５のＢ−Ｂ’線に沿った断面図。

符号の説明

１００半導体装置
１０第１のベース層
２０第２のベース層
２１ダミー層
３０バッファ層
４０コレクタ層
５０コレクタ電極
７０トレンチ
８０ゲート絶縁膜
９０ゲート電極
９１ソース層
９３エミッタ電極
１５０ダイオード
Ｖａ降伏電圧
Ｖｔ閾値電圧

Claims

第１の面および第２の面を有する第１導電型の第１のベース層と、
前記第１の面上に設けられた第２導電型の第２のベース層と、
前記第２のベース層を貫通して前記第１のベース層に達する複数のトレンチと、
前記複数のトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数のトレンチのそれぞれの内部に埋め込まれたゲート電極と、
隣り合う前記トレンチ間において、これらのトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、
前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、
前記トレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、
前記第２の面上に設けられたコレクタ層と、
前記コレクタ層上に設けられたコレクタ電極とを備え、或る閾値電圧を有する絶縁ゲート型半導体素子、および、
アノードが前記エミッタ電極に接続され、カソードが前記ダミー領域に接続されたダイオードを備え、
前記ダイオードの降伏電圧が前記閾値電圧と等しいかまたはそれ未満であることを特徴とする半導体装置。
第１の面および第２の面を有する第１導電型の第１のベース層と、
前記第１の面上に設けられた第２導電型の第２のベース層と、
前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、
前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、
隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、
前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、
前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、
前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、
前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、
前記ダミー絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、
前記第２の面上に設けられたコレクタ層と、
前記コレクタ層上に設けられたコレクタ電極とを備えた絶縁ゲート型半導体素子、および、
アノードが前記エミッタ電極に接続され、カソードが前記ダミー領域内の前記第２のベース層に接続されたダイオードを備えた半導体装置。
第１の面および第２の面を有する第１導電型の第１のベース層と、
前記第１の面上に設けられた第２導電型の第２のベース層と、
前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、
前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、
隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、
前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、
前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、
前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、
前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、
前記ダミー絶縁膜を介して前記複数のダミートレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、
前記第２の面上に設けられたコレクタ層と、
前記コレクタ層上に設けられたコレクタ電極とを備え、
前記ダミー絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
第１の面および第２の面を有する第１導電型の第１のベース層と、
前記第１の面上に設けられた第２導電型の第２のベース層と、
前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、
前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、
隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、
前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、
前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、
前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、
前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、
前記ダミー絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、
前記第２の面上に設けられたコレクタ層と、
前記コレクタ層上に設けられたコレクタ電極とを備え、
前記ダミートレンチの深さは、前記ゲートトレンチの深さよりも浅いことを特徴とする半導体装置。
第１の面および第２の面を有する第１導電型の第１のベース層と、
前記第１の面上に設けられた第２導電型の第２のベース層と、
前記第２のベース層を貫通して前記第１のベース層に達する複数のゲートトレンチと、
前記複数のゲートトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数のゲートトレンチのそれぞれの内部に埋め込まれたゲート電極と、
隣り合う前記ゲートトレンチ間において、これらのゲートトレンチの対向する第１の側壁に隣接するように設けられた第１導電型のソース層と、
前記第２のベース層および前記ソース層に電気的に接続されたエミッタ電極と、
前記ゲートトレンチの側壁のうち前記第１の側壁の反対側にある第２の側壁に隣接し、前記ソース層が設けられていないダミー領域と、
前記ダミー領域において、前記第２のベース層を貫通して前記第１のベース層に達する複数のダミートレンチと、
前記複数のダミートレンチのそれぞれの内壁に形成されたダミー絶縁膜と、
前記ダミー絶縁膜を介して前記複数のダミートレンチのそれぞれの内部に埋め込まれ、前記エミッタ電極に接続されたダミー電極と、
前記第２の面上に設けられたコレクタ層と、
前記コレクタ層上に設けられたコレクタ電極とを備え、
前記ダミートレンチ、前記ダミー絶縁膜および前記ダミー電極は、前記ダミートレンチが延伸している方向に間引かれていることを特徴とする半導体装置。