JP2011176244A

JP2011176244A - 半導体装置

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Publication number: JP2011176244A
Application number: JP2010041128A
Authority: JP
Inventors: Motoyoshi Kubouchi; 源宜窪内; Isao Yoshikawa; 功吉川; Takashi Fujii; 岳志藤井; Tetsutaro Imagawa; 鉄太郎今川; Kazutaka Shintani; 和隆信谷; Masaki Koyama; 雅紀小山
Original assignee: Fuji Electric Co Ltd; Denso Corp
Current assignee: Fuji Electric Co Ltd; Denso Corp
Priority date: 2010-02-25
Filing date: 2010-02-25
Publication date: 2011-09-08
Anticipated expiration: 2030-02-25
Also published as: JP5595067B2

Abstract

【課題】半導体装置の耐圧を向上させる。また、半導体装置のオン電圧を低減させる。
【解決手段】半導体基板１００のおもて面には、ｐ型半導体領域４を貫通し、ドリフト領域１まで達するトレンチ６およびダミートレンチ１６が設けられている。トレンチ６は、エミッタ領域５および固定電位領域２と接する。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が設けられている。ダミートレンチ１６は、浮遊電位領域３のみに接する。ダミートレンチ１６の内部には、ダミーゲート絶縁膜１７を介してダミーゲート電極１８が設けられている。ダミーゲート電極１８は、抵抗２１を介して、浮遊電位領域３に接続されている。抵抗２１は、ダミーゲート電極１８にかかる電圧が、ゲート電極８にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有する。
【選択図】図１

Description

この発明は、半導体装置に関し、特にトレンチゲート構造の半導体装置に関する。

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）は、表面構造にトレンチゲート構造を採用することにより、従来の半導体装置に比べて低損失化を実現している。

図２０は、従来のトレンチゲート構造の半導体装置を模式的に示す断面図である。ｎ型のドリフト領域１０１となる半導体基板１００のおもて面の表面層には、ｐ型半導体領域１０４が設けられている。ｐ型半導体領域１０４の表面層には、ｎ型のエミッタ領域１０５が選択的に設けられている。また、エミッタ領域１０５およびｐ型半導体領域１０４を貫通し、ドリフト領域１０１まで達するトレンチ１０６が設けられている。トレンチ１０６の内部には、ゲート絶縁膜１０７を介してゲート電極１０８が設けられている。

ｐ型半導体領域１０４は、トレンチ１０６によって、エミッタ領域１０５が設けられた領域（以下、固定電位領域とする）１０２と、エミッタ領域１０５が設けられていない領域（以下、浮遊電位領域とする）１０３に分離されている。つまり、ｐ型半導体領域１０４は、トレンチ１０６によって、固定電位領域１０２と浮遊電位領域１０３とが交互に繰り返された構成となっている。固定電位領域１０２は、チャネル形成領域である。浮遊電位領域１０３は、他の領域と電気的に絶縁されている。

エミッタ電極１１０は、エミッタ領域１０５および固定電位領域１０２と接する。また、エミッタ電極１１０は、層間絶縁膜１０９によって、ゲート電極１０８および浮遊電位領域１０３と電気的に絶縁されている。

半導体基板１００の裏面の表面層には、ｎ型のフィールドストップ領域１１１が設けられている。フィールドストップ領域１１１の表面層には、ｐ型のコレクタ領域１１２が設けられている。コレクタ領域１１２の表面には、コレクタ電極１１３が設けられている。

このような半導体装置では、半導体装置のオン時、コレクタ領域１１２から注入された正電荷が浮遊電位領域１０３に蓄積される。これにより、半導体装置のオン電圧は低減する。

図２１は、従来のトレンチゲート構造の半導体装置の別の一例を模式的に示す断面図である。図２１に示す半導体装置には、浮遊電位領域１０３を貫通し、ドリフト領域１０１まで達するトレンチ（以下、ダミートレンチとする）１１６が設けられている。ダミートレンチ１１６の内部には、絶縁膜（以下、ダミーゲート絶縁膜とする）１１７を介して電極（以下、ダミーゲート電極とする）１１８が設けられている。ダミーゲート電極１１８は、電気的に浮遊している。その他の構成は、図２０に示す半導体装置と同様である。

このような半導体装置では、ダミートレンチ１１６によって浮遊電位領域１０３が複数の領域に分離される。これにより、ダミートレンチ１１６が設けられていない半導体装置（図２０参照）に比べて、トレンチ１０６近傍の電界集中が緩和される。このため、半導体装置の耐圧は向上する。また、浮遊電位領域１０３に蓄積された正電荷が排出されにくくなるため、導通損失が低減する。これにより、半導体装置のオン電圧はさらに低減する。

上述したようなダミートレンチを有する半導体装置として、次のような装置が提案されている。高抵抗の第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型ベース層と、平面パターンが閉じた帯状パターンを有し、かつ前記第２導電型ベース層の表面から前記第１導電型ベース層に達する深さの溝（以下、トレンチ溝とする）内に、ゲート絶縁膜を介して埋め込み形成されたゲート電極と、前記平面パターンが閉じた帯状パターンの部分の溝で囲まれた領域の前記第２導電型ベース層の表面に、該溝に接して選択的に形成された第１導電型エミッタ層と、この第１導電型エミッタ層および前記溝で囲まれた領域の前記第２導電型ベース層に設けられた第１主電極と、前記第２導電型ベース層と反対側の前記第１導電型ベース層の表面に形成された第２導電型エミッタ層と、この第２導電型エミッタ層に設けられた第２主電極とを有している。この半導体装置では、複数のトレンチ溝を形成している。さらに、これらトレンチ溝のうち、素子端部のトレンチ溝の平面パターンは梯子パターン、他のトレンチ溝の平面パターンはストライプパターンである。平面パターンがストライプパターンのトレンチ溝に接する部分のｐ型ベース層の表面には、ｎ型エミッタ層は形成されていない。また、この部分のｐ型ベース層は、層間絶縁膜によりカソード電極と絶縁されている（例えば、下記特許文献１参照。）。

また、別の装置として、次のような装置が提案されている。半導体層と、該半導体層の第１主表面に対して垂直方向に前記半導体層の内部に形成された一対のゲート電極と、前記ゲート電極間に配置されるベース層と、該ベース層内に配置されるエミッタ領域と、前記半導体層の前記第１主表面に対向する第２主表面に配置され、前記ベース層と同一導電型のコレクタ領域と、前記ベース層を配置しない前記半導体層に配置され、前記ベース層と同一導電型のダミー領域と、前記ダミー領域内に前記第１主表面に対して垂直方向に形成されたダミートレンチと、前記ゲート電極と前記ベース層との界面に形成されたゲート絶縁膜とを備えている。ここで、前記ダミー領域は前記エミッタ領域と短絡されている（例えば、下記特許文献２参照。）。

また、別の装置として、次のような装置が提案されている。第２導電型のコレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて第１導電型の第１ベース層内に配設された複数のトレンチを含む。メインセル内に第２導電型の第２ベース層と第１導電型のエミッタ層とが配設され、ダミーセル内に第２導電型のバッファ層が配設される。メインセルに隣接するトレンチ内にゲート絶縁膜を介してゲート電極が配設される。バッファ層とエミッタ電極との間にバッファ抵抗または整流素子が挿入されている。また、複数のダミーセルを区画するようにダミー用のトレンチが形成されている。ダミー用のトレンチには、絶縁膜に包まれた状態でダミー電極が埋め込まれている。ダミー電極はエミッタ電極に電気的に接続されている（例えば、下記特許文献３参照。）。

また、別の装置として、次のような装置が提案されている。ｎ型ベース層のｐ型エミッタ層、コレクタ電極２は反対側の表面にｐ型ベース層が形成され、ｐ型ベース層の表面にｎ型ソース層が形成されている。ｎ型ソース層とｐ型ベース層はエミッタ電極に接続され、ｎ型ソース層の表面からｐ型ベース層を貫通してｎ型ベース層の途中の深さまで第１トレンチ及び第２トレンチが形成され、第１トレンチ内にゲート絶縁膜を介してゲート電極が形成され、第２トレンチ内に絶縁膜を介して埋込電極が形成されている。埋込電極とエミッタ端子との間に、エミッタ端子を正電位側とし、埋込電極を負電位側として直流電源を挿入した構成となっている。埋込電極に電圧を印加することに代えて、高濃度にドープしたポリシリコンゲートにより、埋込電極にビルトイン電圧を生じさせる構成としてもよい（例えば、下記特許文献４参照。）。

また、別の装置として、次のような装置が提案されている。第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する前記第１導電型の第３半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、第３半導体層が抵抗またはダイオードを介して前記第１主電極に電気的に接続されている（例えば、下記特許文献５参照。）。

特開平１０−１６３４８３号公報特開２００５−２９４６４９号公報特開２００７−０１３２２４号公報特開２００３−１８８３８２号公報特開２００４−０３９８３８号公報

しかしながら、本発明者らが鋭意研究を重ねた結果、次のような問題が生じることが新たに判明した。図１９は、従来のダミートレンチを有する半導体装置の電流−電圧特性を示す特性図である。ダミーゲート電極１１８（図２１参照）に蓄積される電荷量と、半導体装置の耐圧変動との関係を示すシミュレーション結果である。ダミーゲート電極１１８に−１×１０^-14〜−１×１０^-12Ｃの負電荷が蓄積された場合、ダミーゲート電極１１８に電荷が蓄積されていない（０Ｃ）場合と比べて、半導体装置の耐圧は高くなっている。これに対して、ダミーゲート電極１１８に＋１×１０^-14および＋１×１０^-13Ｃの正電荷が蓄積された場合、半導体装置の耐圧は、ダミーゲート電極１１８に電荷が蓄積されていない場合と比べて大きく低下している。このように、ダミーゲート電極１１８にわずかでも正電荷が蓄積されると、半導体装置の耐圧は大きく低下してしまう。これは、ダミーゲート電極１１８に電荷が蓄積された場合、ダミーゲート電極１１８が電気的に浮遊していることで、その電荷がダミーゲート電極１１８から解放されにくいからである。

ダミーゲート電極に電荷が蓄積されることを防止する方法として、上述した各特許文献に示す技術のように、ダミーゲート電極をゲート電極やエミッタ電極に接続した構成の半導体装置が公知である。しかしながら、ダミーゲート電極をゲート電極に接続した場合、ダミーゲート電極の電位Ｖｄは、ゲート電極のエミッタに対する電位Ｖｇと等しくなる（Ｖｄ＝Ｖｇ）。このとき、半導体装置の実効的なゲート容量の総電荷量は、ゲート電極の容量Ｃｇの電荷量（ＣｇＶｇ）と、ダミーゲート電極の容量Ｃｄの電荷量（ＣｄＶｄ）の和となる。このため、半導体装置の実効的なゲート容量は、ダミーゲート電極が電気的に浮遊している場合と比べて、ダミーゲート電極の容量Ｃｄだけ大きくなってしまう（ＣｇＶｇ＋ＣｄＶｄ＝（Ｃｇ＋Ｃｄ）Ｖｇ）。これにより、半導体装置の動作速度が遅くなるという問題が生じてしまう。

また、ダミーゲート電極をエミッタ電極に接続した場合、ダミーゲート電極はエミッタ電極と等電位となる。このため、ダミーゲート電極にも、半導体装置中の正電荷が引き寄せられるので、スイッチング時の正電荷の移動がより早くなってしまう。これにより、半導体装置のスイッチング動作が、半導体装置に流れる電流を強制的に遮断したり、半導体装置に印加された電圧を急激に変化させたりするなどのハードスイッチング動作となってしまう。したがって、半導体装置自体や半導体装置が設置される回路に負荷がかかりすぎてしまうという問題が生じてしまう。

このように、ダミーゲート電極をゲート電極やエミッタ電極に接続した場合、ダミーゲート電極に蓄積された電荷を解放することができるが、新たに別の問題が生じてしまう。このため、従来の半導体装置（図２１参照）は、ダミーゲート電極を設けることによって得ることができる、耐圧が向上するという効果と、オン電圧を低減するという効果を十分に発揮できていない。

この発明は、上述した従来技術による問題点を解消するため、耐圧を向上することができる半導体装置を提供することを目的とする。また、この発明は、オン電圧を低減することができる半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、抵抗を介して前記第４半導体領域に接続され、前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする。

また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第３電極は、前記抵抗を介して、前記第１トレンチと前記第２トレンチに挟まれた前記第４半導体領域に接続されていることを特徴とする。

また、請求項３の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、抵抗を介して前記第１電極に接続され、前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする。

また、請求項４の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、抵抗を介して前記第２電極に接続され、前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする。

また、請求項５の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第４半導体領域に接続されていることを特徴とする。

また、請求項６の発明にかかる半導体装置は、請求項５に記載の発明において、前記第３電極は、前記ダイオードを介して、前記第１トレンチと前記第２トレンチに挟まれた前記第４半導体領域に接続されていることを特徴とする。

また、請求項７の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第１電極に接続されていることを特徴とする。

また、請求項８の発明にかかる半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、前記第３半導体領域に接する第２電極と、前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第２電極に接続されていることを特徴とする。

また、請求項９の発明にかかる半導体装置は、請求項１〜８のいずれか一つに記載の発明において、前記第１トレンチと前記第２トレンチは、同じ幅で同じ深さであることを特徴とする。

また、請求項１０の発明にかかる半導体装置は、請求項１〜９のいずれか一つに記載の発明において、前記第１トレンチが前記第１絶縁膜を介して前記第１電極で埋められた構造と、前記第２トレンチが前記第２絶縁膜を介して前記第２電極で埋められた構造とは、同一の構造を有することを特徴とする。

また、請求項１１の発明にかかる半導体装置は、請求項１〜１０のいずれか一つに記載の発明において、前記第４の半導体領域は、前記第２トレンチにより、同じ幅を有する複数の領域に分離されることを特徴とする。

上述した発明によれば、第３電極を、抵抗またはダイオードを介して、第４半導体領域、第１電極または第２電極に接続する。このため、第３電極の電位が、第４半導体領域、第１電極または第２電極の電位より高くなったときに、第３電極に蓄積された電荷を、第３電極から第４半導体領域、第１電極または第２電極へ放電することができる。これにより、第３電極に電荷が蓄積されることを防止することができる。

上述した請求項１〜４の発明によれば、第３電極を、抵抗を介して第４半導体領域、第１電極または第２電極に接続する。抵抗は、第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有する。このため、半導体装置がターンオンするまでの間に、第３電極にかかる電圧は閾値電圧を超えない。これにより、第３電極によって生じる寄生容量を、半導体装置のゲート動作に悪影響が及ばない程度に小さい容量とすることができ、第３電極を電気的に浮遊しているような状態にすることができる。

また、上述した請求項５〜８の発明によれば、第３電極を、ダイオードの第２導電型領域に接続し、かつダイオードを介して第４半導体領域、第１電極または第２電極に接続する。このため、第３電極に接続された他の領域から第３電極へはほとんど電流が流れないが、第３電極からダイオードを介して他の領域へは電流を流すことができる。これにより、第３電極を電気的に浮遊しているような状態とすることができる。

本発明にかかる半導体装置によれば、耐圧を向上することができるという効果を奏する。また、オン電圧を低減することができるという効果を奏する。

実施の形態１にかかる半導体装置を示す断面図である。実施の形態２にかかる半導体装置を示す断面図である。実施の形態３にかかる半導体装置を示す断面図である。実施の形態４にかかる半導体装置を示す平面図である。実施の形態５にかかる半導体装置を示す平面図である。実施の形態６にかかる半導体装置を示す断面図である。実施の形態７にかかる半導体装置を示す断面図である。実施の形態８にかかる半導体装置を示す断面図である。実施の形態９にかかる半導体装置を示す断面図である。実施の形態１０にかかる半導体装置を示す断面図である。実施の形態１１にかかる半導体装置を示す断面図である。実施の形態１２にかかる半導体装置を示す断面図である。実施の形態１３にかかる半導体装置を示す断面図である。実施の形態１４にかかる半導体装置を示す断面図である。実施の形態１５にかかる半導体装置を示す断面図である。実施の形態１６にかかる半導体装置を示す断面図である。実施の形態１７にかかる半導体装置を示す平面図である。実施の形態１８にかかる半導体装置を示す平面図である。従来のダミートレンチを有する半導体装置の電流−電圧特性を示す特性図である。従来のトレンチゲート構造の半導体装置を模式的に示す断面図である。従来のトレンチゲート構造の半導体装置の別の一例を模式的に示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、各実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置では、ｎ型（第１導電型）のドリフト領域１となる半導体基板１００のおもて面の表面層に、ｐ型半導体領域４が設けられている。ｐ型半導体領域４は、均一な深さを有する。ｐ型半導体領域４の表面には、ｎ型のエミッタ領域５が選択的に設けられている。ドリフト領域１は、第１半導体領域に相当する。ｐ型半導体領域４は、第２半導体領域に相当する。エミッタ領域５は、第３半導体領域に相当する。

半導体基板１００のおもて面には、エミッタ領域５およびｐ型半導体領域４を貫通し、ドリフト領域１まで達するトレンチ６が設けられている。トレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が設けられている。ｐ型半導体領域４は、トレンチ６によって、エミッタ領域５が設けられた領域（固定電位領域）２と、エミッタ領域５が設けられていない領域（浮遊電位領域）３に分離されている。つまり、トレンチ６の一方の側面に固定電位領域２が接し、他方の側面に浮遊電位領域３が接している。固定電位領域２は、チャネル形成領域である。トレンチ６は、第１トレンチに相当する。ゲート絶縁膜７は、第１絶縁膜に相当する。ゲート電極８は、第１電極に相当する。浮遊電位領域３は、第４半導体領域に相当する。

また、半導体基板１００のおもて面には、浮遊電位領域３を貫通し、ドリフト領域１まで達するトレンチ（以下、ダミートレンチとする）１６が設けられている。ダミートレンチ１６は、例えばトレンチ６と同じ大きさ、もしくはトレンチ６と同一の構成、またはその両方を満たすように形成されている。ダミートレンチ１６は、第２トレンチに相当する。

ダミートレンチ１６によって、浮遊電位領域３は例えば同じ幅を有する複数の領域に分離されている。つまり、浮遊電位領域３は、トレンチ６とダミートレンチ１６に挟まれた第５半導体領域３１と、ダミートレンチ１６間に挟まれた第６半導体領域３２とで構成されている。具体的には、浮遊電位領域３が例えば３つの領域に分離されている場合、ｐ型半導体領域４は、固定電位領域２、トレンチ６、第５半導体領域３１、ダミートレンチ１６、第６半導体領域３２、ダミートレンチ１６、第５半導体領域３１およびトレンチ６がこの順で繰り返し設けられた構成となる。

ダミートレンチ１６の内部には、絶縁膜（以下、ダミーゲート絶縁膜とする）１７を介して電極（以下、ダミーゲート電極とする）１８が設けられている。ダミーゲート絶縁膜１７は、第２絶縁膜に相当する。ダミーゲート電極１８は、第３電極に相当する。

ダミーゲート電極１８は、抵抗２１を介して浮遊電位領域３に接続されている。つまり、ダミーゲート電極１８は、抵抗２１を介して、第５半導体領域３１または第６半導体領域３２に接続されている。例えば、ダミーゲート電極１８は、第５半導体領域３１と隣り合う場合には、抵抗２１を介して第５半導体領域３１と接続されてもよし、第６半導体領域３２と隣り合う場合には、抵抗２１を介して第６半導体領域３２と接続されてもよい。

抵抗２１は、ダミーゲート電極１８にかかる電圧が、ゲート電極８にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有する。つまり、抵抗２１は、半導体装置のターンオン時にダミーゲート電極１８にかかる電圧が閾値を超えない程度に大きな電気抵抗を有する。

エミッタ電極１０は、半導体装置のおもて面において、エミッタ領域５および固定電位領域２と接する。また、エミッタ電極１０は、層間絶縁膜９によって、ゲート電極８、ダミーゲート電極１８および浮遊電位領域３（第５半導体領域３１、第６半導体領域３２）と電気的に絶縁されている。エミッタ電極１０は、第２電極に相当する。

半導体装置の裏面には、半導体基板１００の表面に、ｎ型のフィールドストップ領域１１が設けられている。フィールドストップ領域１１の表面には、ｐ型のコレクタ領域１２が設けられている。コレクタ領域１２の表面には、コレクタ電極１３が設けられている。

以上、説明したように、実施の形態１によれば、ダミーゲート電極１８を、上述した大きさの電気抵抗を有する抵抗２１を介して浮遊電位領域３に接続する。このため、半導体装置がターンオンするまでの間に、ダミーゲート電極１８にかかる電圧は閾値電圧を超えない。これにより、ダミーゲート電極１８によって生じる寄生容量を、半導体装置のゲート動作に悪影響が及ばない程度に小さい容量とすることができ、ダミーゲート電極１８を電気的に浮遊しているような状態にすることができる。したがって、半導体装置のオン電圧を低減することができる。また、抵抗２１が上述した大きさの電気抵抗を有することで、ゲート電極８にかかる周期時に、ダミーゲート電極１８の電位が浮遊電位領域３の電位より高くなる期間を生じさせることができる。このため、ダミーゲート電極１８の電位が浮遊電位領域３の電位よりも高くなったときに、ダミーゲート電極１８から浮遊電位領域３へ正電荷を放電することができる。これにより、ダミーゲート電極１８に正電荷が蓄積されることを防止することができる。したがって、半導体装置の耐圧を向上することができる。

（実施の形態２）
図２は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態１に示す半導体装置において、複数のダミーゲート電極１８を、それぞれに接続された抵抗２１を介して第５半導体領域３１のみに接続した構成としてもよい。

実施の形態２では、複数のダミーゲート電極１８に、それぞれ抵抗２１が接続されている。また、各抵抗２１のダミーゲート電極１８が接続されていない側の端部は、第５半導体領域３１に接続されている。その他の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図３は、実施の形態３にかかる半導体装置を示す断面図である。実施の形態１に示す半導体装置において、複数のダミーゲート電極１８を、１つの抵抗２１を介して第５半導体領域３１のみに接続した構成としてもよい。

実施の形態３では、複数のダミーゲート電極１８は、１つの抵抗２１に並列に接続されている。また、抵抗２１のダミーゲート電極１８が接続されていない側の端部は、第５半導体領域３１に接続されている。その他の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態４）
図４は、実施の形態４にかかる半導体装置を示す断面図である。実施の形態１に示す半導体装置において、ダミーゲート電極１８を浮遊電位領域３に電気的に接続した構成に代えて、ダミーゲート電極１８をゲート電極８に電気的に接続した構成としてもよい。

実施の形態４では、複数のダミーゲート電極１８は、１つの抵抗２１に並列に接続されている。また、抵抗２１のダミーゲート電極１８が接続されていない側の端部は、ゲート電極８に接続されている。つまり、複数のダミーゲート電極１８は、抵抗２１を介してゲート電極８に接続されている。複数のゲート電極８は、金属配線（以下、ゲート配線とする）４１に並列に接続されている。その他の構成は、実施の形態１と同様である。

抵抗２１は、実施の形態１と同様の大きさの電気抵抗を有する。また、抵抗２１は、２００μｓの間に、ダミーゲート電極１８の電位がエミッタ電位に対して高くなり過ぎない程度に大きな電気抵抗を有するのが望ましい。その理由は、ＩＧＢＴの動作周波数は通常５ｋＨｚ以上であるため、動作周波数を５ｋＨｚとした場合のターンオン時間は２００μｓとなるからである。このような抵抗２１を設けることにより、半導体装置がターンオンするまでの間に、ダミーゲート電極１８の電位Ｖｄが、ゲート電極８の電位Ｖｇより高い電位となることはない（Ｖｄ＜Ｖｇ）。このため、半導体装置の実効的なゲート容量の総電荷量は、ダミーゲート電極１８とゲート電極８とを直接接続した場合と比べて、小さくなる（ＣｇＶｇ＋ＣｄＶｄ＝（Ｃｇ＋ＣｄＶｄ／Ｖｇ）Ｖｇ）。これにより、半導体装置の実効的なゲート容量を小さくすることができる。

以上、説明したように、実施の形態４によれば、上述したように抵抗２１を設けることで、半導体装置がターンオンするまでの間に、ダミーゲート電極１８にかかる電圧は閾値電圧を超えない。また、ゲート電極８にかかる周期時に、ダミーゲート電極１８の電位がゲート電極８の電位よりも高くなったとき、ダミーゲート電極１８から抵抗２１を介してゲート電極８、またはゲート電極８に接続された外部回路へと正電荷を放電することができる。これにより、実施の形態１と同様の効果を得ることができる。また、ダミーゲート電極１８とゲート電極８が直接接続されている場合と比べて、半導体装置の実効的なゲート容量を小さくすることができる。したがって、半導体装置の動作速度を早くすることができる。

（実施の形態５）
図５は、実施の形態５にかかる半導体装置を示す断面図である。実施の形態４に示す半導体装置において、複数のダミーゲート電極１８を、抵抗２１を介してゲート配線４１に接続した構成としてもよい。

実施の形態５では、複数のダミーゲート電極１８は、金属配線（以下、ダミーゲート配線とする）４２に並列に接続されている。ダミーゲート配線４２は、抵抗２１を介してゲート配線４１に接続されている。その他の構成は、実施の形態４と同様である。

以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果を得ることができる。

（実施の形態６）
図６は、実施の形態６にかかる半導体装置を示す断面図である。実施の形態４に示す半導体装置において、複数のダミーゲート電極１８を、それぞれに接続された抵抗２１を介してゲート配線４１に接続した構成としてもよい。

実施の形態６では、複数のダミーゲート電極１８に、それぞれ抵抗２１が接続されている。また、各抵抗２１のダミーゲート電極１８が接続されていない側の端部は、ゲート配線４１に接続されている。その他の構成は、実施の形態４と同様である。

以上、説明したように、実施の形態６によれば、実施の形態４と同様の効果を得ることができる。

（実施の形態７）
図７は、実施の形態７にかかる半導体装置を示す断面図である。実施の形態１に示す半導体装置において、ダミーゲート電極１８を浮遊電位領域３に電気的に接続した構成に代えて、ダミーゲート電極１８をエミッタ電極１０に電気的に接続した構成としてもよい。

実施の形態７では、複数のダミーゲート電極１８に、それぞれ抵抗２１が接続されている。また、各抵抗２１のダミーゲート電極１８が接続されていない側の端部は、エミッタ電極１０に接続されている。その他の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態７によれば、上述したように抵抗２１を設けることで、半導体装置がターンオンするまでの間に、ダミーゲート電極１８にかかる電圧は閾値電圧を超えない。また、ゲート電極８にかかる周期時に、ダミーゲート電極１８の電位がエミッタ電極１０の電位よりも高くなったとき、ダミーゲート電極１８から抵抗２１を介してエミッタ電極１０、またはエミッタ電極１０に接続された外部回路へと正電荷を放電することができる。これにより、実施の形態１と同様の効果を得ることができる。また、上述したように抵抗２１を設けることで、ダミーゲート電極１８とエミッタ電極１０との間に電位差が生じる。このため、順バイアス時には、ダミーゲート電極１８の電位をエミッタ電極１０の電位より高い電位とすることができ、ダミーゲート電極１８が正電荷を引き寄せる力を小さくすることができる。これにより、半導体装置のスイッチング動作を緩やかにすることができ、半導体装置自体や半導体装置が設置される回路に負荷がかかることを防止することができる。一方、逆バイアス時には、ダミーゲート電極１８の電位をエミッタ電極１０の電位より低い電位とすることができる。これにより、半導体装置の耐圧が低減することを防止することができる。

（実施の形態８）
図８は、実施の形態８にかかる半導体装置を示す断面図である。実施の形態７に示す半導体装置において、複数のダミーゲート電極１８を、１つの抵抗２１を介してエミッタ電極１０に接続した構成としてもよい。

実施の形態８では、複数のダミーゲート電極１８は、ダミーゲート配線４２に並列に接続されている。ダミーゲート配線４２は、抵抗２１を介してエミッタ電極１０と接続されている。その他の構成は、実施の形態７と同様である。

以上、説明したように、実施の形態８によれば、実施の形態７と同様の効果を得ることができる。

（実施の形態９）
図９は、実施の形態９にかかる半導体装置を示す断面図である。実施の形態１に示す半導体装置において、抵抗２１に代えて、ダイオード２２を接続した構成としてもよい。

実施の形態９では、ダミーゲート電極１８は、ダイオード２２のアノードに接続されている。さらに、ダミーゲート電極１８は、ダイオード２２を介して浮遊電位領域３に接続されている。つまり、浮遊電位領域３は、ダイオード２２のカソードに接続されている。また、ダミーゲート電極１８は、ダイオード２２を介して、第５半導体領域３１に接続されていてもよいし、第６半導体領域３２に接続されていてもよい。ダイオード２２のアノードは、第２導電型領域に相当する。その他の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態９によれば、ダミーゲート電極１８を、ダイオード２２のアノードに接続し、かつダイオード２２を介して浮遊電位領域３に接続する。このため、ダミーゲート電極１８から第５半導体領域３１へは電流が流れ、第５半導体領域３１からダミーゲート電極１８へはほとんど電流が流れないようにすることができる。つまり、ダミーゲート電極１８に蓄積された正電荷は浮遊電位領域３に移動し、浮遊電位領域３からダミーゲート電極１８へは正電荷はほとんど移動しない。これにより、ダミーゲート電極１８を電気的に浮遊した状態にすることができる。また、ダミーゲート電極１８に蓄積された電荷をダミーゲート電極１８から第５半導体領域３１へ放電することができる。これにより、ダミーゲート電極１８に正電荷が帯電することを防止することができる。したがって、実施の形態１と同様の効果を得ることができる。

（実施の形態１０）
図１０は、実施の形態１０にかかる半導体装置を示す断面図である。実施の形態９に示す半導体装置において、複数のダミーゲート電極１８を、それぞれに接続されたダイオード２２を介して第５半導体領域３１のみに接続した構成としてもよい。

実施の形態１０では、複数のダミーゲート電極１８は、それぞれダイオード２２のアノードに接続されている。また、各ダイオード２２のカソードは、第５半導体領域３１に接続されている。その他の構成は、実施の形態９と同様である。

以上、説明したように、実施の形態１０によれば、実施の形態９と同様の効果を得ることができる。

（実施の形態１１）
図１１は、実施の形態１１にかかる半導体装置を示す断面図である。実施の形態９に示す半導体装置において、複数のダミーゲート電極１８を、１つのダイオード２２を介して第５半導体領域３１のみに接続した構成としてもよい。

実施の形態１１では、複数のダミーゲート電極１８は、１つのダイオード２２のアノードに並列に接続されている。また、ダイオード２２のカソードは、第５半導体領域３１に接続されている。その他の構成は、実施の形態９と同様である。

以上、説明したように、実施の形態１１によれば、実施の形態９と同様の効果を得ることができる。

（実施の形態１２）
図１２は、実施の形態１２にかかる半導体装置を示す断面図である。実施の形態９に示す半導体装置において、ダミーゲート電極１８を浮遊電位領域３に電気的に接続した構成に代えて、ダミーゲート電極１８をゲート電極８に電気的に接続した構成としてもよい。

実施の形態１２では、複数のダミーゲート電極１８は、１つのダイオード２２のアノードに並列に接続されている。ダイオード２２のカソードは、ゲート電極８に接続されている。つまり、複数のダミーゲート電極１８は、ダイオード２２を介してゲート電極８に接続されている。複数のゲート電極８は、ゲート配線４１に並列に接続されている。その他の構成は、実施の形態９と同様である。

以上、説明したように、実施の形態１２によれば、上述したようにダイオード２２を設けることで、ダミーゲート電極１８に蓄積した電荷を、ゲート電極８、またはゲート電極８に接続された外部回路へと移動させることができる。また、ゲート電極８からダミーゲート電極１８へはほとんど電流が流れない。これにより、実施の形態９と同様の効果を得ることができる。また、ゲート電極８の電位がエミッタ電位に対して高くなったとしても、ゲート電極８からダミーゲート電極１８へはほとんど電流が流れないため、半導体装置の実効的なゲート容量をゲート電極８の容量のみとすることができる。これにより、ダミーゲート電極１８とゲート電極８とを直接接続した場合と比べて、半導体装置の実効的なゲート容量を小さくすることができる。したがって、半導体装置の動作速度を早くすることができる。

（実施の形態１３）
図１３は、実施の形態１３にかかる半導体装置を示す断面図である。実施の形態１２に示す半導体装置において、複数のダミーゲート電極１８を、ダイオード２２を介してゲート配線４１に接続した構成としてもよい。

実施の形態１３では、複数のダミーゲート電極１８は、ダミーゲート配線４２に並列に接続されている。ダミーゲート配線４２は、ダイオード２２のアノードに接続されている。ダイオード２２のカソードは、ゲート配線４１に接続されている。その他の構成は、実施の形態４と同様である。

以上、説明したように、実施の形態１３によれば、実施の形態１２と同様の効果を得ることができる。

（実施の形態１４）
図１４は、実施の形態１４にかかる半導体装置を示す断面図である。実施の形態１２に示す半導体装置において、複数のダミーゲート電極１８を、それぞれに接続されたダイオード２２を介してゲート配線４１に接続した構成としてもよい。

実施の形態１４では、複数のダミーゲート電極１８は、それぞれダイオード２２のアノードに接続されている。また、各ダイオード２２のカソードは、ゲート配線４１に接続されている。その他の構成は、実施の形態１２と同様である。

以上、説明したように、実施の形態１４によれば、実施の形態１２と同様の効果を得ることができる。

（実施の形態１５）
図１５は、実施の形態１５にかかる半導体装置を示す断面図である。実施の形態９に示す半導体装置において、ダミーゲート電極１８を浮遊電位領域３に電気的に接続した構成に代えて、ダミーゲート電極１８をエミッタ電極１０に電気的に接続した構成としてもよい。

実施の形態１５では、複数のダミーゲート電極１８は、それぞれダイオード２２のアノードに接続されている。また、各ダイオード２２のカソードは、エミッタ電極１０に接続されている。その他の構成は、実施の形態９と同様である。

以上、説明したように、実施の形態１５によれば、ダイオード２２が接続されていることにより、ダミーゲート電極１８に蓄積された正電荷を、ダイオード２２を介してエミッタ電極１０、またはエミッタ電極１０に接続された外部回路へ移動させることができる。また、エミッタ電極１０からダミーゲート電極１８へはほとんど電流が流れない。これにより、実施の形態９と同様の効果を得ることができる。また、ダミーゲート電極１８とエミッタ電極１０との間にはダイオード２２が接続されていることで電位差が生じ、ダミーゲート電極１８の電位をエミッタ電極１０の電位より高い電位とすることができる。これにより、ダミーゲート電極１８が正電荷を引き寄せる引力を小さくすることができ、半導体装置のスイッチング動作を緩やかにすることができる。したがって、半導体装置自体や半導体装置が設置される回路に負荷がかかることを防止することができる。

（実施の形態１６）
図１６は、実施の形態１６にかかる半導体装置を示す断面図である。実施の形態１５に示す半導体装置において、複数のダミーゲート電極１８を、１つのダイオード２２を介してエミッタ電極１０に接続した構成としてもよい。

実施の形態１６では、複数のダミーゲート電極１８は、ダミーゲート配線４２に並列に接続されている。ダミーゲート配線４２には、ダイオード２２のアノードが接続されている。ダイオード２２のカソードは、エミッタ電極１０に接続されている。その他の構成は、実施の形態１５と同様である。

以上、説明したように、実施の形態１６によれば、実施の形態１５と同様の効果を得ることができる。

（実施の形態１７）
図１７は、実施の形態１７にかかる半導体装置を示す平面図である。図１７に示す半導体装置では、半導体基板１００の活性領域の上に、エミッタ電極と接続されている例えばパッド（以下、エミッタ電極パッドとする）５１が設けられている。また、活性領域を囲むように耐圧構造部５２が設けられている。活性領域の断面構造は、例えば実施の形態１〜実施の形態１６に示す半導体装置（図１〜図１６参照）の構造と同様である。

耐圧構造部５２の外側の半導体基板１００上には、半導体装置のダミーゲート電極と接続されている例えばパッド（以下、ダミーゲート電極パッドとする）５７が設けられている。ダミーゲート電極パッド５７には、半導体装置の全てのダミーゲート電極が例えば並列に接続されている。また、ダミーゲート電極パッド５７は、半導体装置のその他の接続部であるゲート電極パッド５３、電流センスエミッタパッド５４、温度センサーダイオードカソード５５および温度センサーダイオードアノード５６などと同様に配置されている。ダミーゲート電極パッド５７から引き出された配線は、半導体装置の外部に設けられた図示省略する抵抗（図４〜図８の抵抗２１）を介して、エミッタ電極パッド５１またはゲート電極パッド５３に接続されている。また、ダミーゲート電極パッド５７から引き出された配線は、半導体装置の外部に設けられたダイオードを介して（図１２〜図１６のダイオード２２）、エミッタ電極パッド５１またはゲート電極パッド５３に接続されてもよい。

ゲート電極パッド５３には、半導体装置のゲート電極が接続されている。電流センスエミッタパッド５４には、エミッタ領域の一部を分離して、その分離した一部のｎ型エミッタ領域が接続され、半導体装置内に流れる電流の一部を分流して検出できるようになっている。温度センサーダイオードカソード５５および温度センサーダイオードアノード５６には、半導体装置の温度を測定するためのダイオードのカソードおよびアノードがそれぞれ接続されており、例えばこのダイオードに一定電流を流して順方向電圧を測定することにより、半導体装置の温度変化を算出する。電流や温度を検出する機構は、半導体装置内に必ずしも設ける必要はない。

以上、説明したように、実施の形態１７によれば、実施の形態１〜実施の形態１６と同様の効果を得ることができる。

（実施の形態１８）
図１８は、実施の形態１８にかかる半導体装置を示す平面図である。実施の形態１７に示す半導体装置において、半導体装置内に抵抗（図１〜図８の抵抗２１）として機能する領域（以下、抵抗領域とする）を設けた構成としてもよい。

図１８に示す半導体装置では、耐圧構造部５２の外側の半導体基板１００上に、抵抗領域５８が設けられている。抵抗領域５８には、半導体装置の全てのダミーゲート電極（図１〜図８参照）が例えば並列に接続されている。また、抵抗領域５８には、浮遊電位領域（図１〜図８参照）、エミッタ電極パッド５１から引き出された配線またはゲート電極パッド５３から引き出された配線が接続されている。つまり、ダミーゲート電極は、抵抗領域５８を介して、浮遊電位領域、エミッタ電極パッド５１またはゲート電極パッド５３に接続されている。抵抗領域５８は、活性領域に設けられたセルごとに設けてもよいし、複数のセルに対して１つ設けてもよい。抵抗領域５８は、例えば不純物を含まないポリシリコンを堆積することで形成されてもよい。また、抵抗領域５８に代えて、耐圧構造部５２の外側の半導体基板１００上にダイオード（図９〜図１６のダイオード２２）を設けた構成としてもよい。その他の構成は、実施の形態１７と同様である。

以上、説明したように、実施の形態１８によれば、実施の形態１７と同様の効果を得ることができる。

以上において本発明では、ｎ型とｐ型をすべて逆転した構成としてもよい。

以上のように、本発明にかかる半導体装置は、電気的に浮遊したトレンチゲートを有するパワー半導体装置に有用である。

１ドリフト領域
２固定電位領域
３浮遊電位領域
４ｐ型半導体領域
５エミッタ領域
６トレンチ
７ゲート絶縁膜
８ゲート電極
９層間絶縁膜
１０エミッタ電極
１１フィールドストップ領域
１２コレクタ領域
１３コレクタ電極
１６ダミートレンチ
１７ダミーゲート絶縁膜
１８ダミーゲート電極
２１抵抗
１００半導体基板

Claims

第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、抵抗を介して前記第４半導体領域に接続され、
前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする半導体装置。
前記第３電極は、前記抵抗を介して、前記第１トレンチと前記第２トレンチに挟まれた前記第４半導体領域に接続されていることを特徴とする請求項１に記載の半導体装置。
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、抵抗を介して前記第１電極に接続され、
前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする半導体装置。
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、抵抗を介して前記第２電極に接続され、
前記抵抗は、前記第３電極にかかる電圧が、前記第１電極にかかる周期時に変化する電圧の１周期内において閾値電圧以下となる大きさの電気抵抗を有することを特徴とする半導体装置。
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第４半導体領域に接続されていることを特徴とする半導体装置。
前記第３電極は、前記ダイオードを介して、前記第１トレンチと前記第２トレンチに挟まれた前記第４半導体領域に接続されていることを特徴とする請求項５に記載の半導体装置。
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第１電極に接続されていることを特徴とする半導体装置。
第１導電型の第１半導体領域と、
前記第１半導体領域の表面に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の表面に、選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域に接し、前記第２半導体領域を貫通し、前記第１半導体領域に達するように設けられた第１トレンチと、
前記第２半導体領域のうち、前記第１トレンチによって前記第３半導体領域と分離された第４半導体領域と、
前記第１トレンチの内部に、第１絶縁膜を介して設けられた第１電極と、
前記第３半導体領域に接する第２電極と、
前記第４半導体領域を貫通し、前記第１半導体領域に達するように設けられた第２トレンチと、
前記第２トレンチの内部に、第２絶縁膜を介して設けられた第３電極と、を備え、
前記第３電極は、ダイオードの第２導電型領域に接続され、かつ当該ダイオードを介して前記第２電極に接続されていることを特徴とする半導体装置。
前記第１トレンチと前記第２トレンチは、同じ幅で同じ深さであることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
前記第１トレンチが前記第１絶縁膜を介して前記第１電極で埋められた構造と、前記第２トレンチが前記第２絶縁膜を介して前記第２電極で埋められた構造とは、同一の構造を有することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
前記第４の半導体領域は、前記第２トレンチにより、同じ幅を有する複数の領域に分離されることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。