JP2013251466A - 半導体装置、半導体装置の制御方法および半導体装置の評価方法 - Google Patents
半導体装置、半導体装置の制御方法および半導体装置の評価方法 Download PDFInfo
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Abstract
【解決手段】半導体基板のおもて面に、ゲートトレンチ4、ゲート絶縁膜5およびゲート電極6からなるトレンチゲート型のMOS構造と、ダミートレンチ14、ダミーゲート絶縁膜15およびダミーゲート電極16からなるダミートレンチゲート構造とを備える。ウェハ検査時に、エミッタパッドEとダミーゲート電極16を接続したダミーゲートパッドDGとの間に直流電源21を接続し電圧を印加する。これにより、ダミーゲート絶縁膜15の耐圧を評価することができる。または、ダイオードを介してダミーゲート電極16とエミッタ電極7とを接続し、かつ抵抗を介してダミーゲート電極16とゲート電極6とを接続する。これにより、オン時に、ダミーゲート電極を常に正電位に保つことができる。
【選択図】図2
Description
図1は、実施の形態1にかかる半導体装置の断面構造を示す断面図である。実施の形態1にかかる半導体装置について、フィールドストップ(FS)型IGBTに適用した場合を一例として説明する。図1に示すように、実施の形態1にかかる半導体装置は、n-ドリフト領域1となる半導体基板のおもて面に、pベース領域(第1半導体領域)2、n+エミッタ領域(第2半導体領域)3、第1トレンチ(以下、ゲートトレンチとする)4、ゲート絶縁膜(第1絶縁膜)5およびゲート電極(第1制御電極)6からなるトレンチゲート型のMOS(金属−酸化膜−半導体からなる絶縁ゲート)構造を備える。
図5は、実施の形態2にかかる半導体装置の断面構造を示す回路図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、逆並列接続した第1,2ダイオード31,32とを介してダミーゲート電極16とエミッタパッドEとを接続し、かつ抵抗R2を介してダミーゲート電極16とゲートパッドGとを接続した点である。実施の形態2にかかる半導体装置に、ダミーゲートパッドは設けられていない。
2 pベース領域
3 n+エミッタ領域
4 ゲートトレンチ
5 ゲート絶縁膜
6 ゲート電極
7 エミッタ電極
8 層間絶縁膜
9 nバッファ領域
10 pコレクタ領域
11 コレクタ電極
12 p+フローティング領域
14 ダミートレンチ
15 ダミーゲート絶縁膜
16 ダミーゲート電極
DG ダミーゲートパッド
E エミッタパッド
G ゲートパッド
Claims (10)
- 第1導電型の半導体基板と、
前記半導体基板の第1主面の表面層に形成された第2導電型の第1半導体領域と、
前記第1半導体領域を貫通し前記半導体基板に達する複数のトレンチと、
複数の前記トレンチのうちの第1トレンチに接するように前記第1半導体領域の内部に形成された第1導電型の第2半導体領域と、
前記第1トレンチの内壁に沿って前記第1トレンチの内部に形成された第1絶縁膜と、
前記第1絶縁膜の内側に形成された第1制御電極と、
複数の前記トレンチのうち、前記第1トレンチを除く残りの第2トレンチの内壁に沿って前記第2トレンチの内部に設けられた第2絶縁膜と、
前記第2絶縁膜の内側に形成され、前記第1制御電極と電気的に絶縁された第2制御電極と、
前記第1半導体領域および前記第2半導体領域に接する第1主電極と、
前記半導体基板の第2主面の表面層に形成された第2導電型の第3半導体領域と、
前記第3半導体領域に接する第2主電極と、
アノードに前記第2制御電極が接続され、かつカソードに前記第1主電極が接続された第1ダイオードと、
前記第1制御電極と前記第2制御電極との間に接続された抵抗と、
を備えることを特徴とする半導体装置。 - カソードに前記第2制御電極が接続され、かつアノードに前記第1主電極が接続された第2ダイオードをさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記第1ダイオードは、複数のダイオードが直列接続されてなることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2半導体領域は、前記第1半導体領域の内部の前記第1トレンチに接する部分にのみ形成されていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 第1導電型の半導体基板と、前記半導体基板の第1主面の表面層に形成された第2導電型の第1半導体領域と、前記第1半導体領域を貫通し前記半導体基板に達する複数のトレンチと、複数の前記トレンチのうちの第1トレンチに接するように前記第1半導体領域の内部に形成された第1導電型の第2半導体領域と、前記第1トレンチの内壁に沿って前記第1トレンチの内部に形成された第1絶縁膜と、前記第1絶縁膜の内側に形成された第1制御電極と、複数の前記トレンチのうち、前記第1トレンチを除く残りの第2トレンチの内壁に沿って前記第2トレンチの内部に設けられた第2絶縁膜と、前記第2絶縁膜の内側に形成された第2制御電極と、前記第1半導体領域および前記第2半導体領域に接する第1主電極と、前記半導体基板の第2主面の表面層に形成された第2導電型の第3半導体領域と、前記第3半導体領域に接する第2主電極と、を備えた半導体装置の制御方法であって、
前記半導体装置が形成された半導体基板の検査時、または、前記半導体装置の動作時に、前記第1制御電極と電気的に絶縁された前記第2制御電極と、前記第1主電極と、の間に電圧を印加することを特徴とする半導体装置の制御方法。 - 前記半導体基板の検査時には、前記第1制御電極と電気的に絶縁された前記第2制御電極の電位が前記第1主電極の電位よりも低くなるように、前記第2制御電極と前記第1主電極との間に電圧を印加することを特徴とする請求項5に記載の半導体装置の制御方法。
- 前記半導体基板の検査時、または、前記半導体装置の動作時には、前記第1制御電極と電気的に絶縁された前記第2制御電極に正電圧を印加し、かつ前記第1主電極に負電圧を印加することを特徴とする請求項5に記載の半導体装置の制御方法。
- 第1導電型の半導体ウェハに、前記半導体ウェハの第1主面の表面層に形成された第2導電型の第1半導体領域と、前記半導体ウェハの第1主面から前記第1半導体領域を貫通する複数のトレンチと、複数の前記トレンチのうちの第1トレンチに接するように前記第1半導体領域の内部に形成された第1導電型の第2半導体領域と、前記第1トレンチの内壁に沿って前記第1トレンチの内部に形成された第1絶縁膜と、前記第1絶縁膜の内側に形成された第1制御電極と、複数の前記トレンチのうち、前記第1トレンチを除く残りの第2トレンチの内壁に沿って前記第2トレンチの内部に設けられた第2絶縁膜と、前記第2絶縁膜の内側に形成され、前記第1制御電極と電気的に絶縁された第2制御電極と、前記第1半導体領域および前記第2半導体領域に接する第1主電極と、前記半導体ウェハの第2主面の表面層に形成された第2導電型の第3半導体領域と、前記第3半導体領域に接する第2主電極と、を備えた半導体装置を形成する素子形成工程と、
前記素子形成工程後、前記半導体ウェハに形成された前記第2制御電極と前記第1主電極との間に電圧を印加し、前記第2絶縁膜の耐圧を評価する評価工程と、
を含むことを特徴とする半導体装置の評価方法。 - 前記評価工程では、直流電源の負極に前記第2制御電極を接続し、かつ前記直流電源の正極に前記第1主電極を接続することにより、前記第2制御電極の電位が前記第1主電極の電位よりも低くなるように前記第2制御電極と前記第1主電極との間に電圧を印加することを特徴とする請求項8に記載の半導体装置の評価方法。
- 前記評価工程では、直流電源の正極に前記第2制御電極を接続して前記第2制御電極に正電圧を印加し、かつ前記直流電源の負極に前記第1主電極を接続して前記第1主電極に負電圧を印加することを特徴とする請求項8に記載の半導体装置の評価方法。
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