JP5588672B2

JP5588672B2 - 半導体装置の試験方法

Info

Publication number: JP5588672B2
Application number: JP2009293375A
Authority: JP
Inventors: 岳志藤井; 功吉川; 好文岡部; 誠淺井
Original assignee: Fuji Electric Co Ltd; Denso Corp
Current assignee: Fuji Electric Co Ltd; Denso Corp
Priority date: 2009-12-24
Filing date: 2009-12-24
Publication date: 2014-09-10
Anticipated expiration: 2029-12-24
Also published as: JP2011134911A

Description

この発明は、半導体装置の試験方法に関する。

パワー半導体デバイスの中で、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートであり、電圧駆動ゆえの制御性の簡便さおよびバイポーラ動作ゆえの飽和電圧の低さから、その適用範囲を広げている。パワー半導体デバイスにおいては、発生損失が小さいことが望ましく、さらなる低飽和電圧化、低スイッチング損失化が進展している。近年では、電磁ノイズ低減に対する要求も大きくなっており、特にターンオン時のソフトスイッチング化が重要となっている。

トレンチ型ＩＧＢＴの構成について、図４を用いて説明する。図４は、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するｎチャネル型ＩＧＢＴを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面図である。この図において、低濃度のｎ型ベース層１の一方の主面にｐ型で高濃度のｐ型コレクタ層２が形成されている。ｎ型ベース層１の他方の主面にｐ型チャネル層３ａが形成されている。このｐ型チャネル層３ａの表面層に選択的にｎ^＋型エミッタ領域４が形成されている。なお、本明細書においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。

また、ｎ^＋型エミッタ領域４側の主面からｐ型チャネル層３ａを貫通してｎ型ベース層１に達する第１トレンチ５ａおよび第２トレンチ５ｂが形成されている。第１トレンチ５ａは、ｎ^＋型エミッタ領域４に接している。第１トレンチ５ａ内には、ゲート絶縁膜６ａを介して導電性ポリシリコンからなるゲート電極７ａが形成されている。第２トレンチ５ｂは、ｎ^＋型エミッタ領域４に接していない。第２トレンチ５ｂ内には、絶縁膜６ｂを介して埋設電極７ｂが形成されている。

ｐ型チャネル層３ａは、第１トレンチ５ａおよび第２トレンチ５ｂによって、複数の領域に分割されている。ｐ型チャネル層３ａの第１の領域（以下、第１ｐ型チャネル領域３ｂとする）は、第１トレンチ５ａと第１トレンチ５ａとに挟まれている。ｐ型チャネル層３ａの第２の領域（以下、第２ｐ型チャネル領域３ｃとする）は、第１トレンチ５ａと第２トレンチ５ｂとに挟まれている。ｐ型チャネル層３ａの第３の領域（以下、第３ｐ型チャネル領域３ｄとする）は、第２トレンチ５ｂと第２トレンチ５ｂとに挟まれている。

埋設電極７ｂおよびゲート電極７ａの上には、これらを覆うように層間絶縁膜８が形成されている。層間絶縁膜８の上には、金属膜からなるエミッタ電極１０が設けられている。エミッタ電極１０は、ｎ^＋型エミッタ領域４と第１ｐ型チャネル領域３ｂとに電気的に接続している。第２ｐ型チャネル領域３ｃ、第３ｐ型チャネル領域３ｄおよび埋設電極７ｂの電位は孤立した状態（フローティング状態）にある。

多くの場合、トレンチ型ＩＧＢＴには、ラッチアップ耐量の向上を図るために第１ｐ型チャネル領域３ｂの一部に高濃度のｐ型ボディ領域９が設けられる。また、ｎ型ベース層１とｐ型コレクタ層２との間に中濃度のｎ型領域１１が設けられる場合もある。さらに、シリコン基板の最上部にパシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがあるが、図４では省略されている。また、ｐ型コレクタ層２の表面には、金属膜からなるコレクタ電極１２が設けられている。

このような埋設電極を備えたトレンチ型ＩＧＢＴにおいて、高い素子耐圧とソフトスイッチング特性を得るために、埋設電極７ｂが前記第２ｐ型チャネル領域３ｃに電気的に接続された構成のものが知られている（例えば、特許文献１参照。）。また、トレンチ絶縁ゲート型半導体装置を製造する際に、トレンチ形成不良を、ウエハ段階で行う静特性試験により検出する試験方法が知られている。この試験方法は、ｎ型ソース領域を有するｐ型ベース領域（ｐ型チャネル領域）にのみ接触する試験用の第１の電極と、ｎ型ソース領域のないｐ型ベース領域（ｐ型チャネル領域）にのみ電気的に接続する試験用の第２の電極と、を互いに絶縁された状態で形成し、第１の電極と第２の電極との間の電気的特性を調べる（例えば、特許文献２参照。）。

特開２００９−２０６４７９号公報特開２００５−１５０４２６号公報

トレンチ型ＩＧＢＴにおいては、ゲート電極とエミッタ電極との間に、ゲート絶縁膜の破壊電圧程度の電圧を印加することによって、ゲート絶縁膜の絶縁特性を評価することができる。従って、ゲート絶縁膜の長期信頼性を保障することができる。しかしながら、上述した従来の試験方法では、通常のゲート、エミッタおよびコレクタの３端子を用いて埋設電極の周囲の絶縁膜を評価することは困難である。埋設電極の周囲の絶縁膜を評価するために、埋設電極やフローティングのｐ型ベース領域（ｐ型チャネル領域）に電圧を印加するための電極を設けることが考えられる。しかし、その場合には、埋設電極やフローティングのｐ型ベース領域（ｐ型チャネル領域）は不活性領域であり、通電に寄与しないため、レイアウトとして好ましくない。従って、実際には、埋設電極の周囲にある絶縁膜の絶縁特性を評価することができないため、長期信頼性を保障することができない、という問題点がある。

この発明は、上述した従来技術による問題点を解消するため、長期信頼性を保障することができる半導体装置の試験方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の試験方法は、第１導電型半導体基板の一方の主表面に第２導電型チャネル層が形成され、該第２導電型チャネル層内の表面層に第１導電型半導体領域が選択的に形成され、前記第２導電型チャネル層の表面から前記第１導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第１トレンチと、第１絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第２トレンチと、に分けられ、前記第２導電型チャネル層が、前記第１トレンチのみに隣接する第１チャネル領域と、前記第２トレンチに隣接する第２チャネル領域と、に分けられ、前記埋設電極が、両側を前記第１トレンチと前記第２トレンチとに挟まれる前記第２チャネル領域の表面のみに導電接続されており、前記第１トレンチの側壁に接する前記第１導電型半導体領域および前記第１チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第２チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、前記半導体装置のゲート抵抗値および前記半導体装置のターンオフ電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第２トレンチのみに隣接する前記第２チャネル領域との間に前記第１絶縁膜の耐電圧を保証する最大電圧程度の電位差を発生させ得る値以下のゲート抵抗値または前記電位差を発生させ得る値以上のターンオフ電流値に設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第２トレンチのみに隣接する前記第２チャネル領域との間に前記電位差を発生させて前記第１絶縁膜の絶縁特性を評価することを特徴とする。

この請求項１の発明によれば、ターンオフ時のゲート抵抗値や電流値が調節されることによって、ターンオフスイッチング時に埋設電極と第２チャネル領域との間に所望の電位差が発生するので、ターンオフスイッチング試験を行うことによって、埋設電極と第２チャネル領域との間の第１絶縁膜の絶縁特性を評価することができる。

また、請求項２の発明にかかる半導体装置の試験方法は、請求項１に記載の発明において、前記半導体装置は、前記第１導電型半導体基板の他方の主表面に形成された第２導電型半導体層と、該第２導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする。

この請求項２の発明によれば、埋設電極を有する絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第２チャネル領域との間の第１絶縁膜の絶縁特性を評価することができる。

また、請求項３の発明にかかる半導体装置の試験方法は、請求項２に記載の発明において、前記半導体装置は、前記第１導電型半導体基板における第１導電型の半導体層と前記第２導電型半導体層との間に、前記第１導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする。

この請求項３の発明によれば、埋設電極を有するフィールドストップ型の絶縁ゲート型バイポーラトランジスタに対して、埋設電極と第２チャネル領域との間の第１絶縁膜の絶縁特性を評価することができる。

また、請求項４の発明にかかる半導体装置の試験方法は、請求項１に記載の発明において、前記半導体装置は、前記第１導電型半導体基板の他方の主表面に導電接続された電極、または前記第１導電型半導体基板の他方の主表面に形成された、前記第１導電型半導体基板よりも高濃度の第１導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする。

この請求項４の発明によれば、埋設電極を有する絶縁ゲート型トランジスタに対して、埋設電極と第２チャネル領域との間の第１絶縁膜の絶縁特性を評価することができる。

本発明にかかる半導体装置の試験方法によれば、埋設電極を有する絶縁ゲート型半導体装置の長期信頼性を保障することができるという効果を奏する。

実施の形態にかかる半導体装置の要部の構成を示す断面図である。実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。ターンオフゲート抵抗と埋設電極−第３ｐ型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。従来のトレンチ型ＩＧＢＴの構成を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の試験方法の好適な実施の形態を詳細に説明する。

・半導体装置の構成
図１は、実施の形態にかかる半導体装置の要部の構成を示す断面図である。ここでは、シリコン基板表面におけるパターンがストライプ状のトレンチゲート構成を有するｎチャネル型ＩＧＢＴを例にして説明する。図１には、ＩＧＢＴを、シリコン基板面に垂直な方向であって、トレンチゲート構成のストライプ状パターン部分を横切る方向に切断した断面の構成が示されている。図１に示すように、ｎ型半導体基板２１ａの一方の主表面には、ｐ型チャネル層２３ａが形成されている。ｎ型半導体基板２１ａにおいて、ｎ型の半導体層は低濃度のｎ型ベース層２１ｂである。ｐ型チャネル層２３ａ内の表面層には、ｎ^＋型エミッタ領域２４となるｎ型半導体領域が選択的に形成されている。

ｐ型チャネル層２３ａの表面からは、ｐ型チャネル層２３ａを貫通してｎ型ベース層２１ｂに達する第１トレンチ２５ａおよび第２トレンチ２５ｂが形成されている。第１トレンチ２５ａは、ｎ^＋型エミッタ領域２４に接している。第１トレンチ２５ａ内には、ゲート絶縁膜２６ａを介して例えば導電性ポリシリコンからなるゲート電極２７ａが形成されている。第２トレンチ２５ｂは、ｎ^＋型エミッタ領域２４に接していない。第２トレンチ２５ｂ内には、第１絶縁膜２６ｂを介して埋設電極２７ｂが形成されている。埋設電極２７ｂは、ゲート電極２７ａに電気的に接続されていない。

ｐ型チャネル層２３ａは、第１トレンチ２５ａおよび第２トレンチ２５ｂによって、第１ｐ型チャネル領域２３ｂと第２ｐ型チャネル領域２３ｃと第３ｐ型チャネル領域２３ｄとに分割されている。第１ｐ型チャネル領域２３ｂは、第１トレンチ２５ａと第１トレンチ２５ａとに挟まれている。図１において、第１ｐ型チャネル領域２３ｂを挟む一対の第１トレンチ２５ａのうちの一方は省略されている。第２ｐ型チャネル領域２３ｃは、第１トレンチ２５ａと第２トレンチ２５ｂとに挟まれている。第３ｐ型チャネル領域２３ｄは、第２トレンチ２５ｂと第２トレンチ２５ｂとに挟まれている。

埋設電極２７ｂは、第２ｐ型チャネル領域２３ｃの表面のみに導電接続されている。例えば、第２ｐ型チャネル領域２３ｃの表面には例えば金属膜でできた電極４１が接触している。埋設電極２７ｂは、配線４２を介して、第２ｐ型チャネル領域２３ｃの表面の電極４１に電気的に接続されている。エミッタ電極３０は、ｎ^＋型エミッタ領域２４および第１ｐ型チャネル領域２３ｂに電気的に接続されている。第１ｐ型チャネル領域２３ｂには、例えば高濃度のｐ型ボディ領域２９が選択的に設けられている。この場合、エミッタ電極３０は、ｐ型ボディ領域２９の表面およびｎ^＋型エミッタ領域２４の表面に共通に接触している。ｐ型ボディ領域２９が設けられていることによって、ラッチアップ耐量が向上する。なお、ｐ型ボディ領域２９が設けられていなくてもよい。エミッタ電極３０は、図示省略した層間絶縁膜により、ゲート電極２７ａ、埋設電極２７ｂおよび第２ｐ型チャネル領域２３ｃから絶縁されている。

図示省略したが、ｎ型ベース層２１ｂの他方の主面には、ｐ型で高濃度のｐ型コレクタ層が形成されている。ｐ型コレクタ層の表面には、例えば金属膜でできたコレクタ電極（図示省略）が設けられている。また、例えばフィールドストップ型のＩＧＢＴでは、ｐ型コレクタ層（図示省略）とｎ型ベース層２１ｂとの間に中濃度のｎ型フィールドストップ層が設けられる。例えばパンチスルー型のＩＧＢＴでは、ｐ型コレクタ層（図示省略）とｎ型ベース層２１ｂとの間にｎ型バッファ層が設けられる。例えばノンパンチスルー型のＩＧＢＴでは、ｐ型コレクタ層（図示省略）とｎ型ベース層２１ｂとの間に、フィールドストップ層やバッファ層は設けられない。

また、半導体装置がｎチャネル型のＭＯＳトランジスタである場合には、ｎ型ベース層２１ｂの他方の主面には、ｐ型コレクタ層が設けられないが、ｐ型コレクタ層の代わりに、ｎ型でｎ型ベース層２１ｂよりも高濃度のｎ型半導体層が形成される。ＭＯＳトランジスタの場合、ｎ型ベース層２１ｂの他方の主面に導電接続するか、または高濃度のｎ型半導体層に電気的に接続する電極が設けられる。つまり、ｎ型ベース層２１ｂの他方の主面側の構成は問わない。図１において、シリコン基板の最上部には、パシベーション膜としてチッ化シリコン膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがある。図１では、パシベーション膜は省略されている。

・半導体装置の試験方法
実施の形態にかかる半導体装置の試験方法においては、実施の形態にかかる半導体装置を用いてターンオフスイッチング試験が実施される。図２は、実施の形態にかかる半導体装置のターンオフ波形の概略を示す特性図である。図２において、左の縦軸はコレクタ電圧およびコレクタ電流であり、右の縦軸はゲート電圧および第３ｐ型チャネル領域の電圧である。横軸は時間である。Ｖ_ＧＥはゲート電圧であり、Ｖ_ＣＥはコレクタ電圧であり、Ｉ_Ｃはコレクタ電流である。

図２に示すように、ターンオフの際には、コレクタ電流Ｉ_Ｃが遮断される。そして、コレクタ電圧Ｖ_ＣＥが上昇する。それによって、図２において「埋設電極−第３ｐ型チャネル領域間電位差」として矢印で指し示すように、埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとの間に電位差が発生する。発生した電位差は、埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとを絶縁している第１絶縁膜２６ｂにかかることになる。つまり、埋設電極２７ｂを第２ｐ型チャネル領域２３ｃの表面に電気的に接続してターンオフスイッチング試験を行うことによって、第１絶縁膜２６ｂに電圧を容易にかけることができる。

図３は、ターンオフ時のターンオフゲート抵抗と埋設電極−第３ｐ型チャネル領域間電位差とターンオフ電流との関係を示す特性図である。図３において、縦軸は埋設電極−第３ｐ型チャネル領域間電位差であり、横軸はターンオフ電流である。ターンオフゲート抵抗を変化させることによって、ターンオフスピードを変化させることができる。図３に示すように、ターンオフ電流が大きくなるに連れて埋設電極−第３ｐ型チャネル領域間電位差が大きくなる。また、ターンオフ電流が同じでも、ターンオフゲート抵抗が小さくなるほど、埋設電極−第３ｐ型チャネル領域間電位差が大きくなる。

従って、ターンオフゲート抵抗およびターンオフ電流の大きさを調節することにより、埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとの間の第１絶縁膜２６ｂに所望の電位差（埋設電極−第３ｐ型チャネル領域間電位差）からなる電圧ストレスをかけることができる。所望の電位差は、例えばインバーター装置などにおける実使用電圧に基づいて想定されるスクリーニング条件から導かれる。

なお、図２に示すターンオフ波形は、１回の電流遮断に関わる波形であるが、ターンオフスイッチング試験を所定回数繰り返してもよい。そうすることによって、埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとの間の第１絶縁膜２６ｂにより強い電圧ストレスをかけることができる。

実施の形態によれば、ターンオフスイッチング試験によって埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとの間に所望の電位差を発生させることができるので、埋設電極２７ｂと第３ｐ型チャネル領域２３ｄとの間の第１絶縁膜２６ｂの絶縁特性を評価することができる。従って、第１絶縁膜２６ｂについて、長期信頼性における保障を行うことができる。その場合に、第１絶縁膜２６ｂの絶縁特性を評価するための専用の測定端子を新たに設ける必要がない。つまり、半導体装置の構造を変える必要がない。これらの効果は、フィールドストップ型のＩＧＢＴ、パンチスルー型のＩＧＢＴ、ノンパンチスルー型のＩＧＢＴおよびＭＯＳトランジスタなどの絶縁ゲート型の半導体装置であって、埋設電極を有する半導体装置において、同様に得られる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置の試験方法は、トレンチ型ＩＧＢＴの試験に有用であり、特に、トレンチ内の埋設電極の周囲に形成された絶縁膜の絶縁特性を評価する試験に適している。

２１ａ第１導電型半導体基板
２３ａ第２導電型チャネル層
２３ｂ第１チャネル領域
２３ｃ第２チャネル領域
２３ｄ第３チャネル領域
２４第１導電型半導体領域
２５ａ第１トレンチ
２５ｂ第２トレンチ
２６ａゲート絶縁膜
２６ｂ第１絶縁膜
２７ａゲート電極
２７ｂ埋設電極
３０電極

Claims

第１導電型半導体基板の一方の主表面に第２導電型チャネル層が形成され、該第２導電型チャネル層内の表面層に第１導電型半導体領域が選択的に形成され、前記第２導電型チャネル層の表面から前記第１導電型半導体基板に達する複数のトレンチが形成され、該トレンチが、ゲート絶縁膜を介してゲート電極が埋め込まれてなる第１トレンチと、第１絶縁膜を介して、前記ゲート電極に非接続の埋設電極が埋め込まれてなる第２トレンチと、に分けられ、前記第２導電型チャネル層が、前記第１トレンチのみに隣接する第１チャネル領域と、前記第２トレンチに隣接する第２チャネル領域と、に分けられ、前記埋設電極が、両側を前記第１トレンチと前記第２トレンチとに挟まれる前記第２チャネル領域の表面のみに導電接続されており、前記第１トレンチの側壁に接する前記第１導電型半導体領域および前記第１チャネル領域に共通に電気的に接続する電極が、前記ゲート電極、前記埋設電極および前記第２チャネル領域から絶縁されてなる絶縁ゲート型半導体装置に対する試験方法において、
前記半導体装置のゲート抵抗値および前記半導体装置のターンオフ電流値の一方または両方を、前記半導体装置のターンオフ時に前記埋設電極と前記第２トレンチのみに隣接する前記第２チャネル領域との間に前記第１絶縁膜の耐電圧を保証する最大電圧程度の電位差を発生させ得る値以下のゲート抵抗値または前記電位差を発生させ得る値以上のターンオフ電流値に設定し、前記半導体装置をターンオフさせることにより、前記埋設電極と前記第２トレンチのみに隣接する前記第２チャネル領域との間に前記電位差を発生させて前記第１絶縁膜の絶縁特性を評価することを特徴とする半導体装置の試験方法。
前記半導体装置は、前記第１導電型半導体基板の他方の主表面に形成された第２導電型半導体層と、該第２導電型半導体層に電気的に接続する電極と、を備える絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置の試験方法。
前記半導体装置は、前記第１導電型半導体基板における第１導電型の半導体層と前記第２導電型半導体層との間に、前記第１導電型の半導体層よりも高濃度のフィールドストップ層を備えることを特徴とする請求項２に記載の半導体装置の試験方法。
前記半導体装置は、前記第１導電型半導体基板の他方の主表面に導電接続された電極、または前記第１導電型半導体基板の他方の主表面に形成された、前記第１導電型半導体基板よりも高濃度の第１導電型半導体層に電気的に接続する電極、を備える絶縁ゲート型トランジスタであることを特徴とする請求項１に記載の半導体装置の試験方法。