JP2000040951A - 半導体素子、その駆動方法及び駆動装置 - Google Patents

半導体素子、その駆動方法及び駆動装置

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JP2000040951A JP10371641A JP37164198A JP2000040951A JP 2000040951 A JP2000040951 A JP 2000040951A JP 10371641 A JP10371641 A JP 10371641A JP 37164198 A JP37164198 A JP 37164198A JP 2000040951 A JP2000040951 A JP 2000040951A
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voltage
semiconductor device
electrode
bipolar semiconductor
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Ichiro Omura
一郎 大村
Tomokazu Domon
知一 土門
Suzuo Saito
涼夫 齋藤
Hiromichi Ohashi
弘通 大橋
Koichi Sugiyama
公一 杉山
Simon Eicher
アイヒャー・シモン
Tsuneo Ogura
常雄 小倉
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 本発明は、電流密度の安定性を向上でき、電
流集中や発振などを阻止して信頼性の向上を図る。 【解決手段】 ターンオフのとき、主電流がフォール時
間に移行する前に、制御電極の電圧を半導体素子のしき
い値電圧Ｖth以下に低下させることにより、主電極間の
電圧の上昇前に電子注入を停止させ、電流密度の安定性
を向上でき、電流集中や発振などを阻止して信頼性を向
上させる半導体素子、その駆動方法及び駆動装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる半導体素子、その駆動方法及び駆動装置に関す
る。
【０００２】
【従来の技術】最近、電力制御用の半導体素子としてＩ
ＧＢＴ(Insulated Gate Bipolar Transistor)及びＩＥ
ＧＴ(Injection Enhanced Gate Transistor)が注目され
ている。これらＩＧＢＴ及びＩＥＧＴは、ＭＯＳ構造を
もったバイポーラ素子であり、パワーＭＯＳＦＥＴの高
速スイッチング特性とバイポーラトランジスタの高耐圧
・高導通特性とを有している。このため、インバータ等
の電力変換装置に適用可能となっている。以下、ＩＧＢ
Ｔを例に挙げて説明する。
【０００３】図１００は一般的なインバータの構成を示
す回路図であり、ハイサイドのＩＧＢＴ１及びロウサイ
ドのＩＧＢＴ２が夫々還流ダイオードＤ１，Ｄ２及びゲ
ート抵抗ＲＧ１，ＲＧ２を有して電源電圧Ｖｃｃに直列
に接続されている。
【０００４】いま、ロウサイドのＩＧＢＴ２に注目する
と、このＩＧＢＴ２には、正負１５Ｖのゲート信号が図
示しないゲート駆動回路からゲート抵抗ＲＧ２を介して
送られ、そのゲート信号に対応してＩＧＢＴ２に流れる
コレクタ電流Ｉｃが導通（オン）又は遮断（オフ）され
る。例えば、ＩＧＢＴ２のゲートＧに、正のゲート信号
が印加されると、コレクタ電流Ｉｃが流れてオン状態に
なり、負のゲート信号が印加されるとコレクタ電流Ｉｃ
が遮断されてオフ状態になる。
【０００５】ここで、ゲート信号が負から正に変わると
き、ＩＧＢＴ２がターンオンするといい、ＩＧＢＴ２が
オフ状態からオン状態に移行してコレクタ電流Ｉｃが流
れる。一方、ゲート信号が正から負に変わるとき、ター
ンオフするといい、ＩＧＢＴ２がオン状態からオフ状態
に移行してコレクタ電流Ｉｃが遮断される。
【０００６】図１０１はＩＧＢＴのターンオフ波形の例
を示す波形図であり、図１０２はターンオフ動作を説明
するためのＩＧＢＴの構成を示す断面図である。図１０
２に示すように、このＩＧＢＴは、低濃度のｎ型ベース
層１の一方の表面に高濃度のｐ型エミッタ層２が形成さ
れ、ｐ型エミッタ層２上にコレクタ電極３が形成されて
いる。
【０００７】一方、ｎ型ベース層１の他方の表面にはｐ
型ベース層４が選択的に形成され、ｐ型ベース層表面４
には高濃度のｎ型ソース層５が形成されている。また、
ｎ型ソース層５とｎ型ベース層１との間のｐ型ベース層
４上にはゲート酸化膜６を介してゲート電極７が形成さ
れている。さらに、ｎ型ソース層５とｐ型ベース層４と
の上にはエミッタ電極８が形成されている。
【０００８】さて、このようなＩＧＢＴにおいて、ゲー
ト駆動回路より与えられるゲート信号が＋１５Ｖから−
１５Ｖに変化すると、図１０１に示すように、ＲＧを介
してゲート駆動回路に接続されたＩＧＢＴ２のゲート電
圧ＶＧは、まずある値まで下がり（時刻ｔ１）、しばら
くの間、その値で一定となる（時刻ｔ２）。なお、本明
細書中、このＶＧ一定の期間（時刻ｔ１〜ｔ２）をＭＯ
ＳＦＥＴモードのミラー時間と呼ぶ。ＭＯＳＦＥＴモー
ドのミラー時間の間、コレクタ電圧ＶCEは約１５Ｖまで
上昇する。
【０００９】しかる後、ＩＧＢＴ内では、高電界を有す
る空乏層がゲート酸化膜６の下及びｐ型ベース層４の下
からｎ型ベース層１中に発達し始め、コレクタ電圧ＶCE
が急上昇する（時刻ｔ２〜）。同時にゲート電圧ＶＧ
は、徐々に低下し始めるが、まだＩＧＢＴのしきい値電
圧Ｖthより高い値で推移している。
【００１０】コレクタ電圧がダイオードによってクラン
プされると、コレクタ電流Ｉｃがダイオード（図１０
０，Ｄ１）に転流されることにより遮断され、同時にゲ
ート電流も急降下を始め（時刻ｔ３）、ゲート電圧ＶＧ
がしきい値電圧Ｖth以下に下がる（時刻ｔ３〜）。な
お、本明細書中、ＭＯＳＦＥＴモードのミラー時間後、
ゲート電圧ＶＧが低下し始めてからＩＧＢＴのしきい値
電圧Ｖthに達するまでの期間（時刻ｔ２〜ｔ３）をＩＧ
ＢＴモードのミラー時間と呼ぶ。
【００１１】このようなスイッチング方法は、現在使用
される全てのＩＧＢＴに用いられている。このスイッチ
ング方法は、ゲート駆動回路の駆動力が少ない上、ゲー
ト抵抗ＲＧによりスイッチングがコントロール可能であ
る等の利点がある。特に、低耐圧小容量ＩＧＢＴでは最
も簡単に広く用いられている。特に従来、ＩＧＢＴなど
の素子を安全に動作させるためにＲｇを大きめに設定す
る方法が一般的に信じられており、現在全ての素子応用
でこの方法が採られている。
【００１２】しかしながら、発明者らの研究により、こ
のようなスイッチング方法は、スイッチング時の安定性
に重大な問題があることが判明した。図１０２は、ＩＧ
ＢＴの構成に加え、ＩＧＢＴモードのミラー時間におけ
る素子内部でのキャリアの様子を示している。ここで、
ゲート電圧ＶＧはしきい値電圧Ｖthよりも高いため、ま
だ電子の注入が起こっている一方（図中ｅ−）、コレク
タ側からはホールが流れ込んでいる（図中ｈ＋）。その
ため、高電界層（空乏層）内にホールと電子が共存して
いる。このホールと電子の共存が不安定性を引き起こ
す。なお、図１０２中の破線は、破線より上のｎ型ベー
ス層１中が高電界であり、破線より下のｎ型ベース層１
中には蓄積キャリアが残っていることを示している。
【００１３】例えば高電界中の空間電荷密度ρは、ｎ型
ベース層１のドナー濃度ＮD 、高電界中のホール密度ｐ
及び高電界中の電子密度ｎを用いて次の（１）式のよう
に示される。 ρ＝ｑ（ＮD ＋ｐ−ｎ） …（１） ここで、ＩＧＢＴに印加される電圧は、この空間電荷密
度ρの高電界層中での積分値をシリコンの誘電率εSiで
割ったものとなる。
【００１４】一方、電流密度Ｊは、高電界中の電子電流
密度Ｊｎ、高電界中のホール電流密度Ｊｐ及びキャリア
の飽和速度ｖｓ（約１０7 ｃｍ／ｓ）を用いて次の
（２）式のように示される。 Ｊ＝Ｊｎ＋Ｊｐ＝ｑ・ｖｓ（ｐ＋ｎ） …（２） ここで注目すべきことは、ホールと電子が反対の電荷極
性をもつため、空間電荷密度ρに関しては（１）式のよ
うに互いにキャンセル（ｐ−ｎ）するのに対し、ホール
も電子も同じ素電荷を持つため、高電界中の電流密度Ｊ
に関しては（２）式のようにホール密度と電子密度との
和（ｐ＋ｎ）で表せることである。
【００１５】これは、素子内部の電界分布がコレクタ電
圧ＶCEなどの条件で一定の値を取ったとしても、電流密
度が１対１に決まらずに多くの自由度をもつことを示し
ている。すなわち、電流密度が一定化しない問題があ
る。
【００１６】さらに、コレクタ電圧ＶCE及びコレクタ電
流Ｉｃにより、ゲートに正のフィードバックがかかる
と、電子密度が変動して電流密度Ｊの不安定性が増大
し、電流集中が発生して素子が破壊される問題がある。
（参考文献１： I. Omura et al."Negative gate capac
itance and related instability effect" IEEE Electr
on Device Letters Vol.18 No.12, pp.622-624, 1997.
参考文献２： I. Omura et al. IGBT instability due
to negative gate capacitance "Proc of 7th European
Conference of Power Electronics and Applications
Vol.2 pp2.066-069, Sept. 1997.） 次に、ＩＧＢＴの大容量化が進み、１つのＩＧＢＴの電
流容量及び耐圧が増加してきた場合の様々な問題につい
て説明する。
【００１７】近年、ＩＧＢＴの電流容量が増加したた
め、１つのＩＧＢＴのパッケージ（素子単体）の中には
複数のＩＧＢＴチップが並列に接続されている。例え
ば、１７００Ｖ，４００ＡのＩＧＢＴでは４〜６個のチ
ップがパッケージ内に並列に並べられ、２０００Ｖ，４
００ＡのＩＧＢＴでは、６個程度のチップが並べられて
いる。３．３ｋＶ，１２００ＡのＩＧＢＴでは、２０〜
２４個のチップが並列に並べられている。各チップの大
きさは７〜１５ミリ角程度が普通であり、これだけ多数
のチップが並べられると、パッケージの寸法が大きくな
ってくる。
【００１８】ここで、図１０３は２つのチップ又は素子
のＩＧＢＴ１，２が並列接続された構成を示す回路図で
ある。各ＩＧＢＴ１，２の夫々のゲートＧ１，Ｇ２は、
対応するゲート抵抗ＲＧ１，ＲＧ２を介して１つにまと
められ、適宜、図示しない抵抗を介してゲート駆動回路
に接続されている。
【００１９】このような回路のターンオフ時の波形を図
１０４に示す。２つのＩＧＢＴ１，２のゲート電圧ＶＧ
１，ＶＧ２の差がＩＧＢＴモードのミラー時間において
広がる結果、コレクタ電流Ｉｃ１，Ｉｃ２が２つのＩＧ
ＢＴ１，２間で大きく異なり、不均一となってしまう。
【００２０】この種のＩＧＢＴ１，２間の電流不均一
は、１つのＩＧＢＴが倍の電流を遮断できれば問題ない
が、さらに多くのチップが並列に接続されていると、１
つのＩＧＢＴにスイッチング時に導通時の１０倍された
電流が流れる可能性があるので、素子破壊の原因となっ
ている。
【００２１】なお、このＩＧＢＴモードのミラー時間に
おける素子内部のキャリア及び電界の様子を模擬的に図
１０５に示す。並列接続ではコレクタ電圧ＶCEが共通な
ので、ｎ型ベース層１中の電界分布は２つのＩＧＢＴ
１，２ではほぼ等しい。従って、空間電荷密度ρは、ほ
ぼ一致するにも関わらず、内部の電流密度Ｊが大きく異
なる可能性がある。
【００２２】すなわち、コレクタからのフィードバック
により、一方のＩＧＢＴ１では、電子とホールの双方が
大量に流れ、他方のＩＧＢＴ２では少なく流れるもの
の、両ＩＧＢＴ１，２間でホールと電子の量の差が等し
いという状況が起こる可能性がある。
【００２３】また、電流不均一の他の例として発振が挙
げられる。図１０６は発振の例を示した波形図である。
このような現象は、パッケージ内部のチップ相互間ある
いは並列素子相互間で電流不均一が発生しても、パッケ
ージ外部で測定する限り、電流不均一が観察されないと
いう特徴がある。
【００２４】このため、前述した電流不均一現象は、今
まであまり知られていない。しかしながら本発明者は、
シミュレーションにより、前述したように原因を突き止
め、かつその現象を再現している。
【００２５】例えばシミュレーションにより、図１０７
に示すように、２つのＩＧＢＴ１，２を並列に接続した
構成において、ターンオフ時の挙動を観察した。ここ
で、ターンオフ時から２５０ｎｓ後、一方のＩＧＢＴ２
のゲート電圧に４ｎｓ幅で０．５Ｖの非常に小さいスパ
イクノイズを混入させると、図１０８に示すように、２
５０ｎｓを過ぎた時点から両ＩＧＢＴ間のアンバランス
が時間と共に増倍され、電流不均一と振動現象とが出現
した。
【００２６】スパイクノイズを与える点を１５０ｎｓの
時点に移動しても、同様に２５０ｎｓ以降（ＩＧＢＴモ
ードのミラー時間）に電流不均一と振動現象が出現し
た。
【００２７】また、同様の問題は、並列接続における電
流不均一だけではなく、図１０９乃至図１１１に示すよ
うに、複数のＩＧＢＴ１〜ｎを直列接続した場合、スイ
ッチング時の分担電圧ＶCE１〜ＶCEｎが不均一となる形
で現れている。
【００２８】
【発明が解決しようとする課題】以上説明したように半
導体素子の駆動方法では、ＩＧＢＴ単体の場合、電流密
度が不安定であり、電流集中などの問題がある。
【００２９】また、複数のＩＧＢＴを並列接続した場
合、同様に、電流集中、発振現象などの問題があり、素
子の特性、特に、遮断電流を著しく低下させるという問
題がある。
【００３０】さらに、複数のＩＧＢＴを直列接続した場
合、同様に、分担電圧が不均一となる問題がある。
【００３１】本発明は上記実情を考慮してなされたもの
で、電流密度の安定性を向上でき、電流集中や発振など
を阻止して信頼性を向上し得る半導体素子、その駆動方
法及び駆動装置を提供することを目的とする。
【００３２】
【課題を解決するための手段】請求項１に対応する発明
は、高圧側主電極、低圧側主電極及び制御電極を有する
絶縁ゲート型のバイポーラ半導体素子の駆動方法であっ
て、前記バイポーラ半導体素子をターンオフするとき、
前記主電極間を流れている主電流がフォール時間に移行
する前に、前記制御電極の電圧を前記バイポーラ半導体
素子のしきい値電圧Ｖth以下に低下させる工程を含んで
いるバイポーラ半導体素子の駆動方法である。
【００３３】また、請求項２に対応する発明は、請求項
１に対応するバイポーラ半導体素子の駆動方法におい
て、前記低下させる工程では、前記主電流がフォール時
間に移行する前に、前記制御電極の電圧波形に現れるミ
ラー時間が終了しているバイポーラ半導体素子の駆動方
法である。
【００３４】さらに、請求項３に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有する絶縁ゲー
ト型のバイポーラ半導体素子の駆動方法であって、前記
バイポーラ半導体素子をターンオフするとき、前記主電
極間の電圧がオーバーシュート領域に入る前に、前記制
御電極の電圧を前記バイポーラ半導体素子のしきい値電
圧Ｖth以下に低下させる工程を含んでいるバイポーラ半
導体素子の駆動方法である。
【００３５】また、請求項４に対応する発明は、高圧側
主電極、低圧側主電極及び制御電極を有する絶縁ゲート
型のバイポーラ半導体素子の駆動方法であって、前記バ
イポーラ半導体素子をターンオフするとき、前記主電極
間の電圧がオフ状態での印加電圧Ｖccの１／１０以上に
上昇する前に、前記制御電極の電圧を前記バイポーラ半
導体素子のしきい値電圧Ｖth以下に低下させる工程を含
んでいるバイポーラ半導体素子の駆動方法である。
【００３６】さらに、請求項５に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有する絶縁ゲー
ト型のバイポーラ半導体素子の駆動方法であって、前記
バイポーラ半導体素子をターンオフするとき、前記主電
極間の電圧がオフ状態での印加電圧Ｖccの１／１０以上
に上昇する前に、前記制御電極の電圧波形に現れるミラ
ー時間を終了させる工程を含んでいるバイポーラ半導体
素子の駆動方法である。
【００３７】また、請求項６に対応する発明は、高圧側
主電極、低圧側主電極及び絶縁ゲート型の制御電極を有
し、互いに並列接続された複数のバイポーラ半導体素子
を駆動するための半導体素子の駆動装置であって、１個
以上の前記バイポーラ半導体素子を個別に含んだ複数の
素子群に対し、前記素子群毎に設けられ、前記素子群の
全てのバイポーラ半導体素子の制御電極に駆動信号を与
える前記素子群と同数のゲート駆動回路を備えたバイポ
ーラ半導体素子の駆動装置である。
【００３８】さらに、請求項７に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有する絶縁ゲー
ト型のバイポーラ半導体素子の駆動方法であって、前記
バイポーラ半導体素子をターンオフするとき、前記主電
極間に流れる主電流の０．０４倍を常に超えるように、
前記制御電極に流れる電流の最大値を制御する工程を含
んでいるバイポーラ半導体素子の駆動方法である。
【００３９】また、請求項８に対応する発明は、高圧側
主電極、低圧側主電極及び制御電極を有する絶縁ゲート
型のバイポーラ半導体素子の駆動装置であって、前記制
御電極に駆動信号を与えるゲート駆動回路と、前記制御
電極と前記ゲート駆動回路との間に設けられ、オン状態
のゲート電圧とオフ状態のゲート電圧との差電圧をＶｇ
ｐｐとし、オン状態で前記主電極間に流れる主電流をＩ
ｃとしたとき、Ｖｇｐｐ／０．０４／Ｉｃ以下の抵抗値
を有するゲート抵抗とを備えたバイポーラ半導体素子の
駆動装置である。
【００４０】さらに、請求項９に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有し、前記主電
極間の耐圧がＶｂｋである絶縁ゲート型のバイポーラ半
導体素子の駆動方法であって、前記バイポーラ半導体素
子をターンオフするとき、前記主電極間に流れる主電流
の（Ｖｂｋ／３１６）-2倍を常に超えるように、前記制
御電極に流れる電流の最大値を制御する工程を含んでい
るバイポーラ半導体素子の駆動方法である。
【００４１】また、請求項１０に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有し、前記主電
極間の耐圧がＶｂｋである絶縁ゲート型のバイポーラ半
導体素子の駆動装置であって、前記制御電極に駆動信号
を与えるゲート駆動回路と、前記制御電極と前記ゲート
駆動回路との間に設けられ、オン状態のゲート電圧とオ
フ状態のゲート電圧との差電圧をＶｇｐｐとし、オン状
態で前記主電極間に流れる主電流をＩｃとしたとき、Ｖ
ｇｐｐ／（Ｖｂｋ／３１６）-2／Ｉｃ以下の抵抗値を有
するゲート抵抗とを備えたバイポーラ半導体素子の駆動
装置である。
【００４２】さらに、請求項１１に対応する発明は、高
圧側主電極、低圧側主電極及び制御電極を有し、相互コ
ンダクタンスがｇｍであり、しきい値電圧がＶthである
絶縁ゲート型のバイポーラ半導体素子の駆動方法であっ
て、前記主電極間に主電流Ｉｃを流すように前記バイポ
ーラ半導体素子をターンオンするとき、前記主電極間の
電圧が１／２に低減する以前に、前記制御電極の電圧を
（Ｖth＋Ｉｃ／ｇｍ）以上に上昇させる工程を含んでい
るバイポーラ半導体素子の駆動方法である。
【００４３】また、請求項１２に対応する発明は、高圧
側主電極、低圧側主電極及び絶縁ゲート型の制御電極を
有し、互いに並列接続された複数のバイポーラ半導体素
子からなるモジュール型の半導体素子であって、１個以
上の前記バイポーラ半導体素子を個別に含んだ複数の素
子群に対し、前記素子群毎に設けられ、前記素子群の全
てのバイポーラ半導体素子の制御電極に接続された前記
素子群と同数のゲート電極部と、前記素子群毎に設けら
れ、前記素子群の全てのバイポーラ半導体素子の低圧側
主電極に接続された前記素子群と同数のエミッタ電極部
と、全ての前記高圧側主電極に接続された高圧側端子
と、前記各エミッタ電極部に夫々接続された低圧側端子
とを備えた半導体素子である。
【００４４】また、請求項１２に対応する半導体素子
は、１つの前記素子群に含まれる前記バイポーラ半導体
素子の個数が、１０個以下である半導体素子としてもよ
い。
【００４５】さらに、請求項１２に対応する半導体素子
は、前記素子群毎に設けられ、前記素子群のゲート電極
部並びにエミッタ電極部に夫々接続された前記素子群と
同数のゲート駆動回路を備えた半導体素子としてもよ
い。
【００４６】また、請求項１３に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有する絶縁ゲー
ト型のバイポーラ素子と、前記バイポーラ素子の主電極
間に逆方向に接続された還流ダイオードチップとを備え
たモジュール型の半導体素子において、前記主電極間で
前記還流ダイオードチップを通る電流経路の最短の長さ
は、前記主電極間で前記バイポーラ素子を流れる電流経
路の最短の長さよりも短い半導体素子である。
【００４７】さらに、同様の構成例としては、高圧側主
電極、低圧側主電極及び制御電極を有する絶縁ゲート型
の複数のバイポーラ素子と、前記各バイポーラ素子の主
電極間に個別に逆方向に接続された複数の還流ダイオー
ドチップとを備えたモジュール型の半導体素子におい
て、前記各バイポーラ素子の夫々の高圧側主電極は１つ
の高圧側端子に接続され、前記各バイポーラ素子の夫々
の低圧側主電極は１つの低圧側端子に接続され、前記高
圧側端子と前記低圧側端子との間で前記各還流ダイオー
ドチップを通る電流経路の最短の長さの最大値が、いず
れのバイポーラ素子を流れる電流経路の最短の長さより
も短い半導体素子としてもよい。
【００４８】また、請求項１４に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有する複数のチ
ップが互いに並列接続されてなる絶縁ゲート型のバイポ
ーラ半導体素子を駆動するための駆動装置であって、前
記駆動のための入力信号を発生する入力信号発生手段
と、前記各チップ毎に前記制御電極及び前記低圧側主電
極に接続されて設けられ、前記入力信号発生手段から受
けた入力信号を増幅し、得られた増幅信号を対応する制
御電極に向けて出力する複数のゲート駆動回路と、前記
各ゲート駆動回路と前記各チップとの間に設けられ、１
０Ω未満の抵抗値を有する複数のゲート抵抗とを備えた
駆動装置である。
【００４９】さらに、請求項１４に対応する駆動装置
は、前記入力信号発生手段としては、ターンオン時の入
力信号の立上り時間とターンオフ時の立下り時間とが個
別に設定される駆動装置としてもよい。
【００５０】また、請求項１４に対応する駆動装置は、
前記各ゲート抵抗に並列に逆方向接続された複数のダイ
オードを備えた駆動装置としてもよい。
【００５１】さらに、請求項１４に対応する駆動装置
は、前記主電極間の電圧を検出し、検出結果が所定値を
超えたとき、前記制御電極にさらにオフゲート電流を加
えるオフゲート電流印加手段を備えた駆動装置としても
よい。
【００５２】また、請求項１５に対応する発明は、高圧
側主電極、低圧側主電極及び絶縁ゲート型の制御電極を
有し、互いに並列接続された複数のバイポーラ素子チッ
プを備えたモジュール型の半導体素子であって、前記各
バイポーラ素子チップとしては、前記制御電極のパッド
の位置が異なる２種類以上のチップを用いたモジュール
型の半導体素子である。
【００５３】さらに、請求項１６に対応する発明は、高
圧側主電極、低圧側主電極及び絶縁ゲート型の制御電極
を有し、互いに並列接続された複数のバイポーラ素子チ
ップを備えたモジュール型の半導体素子であって、前記
制御電極のパッドに近接して前記各バイポーラ素子チッ
プ間に配置された絶縁基板と、前記絶縁基板上にプリン
ト形成されたゲート配線パターン部と、前記ゲート配線
パターン部と前記制御電極とを電気的に接続するための
ゲート配線とを備えたモジュール型の半導体素子であ
る。
【００５４】また、請求項１７に対応する発明は、請求
項１６に対応するモジュール型の半導体素子において、
前記ゲート配線パターン部と平行に前記絶縁基板上にプ
リント形成された制御用エミッタ配線パターン部と、前
記ゲート配線とは略平行に設けられ、前記制御用エミッ
タ配線パターン部と前記低圧側主電極のパッドとを電気
的に接続するための制御用エミッタ配線とを備えたモジ
ュール型の半導体素子である。
【００５５】さらに、請求項１８に対応する発明は、高
圧側主電極、低圧側主電極及び制御電極を有し、耐圧Ｖ
Bをもつ絶縁ゲート型のバイポーラ半導体素子の駆動方
法であって、前記制御電極と前記制御電極に駆動信号を
与えるゲート駆動回路との間に、前記バイポーラ半導体
素子の有効面積１ｃｍ２に対し２０Ω以下又は（前記耐
圧ＶB／１０７）Ω以下の抵抗値を有するゲート抵抗を
設け、前記バイポーラ半導体素子をターンオフすると
き、前記主電極間の電圧が前記耐圧ＶBの３４％以上に
上昇する前に、前記制御電極の電圧を前記バイポーラ半
導体素子のしきい値電圧Ｖth以下に低下させる工程を含
んでいるバイポーラ半導体素子の駆動方法である。
【００５６】また、請求項１９に対応する発明は、高圧
側主電極、低圧側主電極及び制御電極を有し、耐圧ＶB
をもつ絶縁ゲート型のバイポーラ半導体素子の駆動装置
であって、前記制御電極に駆動信号を与えるゲート駆動
回路と、前記制御電極と前記ゲート駆動回路との間に設
けられ、前記バイポーラ半導体素子の有効面積１ｃｍ２
に対し２０Ω以下又は（前記耐圧ＶB／１０７）Ω以下
の抵抗値を有するゲート抵抗とを備えたバイポーラ半導
体素子の駆動装置である。
【００５７】さらに、請求項２０に対応する発明は、高
圧側主電極、低圧側主電極及び制御電極を有する絶縁ゲ
ート型のバイポーラ半導体素子の駆動装置であって、前
記制御電極に駆動信号を与えるゲート駆動回路と、前記
制御電極と前記ゲート駆動回路との間に設けられ、オン
状態のゲート電圧とオフ状態のゲート電圧との差電圧を
Ｖｇｐｐとし、前記バイポーラ半導体素子の素子有効面
積１ｃｍ２当りのゲート電荷をＱｇとしたとき、差電圧
Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝
０．０２［μＦ／ｃｍ２］に対し２０Ω以下の抵抗値を
有するゲート抵抗とを備えたバイポーラ半導体素子の駆
動装置である。
【００５８】なお、本発明においていうターンオフは、
通常の動作（定格動作）の場合におけるターンオフを指
す。 （作用）従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、バイポーラ半導体素子をタ
ーンオフするとき、主電流がフォール時間に移行する前
に、制御電極の電圧をバイポーラ半導体素子のしきい値
電圧Ｖth以下に低下させることにより、主電極間の電圧
の上昇前に電子注入を停止させ、電流密度の安定性を向
上でき、電流集中や発振などを阻止して信頼性を向上さ
せることができる。
【００５９】また、請求項２に対応する発明は、主電流
がフォール時間に移行する前に、制御電極の電圧波形に
現れるミラー時間が終了しているので、請求項１に対応
する作用と同様の作用を奏することができる。
【００６０】さらに、請求項３に対応する発明は、バイ
ポーラ半導体素子をターンオフするとき、主電極間の電
圧がオーバーシュート領域に入る前に、制御電極の電圧
をバイポーラ半導体素子のしきい値電圧Ｖth以下に低下
させるので、請求項１に対応する作用と同様の作用を奏
することができる。
【００６１】また、請求項４に対応する発明は、バイポ
ーラ半導体素子をターンオフするとき、主電極間の電圧
がオフ状態での印加電圧Ｖccの１／１０以上に上昇する
前に、制御電極の電圧をバイポーラ半導体素子のしきい
値電圧Ｖth以下に低下させるので、請求項１に対応する
作用と同様の作用を奏することができる。
【００６２】さらに、請求項５に対応する発明は、バイ
ポーラ半導体素子をターンオフするとき、主電極間の電
圧がオフ状態での印加電圧Ｖccの１／１０以上に上昇す
る前に、制御電極の電圧波形に現れるミラー時間を終了
させるので、請求項１に対応する作用と同様の作用を奏
することができる。
【００６３】また、請求項６に対応する発明は、１個以
上のバイポーラ半導体素子を個別に含んだ複数の素子群
に対し、素子群毎に設けられた各ゲート駆動回路が、素
子群内の全てのバイポーラ半導体素子の制御電極に駆動
信号を与えることにより、配線の寄生インダクタンスを
低減でき、もって、請求項１に対応する作用と同様の作
用を容易且つ確実に奏することができる。
【００６４】さらに、請求項７に対応する発明は、バイ
ポーラ半導体素子をターンオフするとき、主電極間に流
れる主電流の０．０４倍を常に超えるように、制御電極
に流れる電流の最大値を制御するので、請求項１に対応
する作用と同様の作用を容易且つ確実に奏することがで
きる。
【００６５】また、請求項８に対応する発明は、ゲート
抵抗の抵抗値を、Ｖｇｐｐ／０．０４／Ｉｃ以下という
低い値に規定したので、ターンオフ時のゲート電荷を急
速に放電させることができ、請求項１に対応する作用と
同様の作用を容易且つ確実に奏することができる。
【００６６】さらに、請求項９に対応する発明は、バイ
ポーラ半導体素子をターンオフするとき、主電極間に流
れる主電流の（Ｖｂｋ／３１６）-2倍を常に超えるよう
に、制御電極に流れる電流の最大値を制御するので、請
求項１に対応する作用と同様の作用を容易且つ確実に奏
することができる。
【００６７】また、請求項１０に対応する発明は、ゲー
ト抵抗の抵抗値を、Ｖｇｐｐ／（Ｖｂｋ／３１６）-2／
Ｉｃ以下という低い値に規定したので、ターンオフ時の
ゲート電荷を急速に放電させることができ、請求項１に
対応する作用と同様の作用を容易且つ確実に奏すること
ができる。
【００６８】さらに、請求項１１に対応する発明は、主
電極間に主電流Ｉｃを流すようにバイポーラ半導体素子
をターンオンするとき、主電極間の電圧が１／２に低下
する以前に、制御電極の電圧を電流飽和ゲート電圧（Ｖ
th＋Ｉｃ／ｇｍ）以上に上昇させるので、パッケージ内
のチップ間の電流バラつき、振動を抑えることができる
上、直列された場合の電圧分担を揃えることができる。
【００６９】また、請求項１２に対応する発明は、各素
子群にゲート電極部及びエミッタ電極部を設け、各ゲー
ト電極部を個別にゲート駆動回路に接続できると共に、
各エミッタ電極部を個別にゲート駆動回路に接続できる
ので、請求項１に対応する作用と同様の作用を容易且つ
確実に奏することが可能なバイポーラ半導体素子を実現
することができる。
【００７０】また、請求項１２に対応する発明は、１つ
の素子群に含まれるバイポーラ半導体素子の個数が１０
個以下とした場合、製造が容易であり、駆動も容易であ
るので、前述した作用を容易且つ確実に奏することがで
きる。
【００７１】さらに、請求項１２に対応する発明は、素
子群毎に設けられた各ゲート駆動回路が、ゲート電極部
並びにエミッタ電極部に夫々接続された場合、配線の寄
生インダクタンスを低減できるので、もって、前述した
作用を容易且つ確実に奏することができる。
【００７２】また、請求項１３に対応する発明は、主電
極間で還流ダイオードチップを通る電流経路の最短の長
さが、主電極間でバイポーラ素子を流れる電流経路の最
短の長さよりも短いので、配線の寄生インダクタンスを
低減でき、もって、請求項１に対応する作用と同様の作
用を容易且つ確実に奏することができる。
【００７３】さらに、同様の構成例としては、高圧側端
子と低圧側端子との間で各還流ダイオードチップを通る
電流経路の最短の長さの最大値が、いずれのバイポーラ
素子を流れる電流経路の最短の長さよりも短い場合、請
求項１３に対応する作用と同様の作用を奏することがで
きる。
【００７４】さらに、請求項１４に対応する発明は、入
力信号発生手段が、駆動のための入力信号を発生し、各
ゲート駆動回路が、入力信号発生手段から受けた入力信
号を増幅し、得られた増幅信号を対応する制御電極に向
けて出力するので、チップの低圧側主電極の配線に存在
する寄生インダクタンスによる制御電極電位の変化の影
響を低減でき、安定して主電流を制御することができ
る。また、ゲート抵抗が低い値をもつことにより、ター
ンオフ時における主電極間の電圧上昇前に、制御電極の
電圧をしきい値電圧以下に低下させる前述した駆動方法
が可能となるので、請求項１に対応する作用と同様の作
用を奏することができる。
【００７５】また、請求項１４に対応する発明は、入力
信号発生手段において、ターンオン時の入力信号の立上
り時間とターンオフ時の立下り時間とを個別に設定でき
る場合、前述した作用に加え、ターンオン時とターンオ
フ時の駆動を最適化することができる。
【００７６】さらに、請求項１４に対応する発明は、各
ダイオードが各ゲート抵抗に並列に逆方向接続されてい
る場合、前述した作用に加え、ターンオン時にはゲート
抵抗によって電流変化率ｄｉ／ｄｔを抑制し、ターンオ
フ時にはダイオードによってゲート電荷を急速に放電す
ることができる。
【００７７】また、請求項１４に対応する発明は、オフ
ゲート電流印加手段が、主電極間の電圧を検出し、検出
結果が所定値を越えたとき、制御電極にさらにオフゲー
ト電流を加える場合、前述した作用に加え、主電極間の
電圧上昇前に、より確実なゲート駆動の低インピーダン
ス化が行われ、主電流の振動を速く抑制でき、素子の電
流集中を無くし、素子を破壊しにくくすることができ
る。
【００７８】また、請求項１５に対応する発明は、各バ
イポーラ素子チップとしては、制御電極のパッドの位置
が異なる２種類以上のチップを用いたので、例えば制御
電極のパッドを中央に集めるように点対称にチップを配
置することにより、ゲート配線の長さを最小にしてゲー
トのインダクタンスを最小化することができる。
【００７９】さらに、請求項１６に対応する発明は、チ
ップ配列の隙間部に絶縁基板を介してゲート配線パター
ン部を配置し、ゲート配線パターン部と制御電極とをゲ
ート配線により接続した構造なので、全てのチップのゲ
ートに対する抵抗とインダクタンスを低減でき、多数個
のチップを均一に動作させることができる。
【００８０】また、請求項１７に対応する発明は、絶縁
基板上に制御用エミッタ配線パターンを配置し、ゲート
配線と平行になるように制御用エミッタ配線パターン部
と低圧側主電極のパッドとを制御用エミッタ配線により
接続する構造なので、請求項１６に対応する作用に加
え、全てのチップの低圧側主電位（エミッタ電位）を正
確に取出して各チップのエミッタ電位を均一化できると
共に、ゲート配線と制御用エミッタ配線とが互いに逆向
きに電流を流して相互インダクタンスを低減させること
ができる。
【００８１】さらに、請求項１８，１９に対応する発明
は、制御電極と制御電極に駆動信号を与えるゲート駆動
回路との間に、バイポーラ半導体素子の有効面積１ｃｍ
２に対し２０Ω以下又は（耐圧ＶB／１０７）Ω以下の
抵抗値を有するゲート抵抗を設けたことにより、ターン
オフ開始時には高圧側主電圧（コレクタ電圧）のｄｖ／
ｄｔが急峻であるが、バイポーラ半導体素子をターンオ
フするとき、主電極間の電圧が耐圧ＶBの３４％以上に
上昇する前に、制御電極の電圧をバイポーラ半導体素子
のしきい値電圧Ｖth以下に低下させ、ラッチアップを阻
止しつつ、ターンオフ途中でアバランシェ現象によるイ
ンパクトイオン化領域を形成してｄｖ／ｄｔを低下させ
るので、コレクタ電圧のオーバーシュートを低下させる
ことができる。
【００８２】さらに、請求項２０に対応する発明は、制
御電極に駆動信号を与えるゲート駆動回路と、制御電極
とゲート駆動回路との間に設けられ、オン状態のゲート
電圧とオフ状態のゲート電圧との差電圧をＶｇｐｐと
し、バイポーラ半導体素子の素子有効面積１ｃｍ２当り
のゲート電荷をＱｇとしたとき、差電圧Ｖｇｐｐ１Ｖ当
たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ
／ｃｍ２］に対し２０Ω以下の抵抗値を有するゲート抵
抗とを備えたので、請求項１８，１９に対応する作用と
同様の作用を奏することができる。
【００８３】
【発明の実施の形態】（第１の実施形態）図１は本発明
の第１の実施形態に係る半導体素子の駆動方法を説明す
るための波形図であり、図１０１及び図１０４と同一部
分には同一符号を付してその詳しい説明は省略し、ここ
では異なる部分について主に述べる。なお、以下の各実
施形態も同様にして重複した説明を省略する。
【００８４】すなわち、本実施形態は、電流密度の不安
定性に起因した電流集中や振動現象の阻止を図る観点か
ら、図１に示すように、ターンオフの際に、互いに並列
接続されている複数のＩＧＢＴのゲート電圧を、コレク
タ電圧ＶCEの上昇が始まる前にしきい値電圧Ｖth以下に
低下させるものである。なお、しきい値電圧Ｖthは、Ｉ
ＧＢＴにコレクタ電流を流すために必要なゲート電圧で
あり、具体的には、コレクタ・エミッタ電極間にコレク
タ電圧ＶCEを加えた状態でゲート電圧を徐々に上昇させ
ていき、コレクタ電流が流れ始めるときのゲート電圧で
ある。
【００８５】また、本実施形態は、次の（ｉ）に示すよ
うに換言可能であり、次の（ii）（iii）に示すように
変形可能である。 （ｉ）ターンオフの際に、従来見られたＩＧＢＴモード
のミラー時間を０とし、あるいはその期間を短縮し、コ
レクタ電圧ＶCEの上昇前に電子注入を停止させた駆動方
法である。 （ii）ターンオフの際に、コレクタ電流Ｉｃがフォール
時間に移行する前に、ゲート電圧をしきい値電圧Ｖth以
下に低下させて電子注入を停止させた駆動方法である。
なお、フォール時間は、図１に示すように、主電流が９
０％まで減少した時点から１０％まで減少した時点まで
の期間である。 （iii）ターンオフの際に、コレクタ電圧ＶCEがオーバ
ーシュート領域に入る前（ターンオフ開始後、ＶCEが初
めて変換回路のＤＣ電圧を越える前）に、ゲート電圧を
しきい値電圧Ｖth以下に低下させて電子注入を停止させ
た駆動方法である。オーバーシュート領域は、通常のイ
ンバータ回路（図１００参照）の印加電圧Ｖccよりも素
子電圧ＶCEが高くなる期間であり、このオーバーシュー
ト領域の期間で破壊が多いという問題がある。
【００８６】ここで、コレクタ電圧ＶCEが上昇している
間のＩＧＢＴ内部の様子を図２に示す。コレクタ電圧Ｖ
CEの上昇前にゲート電圧をしきい値電圧Ｖth以下にした
ので、コレクタ電圧ＶCEが上昇している間、高電界領域
にホールのみが流れ、電子が流れない。従って、高電界
中の空間電荷密度ρは、ホール密度ｐのみで決まる。電
流Ｉｃはホールが高電界中を飽和速度ｖｓで移動するこ
とにより生じるので、ホール密度ｐと素電荷量ｑとホー
ルの飽和速度ｖｓとの積が電流となる。すなわち、ホー
ル密度ｐというパラメータを介して、高電界の分布と電
流値が１対１に対応する。これを式で示すと、次の
（３）式の通りとなる。
【００８７】 ρ＝ｑ（ＮD ＋ｐ） ＝ｑ・ＮD ＋Ｊvs …（３） このとき、コレクタ電圧ＶCEは空間電荷密度ρの電界に
沿った積分を誘電率εSiで割ったものとなり、コレクタ
電圧ＶCEにより、ＩＧＢＴに流れる電流Ｉｃを一定の値
にするように電流均一化の機構が働く。
【００８８】よって、コレクタ電圧ＶCEが上昇する間
は、並列接続されたＩＧＢＴ１，２を流れる電流Ｉｃ
１，Ｉｃ２が均一に流れ、その後も均一性が保たれる。
【００８９】また、並列接続されたＩＧＢＴ１，２間で
温度の違いなどにより特性や蓄積電荷の違いが生じて
も、その違いによる電流不均一は、図３に示すように、
コレクタ電圧ＶCEの上昇前のみに見られ、ゲート電圧Ｖ
Ｇをしきい値電圧Ｖth以下に低下させた時点で消滅す
る。理由は、図３及び図４に示すように、ゲート電圧Ｖ
Ｇをしきい値電圧Ｖth以下に低下させた時点で電子注入
が無くなり、ホールの移動のみで電流が決まる安定化の
機構が働くからである。
【００９０】よって、破壊が起こるコレクタ電圧ＶCEが
上昇した状態では電流が均一化されるので、破壊の発生
を最小限に抑えることができる。
【００９１】なお、直列接続の場合にもこの安定化の機
構が働く。直列接続の場合、図５に示すように、各ＩＧ
ＢＴ１，２に流れる電流Ｉｃが同じなので、並列接続の
場合とは逆の理由で、内部の空間電荷密度ρが一定にな
る。このため、各ＩＧＢＴに分担される電圧を一定にす
ることができる。
【００９２】次に、本発明者らは、ゲート駆動時に流れ
るゲート電流の最大値（ピーク値ＩＧ(peak) ）のコレ
クタ電流Ｉｃに対する比率ＩＧ(peak)／Ｉｃが、並列接
続された各ＩＧＢＴ間の電流の均一性を高める主要な条
件であることを突き止めた。
【００９３】図６は各ＩＧＢＴ間のコレクタ電流の格差
に関し、比率ＩＧ(peak)／Ｉｃの依存性を取った図であ
る。図６によると、スイッチング時のコレクタ電流の格
差は、この比率が０．００８（３．３ｋＶ素子の場合）
から改善され始め（Ｂ点）０．０４以上で完全に解消さ
れる（Ａ点）。このグラフは、実験とシミュレーション
とから得られたものである。但し、このグラフを得る際
には、図７に示すように、並列接続された各ＩＧＢＴ
１，２にコレクタ電流Ｉｃ１，Ｉｃ２の不均一をわざと
起こすために、ターンオフ時のゲート信号の入力タイミ
ングを２０ｎｓ〜５０ｎｓ程度離して与えている。それ
にも関わらず、ゲート電流（ピーク値）のコレクタ電流
に対する比率が０．０４を超えると、コレクタ電流の不
均一が全く起こらない。
【００９４】また、直列接続における各ＩＧＢＴ１，２
の電圧分担に関しても同様の結果を得ている。すなわ
ち、図８及び図９に示すように、Ｂ点から電圧分担の不
均一が改善され始め、Ａ点０．０４で最小になる。各Ｉ
ＧＢＴ１，２間の電圧分担の格差は、各ＩＧＢＴ１，２
のキャリア量などの特性の違いに起因して完全には０に
ならないものの、従来に比べて大幅に解消されている。
【００９５】次に、高耐圧のＩＧＢＴと低耐圧のＩＧＢ
Ｔとの比較について述べる。図１０及び図１１に示すよ
うに、耐圧によって差がある。低耐圧のＩＧＢＴでは、
比較的急峻に効果が現れ、Ａ点とＢ点の差が小さいのに
比べ、高耐圧のＩＧＢＴではＢ点がＡ点よりかなり小さ
くなる。すなわち、高耐圧のＩＧＢＴでは、比較的小さ
い電流比率で均一化の効果が出始める。
【００９６】この結果をまとめたのが、図１２である。
図１２中、横軸は素子の定格耐圧を示し、縦軸はゲート
電流のピーク値とコレクタ電流との比率を示している。
【００９７】図１０に示したＡ点は、図１２中では水平
な０．０４の与えるラインに相当し、点Ｂは、図１２中
では右下がりの斜線（ＶBK／３１６）-2に相当する。本
発明の効果の出る領域は、まず比率０．０４以上の部分
であり、さらに部分的に効果の出る領域は、右下がりの
斜線より上の部分である。また、ＩＧＢＴの直並列接続
で均一化の効果が出る範囲は、以上の２つの領域の和を
取った領域である。
【００９８】上述したように本実施形態によれば、ＩＧ
ＢＴをターンオフするとき、コレクタ電圧ＶCEの上昇前
に、ゲート電圧ＶＧをしきい値電圧Ｖth以下に低下させ
ることにより、コレクタ電圧ＶCEの上昇前に電子注入を
停止させ、電流密度の安定性を向上でき、電流集中や発
振などを阻止して信頼性を向上させることができる。
【００９９】また、ＩＧＢＴをターンオフするとき、コ
レクタ電流Ｉｃの０．０４倍を常に超えるように、ゲー
ト電流の最大値を制御するので、前述した効果を容易且
つ確実に奏することができる。
【０１００】またこれは、オン状態のゲート電圧とオフ
状態のゲート電圧との差電圧をＶｇｐｐとしたとき、ゲ
ート抵抗ＲＧがＶｇｐｐ／０．０４／Ｉｃ以下の抵抗値
を有する、と変形してもよく、この場合、ターンオフ時
のゲート電荷を急速に放電させることができる。
【０１０１】また、 ＩＧＢＴをターンオフするとき、
コレクタ電流Ｉｃの（Ｖｂｋ／３１６）-2倍を常に超え
るように、ゲート電流の最大値を制御するので、前述し
た電流集中の阻止等の効果を容易且つ確実に奏すること
ができる。同様に、ゲート抵抗ＲＧがＶｇｐｐ／（Ｖｂ
ｋ／３１６）-2／Ｉｃ以下の抵抗値を有する、と変形し
てもよく、この場合もターンオフ時のゲート電荷を急速
に放電させることができる。以上の議論は素子を定格の
範囲で使うことを前提としているが、保護モードの動作
では、この限りではない。
【０１０２】これらの発明は２つ以上のマルチチップの
場合やチップ面積の大きい場合に特に有効であり、チッ
プ個数が４つ以上、チップ面積（有効面積のトータル
値）２．５ｃｍ２以上で特に効果が大きい。また、後で
述べるＶCE(sat)の低い素子で特に効果的である。 （第２の実施形態）図１３は本発明の第２の実施形態に
係る半導体素子の駆動方法を説明するための波形図であ
る。
【０１０３】すなわち、本実施形態は、第１の実施形態
の変形例であり、第１の実施形態よりも電流の安定性は
劣るものの、効果のある駆動方法を示している。
【０１０４】具体的には、図１３に示すように、ターン
オフの際に、互いに並列接続されている複数のＩＧＢＴ
のゲート電圧を、コレクタ電圧ＶCEの上昇の途中でしき
い値電圧Ｖth以下に低下させるものである。なお、コレ
クタ電圧ＶCEの上昇の途中とは、コレクタ電圧ＶCEが上
昇しきらない範囲であり、例えば、破壊防止の観点から
素子耐圧の１／２に上昇する以前が好ましく、あるいは
発熱を低下させる観点から素子耐圧の１／５に上昇する
以前が好ましい。詳しくは、コレクタ電圧ＶCEがピーク
に達しないうちにコレクタ電流を均一化できるタイミン
グでＩＧＢＴモードのミラー時間を終了させるものであ
る。
【０１０５】また換言すると、従来見られたＩＧＢＴモ
ードのミラー時間を短縮し、コレクタ電圧ＶCEの上昇途
中に電子注入を停止させた駆動方法である。
【０１０６】このような駆動方法としても、コレクタ電
圧ＶCEがピークに達する時点では、コレクタ電流Ｉｃが
均一化されるので、第１の実施形態と同様の効果を得る
ことができる。 （第３の実施形態）図１４は本発明の第３の実施形態に
係る半導体装置のシミュレーション構成を示す回路図で
ある。
【０１０７】すなわち、本実施形態は、第１の実施形態
の具体例であり、シミュレーション結果を示している。
【０１０８】このシミュレーション構成としては、図１
４に示すように、ＩＥＧＴ１，２が互いに並列に接続さ
れ、ＩＥＧＴ１はゲート抵抗ＲＧ１を介してゲート電源
Ｖpieに接続されている。同様にＩＥＧＴ２はゲート抵
抗ＲＧ２を介してゲート電源Ｖpiesに接続されている。
【０１０９】ここで、ゲート電源Ｖpieは、ゲート電源
Ｖpiesよりも２０ｎｓ先行してターンオフのゲート信号
をＲＧ１を介してＩＥＧＴ１に与えるものである。
【０１１０】また、各ＩＥＧＴ１，２の並列回路には、
直列に寄生インダクタンスＬ１、誘導性負荷Ｌbig 及び
主電源が接続され、誘導性負荷Ｌbigには並列に転流用
ダイオードが接続されている。シミュレーションに用い
たＩＥＧＴは、トレンチ型ＭＯＳゲートを有している
（参考文献３： M. Kitagawa et al. "A 4500V Injecti
on Enhanced Insulated Gate bipolar Transistor (IEG
T) in a Mode Similar To a Thyristor. " IEEE IEDM.
Tech. Digest, pp679-682, 1993. 参考文献４：I. Omur
a et al. Carrier injection enhancement effect of h
igh voltage MOSdevices -Device Physics and Design
Concept- Proc. Of ISPSD '97., pp217-220, 199
7.）。
【０１１１】次に、このような構成により行った本発明
に係る駆動方法のシミュレーション結果について、ター
ンオフ波形、抵抗負荷、誘導性負荷、電荷の差異、温度
依存性及びターンオフ損失の順番で従来と比較しながら
述べる。
【０１１２】始めに、ターンオフ波形について説明す
る。図１５は本発明に係る駆動方法のターンオフ時の波
形図（但し、ＲＧ＝３Ω）であり、図１６は従来の駆動
方法のターンオフ時の波形図（ＲＧ＝１０Ω）である。
【０１１３】本発明の駆動方法では、図１５に示すよう
に、ターンオフの際に、ｐ型ベース層４内のＭＯＳチャ
ネル中の電子電流がコレクタ電圧ＶCEの上昇前に０とな
ったため、コレクタ電流が安定している。
【０１１４】一方、従来の駆動方法では、図１６に示す
ように、ターンオフの際に、電子電流がコレクタ電圧Ｖ
CEの上昇中に流れ、コレクタ電流が発振している。
【０１１５】次に、１７００ＶのＩＧＢＴチップを用い
た実験結果について示す。まず、抵抗負荷の場合につい
て説明する。負荷抵抗は１０Ωとした。本発明に係る駆
動方法は（ゲート抵抗１Ω）、図１７に示すように、コ
レクタ電圧ＶCEの上昇開始時に短時間だけエミッタ電流
ＩE1，ＩE2が分かれたが、直ぐに均一化して流れた。そ
の結果、電流が均等にチップ間に分担された状態で、電
流遮断が行なわれた。ゲート電圧ＶＧ１，ＶＧ２のミラ
ー時間は見られなかった。
【０１１６】一方、従来の駆動方法では（ゲート抵抗５
０Ω）、図１８に示すように、ターンオフの過程でエミ
ッタ電流ＩE1，ＩE2が大きく分かれて流れた。その結
果、電流不均一のまま、電流遮断が行なわれており、破
壊に至り易い。ゲート電圧ＶＧ １，ＶＧ２は、平坦なミ
ラー時間が見られ、各々のゲート電圧は次第に分かれて
きている。
【０１１７】次に、誘導性負荷の場合について説明す
る。負荷誘導値は１ｍＨとした。
【０１１８】本発明に係る駆動方法は（ゲート抵抗１
Ω）、図１９に示すように、コレクタ電圧ＶCEの上昇開
始時に短時間だけエミッタ電流ＩE1，ＩE2が分かれた
が、直ぐに均一化して流れた。ゲート電圧ＶＧ１，Ｖ
Ｇ２のミラー時間は見られなかった。
【０１１９】一方、従来の駆動方法では（ゲート抵抗５
０Ω）、図２０に示すように、ターンオフの過程でエミ
ッタ電流ＩE1，ＩE2が大きく分かれて流れた。その結
果、電流不均一のまま、電流遮断が行なわれており、破
壊に至り易い。ゲート電圧ＶＧ １，ＶＧ２は、平坦なミ
ラー時間が見られた。
【０１２０】次に、電荷の格差(charge difference)に
ついて述べる。２つのＩＧＢＴ間のターンオフ時に流れ
るゲート電荷の格差は、図２１に示すように、ゲート抵
抗ＲＧが小さくなるにつれて減少し、ゲート抵抗ＲＧが
大きくなると増大する。
【０１２１】本発明の駆動方法に用いる小さいゲート抵
抗１Ωの場合と、従来の駆動方法に用いる普通のゲート
抵抗２０Ωの場合とでは、２つのＩＧＢＴ間のゲート電
荷の格差は、約３倍、従来の方が大きい。すなわち、本
発明の効果は、この点からも説明され、発熱によるチッ
プ温度差等の改善も期待できる。
【０１２２】続いて、温度依存性について述べる。ター
ンオフ波形の温度依存性を図２２に示す。一般的に、高
い温度は、ターンオフ過程を遅くする。遅いスイッチン
グ速度は、電流ピークを低減させるだけでなく、電圧の
オーバーシュート量も低減させるが、温度による根本的
な差異は見られず、本発明の効果は、いかなる温度でも
有効であることが確認できた。
【０１２３】次に、ターンオフ損失について述べる。
【０１２４】本発明に係る駆動方法は、図２３に示すよ
うに、従来方法で見られた、ＶCEのだらだらとゆっくり
上昇するモード（〜１．９μｓ）がないので、この期間
発生するターンオフ損失が大幅に減少する。これによ
り、従来と比べ、ターンオフ損失を低減させることがで
きる。 （第４の実施形態）以上述べた第１〜第３の実施形態は
主に半導体素子の駆動方法に関する実施形態である。次
に、以下の第４〜第１４の実施形態では、本発明に係る
駆動方法に適したゲート駆動回路について主に説明す
る。
【０１２５】さて一般に、大電流のＩＧＢＴパッケージ
内は、前述したように、大電流化のために複数のチップ
が並列に配置され、外部ゲート端子がパッケージ内の複
数のゲートに接続された構造になっている。エミッタも
外部端子を経て、内部の複数のチップに接続されてい
る。
【０１２６】大電流のＩＧＢＴパッケージ内は、図２４
に示すように、複数のチップが並列接続され、各チップ
のゲートがゲート抵抗ＲＧを介して図示しないゲート駆
動回路に接続され駆動されている。ゲート抵抗ＲＧは、
通常、２０Ω／１００Ａ程度の値が用いられている。
【０１２７】また一般に、図２５に示すように、外部エ
ミッタ端子Ｅとパッケージ内のチップエミッタ電極との
間に寄生インダクタンスＬE1〜ＬEnが存在するため、ス
イッチング動作をさせたとき、各チップ間での実効的な
エミッタ・ゲート電位Ｖｇ１〜Ｖｇｎが変化し、電位の
バラツキが生じる。
【０１２８】ＬE1〜ＬEnの影響は、おおむね、次の様に
与えられる。Ｖｇ１〜Ｖｇｎのバラツキは、結果的にゲ
ート電圧変化の時間的なずれとして現される。この時間
的なずれは、次式で求めることができる。外部から与え
られるゲート電圧をＶGGとすると、（ｉ＝１〜ｎ） ＶGG ＝ Ｖgi ＋ ＬEi・ｄＩEi／ｄｔ 一方、ＩＧＢＴｉのトランスコンダクタンスをｇmiとす
ると、 ＩEi ＝ ｇmi・（Ｖgi − Ｖthi） 但し、ＩEiはＩＧＢＴｉのエミッタ電流値、ＶthiはＩ
ＧＢＴｉのゲートしきい値を示す。
【０１２９】これらの式より、 Ｖgi ＝ ＶGG − ＬEi・ｇmi・ｄＶgi／ｄｔ となる。
【０１３０】この一階微分方程式の時定数はＬEi・ｇmi
であり、エミッタインダクタンスＬEiとトランスコンダ
クタンスｇmiの積でゲート電圧の各々のチップでの遅れ
が示される。この理論は単にチップ間だけではなく、並
列接続された、素子間や、さらに一般的にＭＯＳＦＥ
Ｔ、ＭＥＳＦＥＴ、ＡＣ動作でのバイポーラトランジス
タに適用できる。
【０１３１】ここで、ＩＧＢＴの実装の例を図２６に断
面で示す。ＩＧＢＴを放熱板(Heatsink)１１の上に配置
し、エミッタ端子Ｅ、コレクタ端子Ｃは、銅製の板ある
いは棒により部品同士を接続し、構成された主回路１２
に接続されている。さらに、ゲート電極Ｇとエミッタ電
極Ｅは細いケーブル１３でゲート駆動回路１４に接続さ
れている。
【０１３２】図２７はＩＧＢＴパッケージ内のエミッタ
配線の様子を示した図である。エミッタ端子Ｅからチッ
プのエミッタ電極８まで、４００Ａ素子で５ｃｍ〜７ｃ
ｍ、１２００Ａ素子で１０ｃｍ以上の配線があり、エミ
ッタの寄生インダクタンスＬE が３０〜５０ｎＨ程度あ
る。コレクタについても同様である。
【０１３３】図２８はＩＧＢＴパッケージ内のゲート配
線を示した図である。一方の側にあるチップへのゲート
配線は、細い（０．５ｍｍ）ワイヤで約３．５ｃｍの長
さがあり、他方の側にあるチップへは約１０ｃｍの長さ
がある。ゲート配線に関する、チップ−チップ間の最大
インダクタンスＬＧとしては１５０ｎＨ以上ある。
【０１３４】このような一般的な実装では、本発明に係
る図１２に述べたように、ＩＧＢＴのゲート電流のピー
ク値Ｉｇ(peak)をコレクタ電流Ｉｃの０．０４倍にしよ
うとしても、寄生インダクタンスのため、ゲート電圧・
電流の立上りが遅くなるため、０．０４倍を達成できな
い。
【０１３５】なお、この０．０４倍は、図２９に示すよ
うに、素子の遮断電流が高くなるに従い、寄生インダク
タンスＬＧ，ＬＥを低くしないと達成困難である。ま
た、０．０４倍よりも確実に本発明を実施可能な値とし
て０．１倍があり、また、部分的に効果のでる０．０１
倍があり、これらの値における寄生インダクタンス
ＬＧ，ＬＥの素子遮断電流依存性を図３０及び図３１に
示す。いずれにしても、従来の実装では、高い遮断電流
を求められる素子に関して寄生インダクタンスＬＧ，Ｌ
Ｅが高すぎるため、本発明の駆動方法は実現困難となっ
ている。
【０１３６】以上のような問題をふまえ、以下に本発明
の第４の実施形態に係るゲート駆動回路を説明する。
【０１３７】図３２は本発明の第４の実施形態に係るゲ
ート駆動回路が適用された半導体装置の構成を示す断面
図であり、図３３は図３２の立体図であって、図３４は
係る半導体装置の回路図である。この半導体装置は、銅
基板２１の上にＤＢＣ(direct bond copper)基板２２な
どの両面銅パターニングされた絶縁基板があり、その銅
パターンの表面にＩＧＢＴ１〜４及びＩＧＢＴ５〜８の
チップが半田付けされている。チップの裏面がコレクタ
電極であり、表がエミッタ電極であり、ゲート電極は表
面に小さなゲートコンタクト用のパッドが形成されてい
る。チップのエミッタ電極上には、モリブデン板２３が
エミッタ電極上に半田付けされている。エミッタ上のモ
リブデン板２３は銅板、銅の編み上げ線などからなるビ
ームリード２４を介して互いに接続されている。
【０１３８】ゲート駆動回路２５は、１０００Ａ遮断の
ＩＧＢＴの場合、直上、又は１５０ｎＨ（１５ｃｍ）程
度までの距離に配置され、ゲートリード２６を介してＩ
ＧＢＴ１〜４のゲートに接続される。
【０１３９】従って、図３２及び図３３に示したビーム
リード構成により、配線距離を短縮して寄生インダクタ
ンスＬＥ，ＬＧを低減できるので、本発明に係る駆動方
法を容易且つ確実に実現させることができる。この場
合、特にＩＧＢＴ１〜４，ＩＧＢＴ５〜８の夫々４チッ
プからなる各グループ内でＬＥを低下させることが効果
的である。なお、図面ではゲート回路へのエミッタ配線
は省略している。
【０１４０】また、本実施形態では、ゲート回路を２つ
に分割していたが、次の実施形態で示すように、分割数
ｍに対し、Ｌの実効的な値は分割によってサイズが小さ
くなり１／ｍになり、そこに流れる電流も１／ｍとな
る。その結果、ターンオフ、ターンオン時の寄生インダ
クタンスＬの効果は、１／ｍ2 にまで小さくすることが
可能となる。
【０１４１】以上の説明のうち、ゲート電流値に関する
ものは、ＩＧＢＴのチップのゲート容量ＣG がチップ有
効面積１ｃｍ2 当り、約２０〜３０ｎＦである現状を前
提としている。将来この値が著しく小さくなる場合に
は、当然ゲート電流値も比例して小さくなっても同等の
効果が得られるし、またゲート電流値を同じとし、ゲー
ト容量ＣG が小さくなるのであれば、先に説明した発明
の効果は大きくなる。 （第５の実施形態）本実施形態は、第４の実施形態にお
けるビームリード構成だけでは寄生インダクタンスを低
減できない場合、あるいは、技術的、コスト的にビーム
リードを用いることができない場合を考慮し、ゲート駆
動回路の内部を各ＩＧＢＴ毎又はグループ分けしたＩＧ
ＢＴ群毎に分割することにより、配線距離の短縮を図
り、寄生インダクタンスＬＧ，ＬＥを低減させるもので
ある（図３４）。
【０１４２】これにより、例えば２分割の場合には３０
０ｎＨ（３０ｃｍ）程度までの距離にゲート駆動回路の
ユニットを配置可能となり、４分割の場合には６００ｎ
Ｈ（６０ｃｍ）程度までの距離に配置可能となる。な
お、１つのＩＧＢＴ群に含まれるＩＧＢＴの個数は、製
造及び駆動の容易性の観点から１０個以下とすることが
好ましい。
【０１４３】図３５は係る分割ゲートドライブの回路図
である。この分割ゲートドライブは、全てのＩＧＢＴの
ゲートにつながっているメインゲート回路３１と、各々
のＩＧＢＴあるいはグループ分けされたＩＧＢＴ群に独
立に接続されている分割ゲート回路３２1 〜３２n とか
ら構成されている。
【０１４４】ここで、メインゲート回路３１は、入力側
に信号端子Ｓ及び接地端子ＧＮＤを有し、出力側にゲー
ト端子Ｇ及びエミッタ端子Ｅを有し、ゲート端子Ｇが全
てのＩＧＢＴのゲートに接続され、エミッタ端子Ｅが全
てのＩＧＢＴのエミッタに接続されている。但し、メイ
ンゲート回路３１を省略し、全ての制御を分割ゲート回
路３２1 〜３２n で行なってもよい。
【０１４５】分割ゲート回路３２1 〜３２n は、入力側
に信号端子Ｓ及び接地端子ＧＮＤを有し、各信号端子Ｓ
が信号線３３を介して互いに接続されており、同様に、
各接地端子ＧＮＤが信号線３３のシールド３４を介して
互いに接続されている。
【０１４６】また、分割ゲート回路３２1 〜３２n は、
出力側にゲート端子Ｇ及びエミッタ端子Ｅを有し、各ゲ
ート端子Ｇが個別にＩＧＢＴのゲートに接続され、各エ
ミッタ端子が個別にＩＧＢＴのエミッタに接続されてい
る。
【０１４７】各ゲート回路３１，３２1 〜３２n の出力
側（図３６）は、夫々絶縁されているか、ＡＣ的に絶縁
されているため、ＩＧＢＴあるいはＩＧＢＴ群毎にエミ
ッタ電位が変動しても、互いを通過する電流が流れるこ
とはなく、実効的なゲート電圧（チップに実際に印加さ
れるゲート電圧）には影響を及ぼさない。
【０１４８】図３６は各ゲート回路３１，３２1 〜３２
n の回路図である。入力側と出力側とがＬを介してＡＣ
的に絶縁されている。また、レベルシフタ回路により、
出力側のエミッタ電流が大きく変動しても、入力側から
の信号が確実に伝達される様になっている。
【０１４９】また、メインゲート回路３１と分割ゲート
回路３２1 〜３２n との競合を避けるため、ＭＯＳＦＥ
Ｔ１とＭＯＳＦＥＴ２とが両方ともオフ状態になる不感
モードが可能となっている。なお、通常のゲート回路で
は、このような不感モードは存在しない。この不感モー
ドは、特に、ダイオードに負担をかけないようにターン
オンの速度を遅くしたい場合に有効である。
【０１５０】従って、このような分割ゲートドライブを
設けたことにより、より一層、寄生インダクタンス
ＬＥ，ＬＧを低減でき、本発明の駆動方法を容易かつ確
実に実施することができる。
【０１５１】図３５におけるメインゲート回路３１と分
割ゲート回路３２1 〜３２n へ与える信号のタイミング
に関しては、図に示したもの以外に、次の様なものが効
果的である。図３５ではターンオフのタイミングがメイ
ンゲート回路３１より分割ゲート回路３２1 〜３２n の
方が若干早くなっている。これは本発明の主たる要素で
ある、ゲート電圧を早くＶth以下に下げるという動作か
ら考えられたものである。しかし、ゲート回路の能力を
それほど高くできない場合には、むしろメインゲート回
路３１の方で時前にゆっくりとゲート電圧を下げてお
き、コレクタ電圧ＶCEの上昇のタイミングを見計らっ
て、分割ゲート回路３２1 〜３２n で急峻にゲート電圧
を下げる方が効果的である。
【０１５２】また本発明をターンオン時にも適用する場
合は、当然ながら不感モードは不要であり、図３６の回
路もそれに応じて簡単にできる。分割ゲート回路３２1
〜３２n の不感モードへ移行するタイミングは、図３５
ではメインゲート回路３１より若干早くなっているが、
この場合は、ターンオンのタイミングをメインゲート回
路３１の方で決定することになる。もし、分割ゲート回
路３２1 〜３２n に与える信号（ＳHARD）で決定する場
合は、不感モードへ移行するタイミングは、メインゲー
ト回路３１がオンするタイミングより後にすることが望
ましい。
【０１５３】図３５では分割ゲート回路３２1 〜３２n
を別々のユニットとして構成し、信号を同軸ケーブルに
よって与えているが、全て同一のプリント基板上に構築
しても同じ効果が得られる。この際、同軸ケーブルは必
ずしも必要ではない。
【０１５４】このプリント基板を用いた場合、図３５に
比べ、レイアウトの自由度がなくなるが、コスト面や実
装の簡単化といった面でメリットがある。
【０１５５】また、回路も図３６に示す入力側の１段目
（Ｔｒ１，２）ないし２段目（Ｔｒ１〜４）までを共通
化し、それ以降を分割しても、全く同等の効果が期待で
きる上、構成が簡単になる。
【０１５６】図３６の回路では、入力側と出力側をＬに
よってＡＣ的に絶縁しているが、この代わりに、近年安
価になっている１次、２次間を絶縁している小形のＤＣ
−ＤＣコンバータ、ＡＣ−ＤＣコンバータや、レギュレ
ータを使うと、より絶縁が完全となり、誤動作の確率が
下がり、効果的である。
【０１５７】図３５における各ゲート回路３１、３２1
〜３２n の絶縁を完全にするには、他の方法として信号
を光学的に伝達することが考えられる。すなわち、図３
６における入力側に受光部を設け、同軸の代わりに光ケ
ーブルを用いる。また、光ケーブルの代わりにフォトカ
プラを用いても良い。この際、各ゲート回路の電源は少
なくともＡＣ的に絶縁しておく必要があるが、図３６で
の入、出力側でのＬによるＡＣ的な絶縁は必要ない。
【０１５８】将来、チップ面積が大きくなった場合、分
割ゲートドライブは、チップ上のエリア毎に対して行う
ことも考えられる。すなわち、例えばチップ上を４つの
領域に分割し、夫々の領域に対し、独立したゲートドラ
イブを配置するか、あるいは簡単にゲート抵抗を各領域
ごと配置するだけでも効果がある。
【０１５９】なお、本実施形態は、各ＩＧＢＴチップの
コレクタ・エミッタ間に逆方向に還流ダイオードチップ
を付加接続した構成にも適用できる。この場合、コレク
タ・エミッタ間で還流ダイオードチップを通る電流経路
の最短の長さが、主電極間でバイポーラ素子を流れる電
流経路の最短の長さよりも短いことが、配線の寄生イン
ダクタンスを低減する観点から好ましい。
【０１６０】補足すると、コレクタ端子とエミッタ端子
との間で各還流ダイオードチップを通る電流経路の最短
の長さの最大値が、いずれのＩＧＢＴを流れる電流経路
の最短の長さよりも短いことが配線の寄生インダクタン
スを低減する観点から好ましい。
【０１６１】また、本実施形態のＩＧＢＴは、ゲート電
極が複数あり、また、コレクタ端子（又はエミッタ端
子）の数よりも多数のゲート電極の端子を備えたので、
本発明の分割ゲートドライブに好適な構成となってお
り、具体的に実装などを行うことにより、好適な構成の
ＩＧＢＴモジュールを実現することができる。 （第６の実施形態）図３７は本発明の第６の実施形態に
係るゲート駆動装置の構成を示す模式図である。本実施
形態は、第５の実施形態で述べた各ゲート回路の絶縁を
完全にする観点からフォトカプラを用いたゲート駆動装
置の具体例である。
【０１６２】このゲート駆動装置は、駆動用の駆動信号
を発生する信号源４１と、信号源４１から受けた駆動信
号を光信号に変換して送信する光送信部４２と、光送信
部４２から光ファイバケーブル４３を通して受信した光
信号を電流信号に変換するフォトカプラ駆動回路４４
と、フォトカプラ駆動回路４４からの電流信号をフォト
カプラ４５で電気的に絶縁しつつ受信し、この受信信号
に基づいて各ＩＧＢＴ１〜ＩＧＢＴ４のゲートを駆動す
る４つのゲート駆動回路４６１〜４６４と、各ゲート駆
動回路４６１〜４６４に接続された共通の正側及び負側
直流電源４７，４８とを備えている。
【０１６３】ここで、光送信部４２は、光送信モジュー
ル駆動回路４２ａ及び光送信モジュール４２ｂを有し、
光送信モジュール駆動回路４２ａにより、信号源４１か
らの駆動信号を光送信モジュール４２ｂの駆動信号とな
るようにレベル等を変換し、光送信モジュール４２ｂに
より、変換後の駆動信号を光信号に変換して光ファイバ
ケーブル４３に送出するものである。
【０１６４】フォトカプラ駆動回路４４は、正電圧を主
に各ゲート駆動回路４６１〜４６４における各フォトカ
プラ４５の一次側のアノードに供給するための直流電源
４４ａと、光ファイバケーブル４３上の光信号を電気信
号に変換する光受信モジュール４４ｂと、この電気信号
を各フォトカプラ４５の一次側のカソードに供給するた
めの各インバータ４４ｃ等を有している。
【０１６５】各ゲート駆動回路４６１〜４６４は、互い
に同一構成のため、ここではゲート駆動回路４６１を例
に挙げて説明する。
【０１６６】ゲート駆動回路４６１は、正側及び負側直
流電源４７，４８を後段の各増幅部等から交流的に絶縁
するインダクタンスＬと、フォトカプラ４５の負側直流
電源４９と、フォトカプラ駆動回路４４から受ける電流
信号を電気的に絶縁しつつ駆動信号として後段の電圧増
幅部５０に伝送するフォトカプラ４５と、この駆動信号
を電圧増幅して電流増幅（エミッタフォロア）部５１に
与える電圧増幅部５０と、電圧増幅された駆動信号を電
流増幅して出力部５２に与える電流増幅部５１と、電流
増幅された駆動信号に基づいてＭＯＳＦＥＴ１，２を駆
動してゲート信号をＩＧＢＴ１のゲートに出力すると共
に、コモン側のＣｏ点がＩＧＢＴ１のエミッタに直接接
続された出力部５２とを備えている。
【０１６７】このような構成により、以下に述べる効果
を得ることができる。すなわち、インダクタンスＬによ
り、出力部５２のＣｏ点の電位を正側直流電源４７及び
負側直流電源４８から交流的に絶縁させたので、各ゲー
ト駆動回路４６１〜４６４の各電源４７，４８を共用化
できる。但し、各電源４７，４８は、各ゲート駆動回路
４６１〜４６４に個別に設けてもよい（この場合、電源
として、ＤＣ−ＤＣコンバータ及びレギュレータ等を使
用してもよい）。また、インダクタンスＬに代えて、抵
抗を接続しても、同様の効果を得ることができる。
【０１６８】また、各ゲート駆動回路４６１〜４６４と
フォトカプラ駆動回路４４とは、フォトカプラ４５を介
して電気的に絶縁されており、光送信モジュール４２ｂ
と光受信モジュール４４ｂとの間も光信号により接続さ
れているので、各ゲート駆動回路４６１〜４６４のグラ
ンドとＩＧＢＴ１〜４側のエミッタに寄生インダクタン
スがあっても、出力部のＭＯＳＦＥＴ１，２を確実に動
作させ、各ＩＧＢＴ１〜４のエミッタ・ゲート間にゲー
ト電圧Ｖｇを印加できる。
【０１６９】また、信号系にノイズが重畳してもフォト
カプラ４５の同相除去能力(CMMR: common mode rejecti
on ratio)により、ノイズによるゲート駆動回路４６１
〜４６４の誤動作を大幅に低減させることができる。
【０１７０】さらに、電源系を別にして光伝送している
ため、スイッチング時における電源の回り込み主電流電
源やグランドの配線を介して電流が流れないので、落雷
や大電流スイッチングによる誤動作を防止できる。
【０１７１】なお、本実施形態は、図３８に示すよう
に、各ゲート駆動回路４６１〜４６４と同数（ここでは
４つ）の光送信モジュール４２ｂ１〜４２ｂ４を並列に
設け、各光送信モジュール４２ｂ１〜４２ｂ４が光信号
を各光ファイバケーブル４３１〜４３４を通して個別に
各ゲート駆動回路４６１〜４６４内の光受信モジュール
４４ｂに与える構成に変形することができる。この変形
構成によると、４つの光信号が個別に光ファイバケーブ
ル４３１〜４３４を通して独立して伝送されるため、更
に安定したゲート駆動を実現できる。
【０１７２】また、図中▽は、ゲート駆動回路４６１〜
４６４毎の分散グラウンドであり、各ゲート駆動回路４
６１〜４６４は別々の電位になり得る。 （第７の実施形態）図３９は本発明の第７の実施形態に
係るゲート駆動装置の構成を示す回路図である。本実施
形態は、第６の実施形態の変形構成であり、フォトカプ
ラ４５に代えて、差動回路５３を備えている。
【０１７３】また、電圧増幅部５０ａは回路が一段構成
とされ、スピードアップコンデンサ及び抵抗が省略され
ている。
【０１７４】以上のような構成によれば、従来の図４０
とは異なり、入力段に差動回路５３を設けたため、ゲー
ト駆動回路４６１〜４６４側のエミッタに寄生インダク
タンスがあっても、出力部５２のＭＯＳＦＥＴ１，２を
確実に動作でき、ＩＧＢＴ１〜ＩＧＢＴ４のエミッタ・
ゲート間にゲート電圧を印加できる。また、入力段に差
動回路５３を用いたため、信号系にノイズが重畳して
も、差動回路５３の同相除去作用によりノイズを除去す
るので、ノイズによるゲート駆動回路４６１〜４６４の
誤動作を大幅に低減できる。
【０１７５】また、差動回路５３のエミッタ側で電流を
制御できるので、電流消費を小さくでき、電源を小型化
できる。このため、設計マージンを向上でき、適用範囲
を大幅に拡大させることができる。また、電源やグラン
ドの配線を介して電流が流れないので、落雷や大電流ス
イッチングでの誤動作を防止できる。 （第８の実施形態）図４１は本発明の第８の実施形態に
係るゲート駆動装置の構成を示す回路図である。本実施
形態は、第７の実施形態の変形構成であり、差動回路５
３ａは、内部を２段構成としたものである。また、これ
に伴い、電圧増幅部５０ｂは、図示するように、抵抗や
ダイオードが付加されている。
【０１７６】このような構成により、第７の実施形態の
効果に加え、以下に述べる効果を得ることができる。出
力部５２のＭＯＳＦＥＴ１，２を除き、スイッチング動
作を飽和でなく非飽和動作させているため、ゲート駆動
回路４６１〜４６４の蓄積時間による遅れがなくなり、
高速で安定した駆動波形を得ることができる。
【０１７７】特に、このゲート駆動回路４６１〜４６４
は、スピードアップコンデンサを使用しないので、１つ
の信号源４１から複数のゲート駆動回路４６１〜４６４
を動作させても、各ゲート駆動回路４６１〜４６４間の
スイッチング素子の蓄積時間によるタイミングのずれを
生じない。
【０１７８】併せて、このゲート駆動回路４６１〜４６
４は、電源４７，４８側と出力部５２のＭＯＳＦＥＴ
１，２の入力側のコンデンサを除いて他にコンデンサを
用いないため、ＩＧＢＴ１〜ＩＧＢＴ４のスイッチング
ノイズの影響が現れにくく、高速で安定したスイッチン
グを実現できる。
【０１７９】さらに、回路構成が正側・負側の間で対称
的なので、ノイズに対して誤動作しにくい。また、イン
ダクタンスＬにより、正側直流電源４７並びに負側直流
電源４８と、後段の各回路５３，５０〜５２とが交流的
に絶縁されるので、信号源４１と電源４７，４８とをゲ
ート駆動回路４６１〜４６４の個数以下で実現でき、さ
らには信号源４１と電源４７，４８とを夫々１つずつに
共有化できる利点を有する。 （第９の実施形態）図４２は本発明の第９の実施形態に
係るゲート駆動装置の構成を示す回路図である。本実施
形態は、第７の実施形態の変形構成であり、差動回路５
３ｂをオペアンプにより実現し、後段の電圧増幅部５０
ｃ及び電流増幅部５１ａ内の回路を正側負側で対称的に
並列配置した構成となっている。また、各直流電源４
７，４８と電圧増幅部５０ｃとの間、及び電圧増幅部５
０ｃと電流増幅部５１ａとの間には、インダクタンスＬ
が挿入されている。
【０１８０】このような構成により、第７の実施形態の
効果に加え、以下に述べる効果を得ることができる。電
源系には、２段のインダクタンスＬを挿入し、各直流電
源４７，４８側と出力部５２ａ側とを交流的に絶縁する
ので、前述した効果と同様の効果を得ることができる。
図４３はＩＧＢＴ１〜ＩＧＢＴ４のエミッタ側に寄生イ
ンダクタンスを挿入してスイッチング動作させたときの
動作波形図である。図示するように、ゲート駆動回路４
６１〜４６４のグラウンドとＩＧＢＴ１〜ＩＧＢＴ４と
の間に寄生インダクタンスがあるため、グランド・ゲー
ト間電圧には、６０Ｖに達する振動波形が発生している
が、ＩＧＢＴ１〜ＩＧＢＴ４のエミッタ・ゲート間には
確実にゲートパルスが印加されている。
【０１８１】すなわち、本実施形態によれば、波形図の
図４３により確認したように、ＩＧＢＴ１〜ＩＧＢＴ４
のエミッタの寄生インダクタンスによるゲート電位の変
化の影響を小さくでき、電流集中のない安定した主電流
を流すことができ、ＩＧＢＴ素子の破壊を阻止すること
ができる。 （第１０の実施形態）図４４は本発明の第１０の実施形
態に係るゲート駆動装置の構成を示す回路図である。本
実施形態は、第７の実施形態の変形構成であり、差動回
路５０ｄを初段の２つのバイアス用トランジスタＱ１，
Ｑ２を含む計６つのトランジスタＱ１〜Ｑ６を用いた電
流型差動回路により実現したものである。
【０１８２】また、ＩＧＢＴ１〜ＩＧＢＴ４とゲート駆
動回路４６１〜４６４との間のゲート抵抗（図示せず）
は、ＩＧＢＴ素子の素子有効面積１ｃｍ２当りで１５Ω
以下の抵抗値と規定されている。
【０１８３】このような構成によれば、第７の実施形態
の効果に加え、初段の２つのバイアス用トランジスタＱ
１，Ｑ２により、初段の不感領域を無くすことができ、
しきい値電圧Ｖth1に対する精度を上昇させることがで
きる。
【０１８４】また、ゲート抵抗を素子有効面積１ｃｍ２
当りで１５Ω以下と規定したので、容易且つ確実に、全
てのＩＧＢＴ１〜ＩＧＢＴ４を均一にスイッチングでき
ると共に、遮断電流を大幅に増大させることができる。
【０１８５】続いて、図４４に示したゲート駆動装置を
適用した例としてＩＧＢＴ１〜ＩＧＢＴ４の周辺構成に
ついて述べる。なお、以下の適用例は、ゲート抵抗を素
子有効面積１ｃｍ２当りで１５Ω以下とした場合に関す
る。
【０１８６】図４５は逆並列ダイオードＤｆを有するＩ
ＧＢＴ１，ＩＧＢＴ２とそのＲＣスナバ回路を示す回路
図である。ＩＧＢＴ１，ＩＧＢＴ２に近接して素子モジ
ュール内にＲＣスナバ回路のコンデンサＣを配置する。
コンデンサＣの値は、１００Ａ〜２００Ａの遮断電流に
対し、１０ｎＦ〜６６ｎＦと小さい値となっている（従
来１００Ａ〜２００Ａに対し１００ｎＦ〜３００ｎ
Ｆ）。
【０１８７】なお、コンデンサＣの値は、小さいゲート
抵抗に伴う高いｄｖ／ｄｔによる破壊を回避する観点か
ら、従来のゲート抵抗の場合と同程度のｄｖ／ｄｔを得
るように、設定する。このようなコンデンサＣの値の設
定により、素子の損失を低減でき、また、インバータの
効率を向上できる。また、抵抗Ｒは５Ω程度であるが、
省略してもよい。また、充放電型ＣＲＤスナバでもよ
い。
【０１８８】また、図示するように、電流遮断能力を向
上可能な観点から、クランプスナバ回路ＣＳを併用して
もよい。
【０１８９】さらに、図４５のＲＣスナバ回路は、図４
６に示すように、抵抗ＲにダイオードＤを並列接続して
ＬＣＤスナバ回路に変形してもよい。このＬＣＤスナバ
回路では、ＩＧＢＴ素子を直列接続してもよい。なお、
アノードリアクトルＡＬは、１０００Ａに対して１μＨ
以下であり、特に０．５μＨ以下が望ましい。
【０１９０】また、図４７はＮＰＣ（３レベルインバー
タ、ニュートラル・ポイント・クランプ回路）への適用
例を示す回路図である。破線ｄで囲まれたダイオードＤ
部分を１つのパッケージとすることにより、インダクタ
ンスを低減し、スナバ回路の効果を増大できる。ＩＧＢ
Ｔ素子には、適宜、前述同様に小さい値のコンデンサＣ
（又はＣＲスナバ回路あるいはＣＲＤスナバ回路）を並
列接続し、小さい値のゲート抵抗Ｒｇを用いることによ
り、効率を増大でき、電流遮断能力を向上できる。 （第１１の実施形態）図４８は本発明の第１１の実施形
態に係る半導体装置に適用されるフローティングゲート
回路を示す回路図である。
【０１９１】このフローティングゲート回路は、互いに
並列に負荷ＬＤに接続されたｎ個のＩＧＢＴ１〜ｎのチ
ップ又は素子に対し、同数のｎ個のゲート駆動回路６０
1 〜６０n を備えている。各ゲート駆動回路６０1 〜６
０n には、ゲートパルス信号を発生する共通のパルス発
生回路７０が接続されている。
【０１９２】ここで、ゲート駆動回路６０1 〜６０
n は、パルス発生回路から入力されるゲートパルス信号
を増幅する演算増幅器６１1 〜６１n を用いた差動増幅
回路としての電圧増幅器６２1 〜６２n と、電圧増幅器
６２1 〜６２n により増幅されたゲートパルス信号を電
流増幅してゲート抵抗ＲＧ１〜ＲＧｎに出力する電流増
幅器６３1 〜６３n とを備えている。
【０１９３】電流増幅器６３1 〜６３n は、出力インピ
ーダンスがチップ有効面積１ｃｍ２当り数Ωから１Ω以
下と十分に低く、ゲート抵抗ＲＧ１〜ＲＧｎを介してＩ
ＧＢＴ１〜ｎのゲートを高速でターンオン及びターンオ
フが駆動可能となっている。なお、ゲート抵抗ＲＧ１〜
ＲＧｎは、本発明の駆動方法に対応し、通常の値の１／
１０程度の抵抗値となっている。
【０１９４】パッケージ内のチップエミッタと外部のエ
ミッタ端子とは、配線リードで接続されているため、各
チップ毎に数ｎＨ〜数１０ｎＨの寄生インダクタンスＬ
E1〜ＬEnが存在する。
【０１９５】ここで、本実施形態のフローティングゲー
ト回路を用いないで、ＩＧＢＴ１〜ｎを駆動する場合、
ゲート駆動回路のコモン側がパッケージ外部のエミッタ
端子に接続される。これにより、ターンオフ時に前述の
寄生インダクタンスＬE1〜ＬEnの影響で、各チップのエ
ミッタとゲート間の実効的なゲート電位が変化してしま
う。
【０１９６】しかし、本実施形態では、寄生インダクタ
ンスＬE1〜ＬEnの影響を少なくするために、パルス発生
回路７０からのゲートパルス信号を演算増幅器６１1 〜
６１n で受け、各ゲート駆動回路６０1 〜６０n のコモ
ン側を各ＩＧＢＴ１〜ｎチップのエミッタへ直接接続し
た構成により、エミッタ・ゲート間の実効的なゲート電
位を変化させず、エミッタ・ゲート間に所定のゲート電
圧を印加することができる。
【０１９７】また、ゲート抵抗ＲＧ１〜ＲＧｎは、通常
の１／１０程度の低い抵抗値のため、ゲート入力容量の
電荷を急速に放電させることができる。
【０１９８】その結果、各チップに流れている主電流の
振動によるアンバランスを速く解消でき、主電流を安定
させて均一化を図ることができる。また、通常値のゲー
ト抵抗で駆動した場合に比べ、安全動作領域の低下や可
制御電流の低下などが無くなり、素子の破壊を起きにく
くすることができる。また、これらにより、設計マージ
ンが向上され、使い勝手を大幅に向上させることができ
る。
【０１９９】上述したように本実施形態によれば、絶縁
ゲート半導体素子のゲート駆動回路を６０1 〜６０n チ
ップ毎にフローティングで、且つ、低インピーダンスで
駆動させることにより、パッケージ内のエミッタ・ゲー
ト間の配線による寄生インダクタンスＬE1〜ＬEnの影響
を無くして、主電流の振動を速く抑制することができ、
素子の破壊を防止することができる。
【０２００】なお、ゲート駆動回路６０1 〜６０n は、
各チップ毎の駆動ではなく、各チップをまとめてグルー
プを構成し、各グループのチップ群を駆動する構成とし
ても、本発明を同様に実施して、従来の駆動方法よりも
電流のアンバランスを改善することができる。 （第１２の実施形態）図４９は本発明の第１２の実施形
態に係る半導体装置に適用されるゲート駆動回路が出力
するゲートパルス信号を示す波形図である。
【０２０１】すなわち、本実施形態は、第１１の実施形
態の変形例であり、パルス発生回路７０が、ゲートパル
ス信号の立上り時間と立下り時間を個別に設定可能な機
能を有する構成となっている。
【０２０２】なお、パルス発生回路５０により発生した
ゲートパルス信号がゲート駆動回路６０1 〜６０n によ
り増幅されて各ＩＧＢＴのゲートに印加されることは前
述した通りである。
【０２０３】ここで、ゲート抵抗ＲＧが小さいほどスイ
ッチング時間が短くなり、スイッチング損失が低下す
る。また、ゲート抵抗ＲＧが小さくなると、立上り時間
や立下り時間が速くなるため、スイッチング時の電流変
化率が高くなる。これにより、ターンオン時には、素子
と並列に接続されたフリーホイールダイオード（還流ダ
イオード）が破壊することがある。
【０２０４】本実施形態においては、ゲート信号のター
ンオフ時の立下り時間は速いままで、ターンオン時の立
上り時間を図４９に示すように緩くすることで、上記の
問題が解決される。このように、ゲート駆動の低インピ
ーダンス化を行なっているため、ターンオフ時には容易
且つ確実に第１１の実施形態と同様の効果を得ることが
できる。
【０２０５】また、本実施形態は、デジタル回路である
第５の実施形態に比べ、きめ細かくゲートパルス信号を
設定できるので、より一層ゲート駆動の最適化を図るこ
とができる。また、ゲート信号を低インピーダンスのア
ナログ的に与えることができるため、保護機能及び損失
の最適化など、今後インテリジェント化への基本構成と
なる。 （第１３の実施形態）図５０は本発明の第１３の実施形
態に係る半導体装置の部分構成を示す回路図であり、図
４８の構成において、ゲート抵抗ＲＧに逆方向にダイオ
ードＤを並列接続させた回路を示している。
【０２０６】これにより、ターンオン時にはゲート抵抗
ＲＧが直列に入り、ターンオン時の電流変化率ｄｉ／ｄ
ｔを抑制する。一方、ターンオフ時には、ダイオードＤ
を通して低インピーダンスで電流を多く流し込むことに
より、第１２の実施形態と同様に、ゲート入力容量の電
荷を急速に放電させることができる。 （第１４の実施形態）図５１は本発明の第１４の実施形
態に係る半導体装置の部分構成を示す回路図であり、図
４８の構成において、ＩＧＢＴのコレクタ電圧を計測す
る検出回路７１と、ゲート駆動回路６０からゲート抵抗
ＲＧとは並列にゲートに接続され、且つ検出回路７１に
制御されるスイッチ素子７２とが付加されている。
【０２０７】これにより、検出回路７１は、エミッタ・
コレクタ電圧を計測し、計測結果が所定の電圧を超えた
とき、スイッチ素子７２にオン信号を出力する。
【０２０８】スイッチ素子７２は、負電源に接続されて
おり、検出回路７１からオン信号を受けると、導通状態
となってインピーダンスを下げ、負電源とゲートとを接
続してターンオフ時の電流を更に流し込む。なお、スイ
ッチ素子７２としては、ＭＯＳＦＥＴやトランジスタな
どが使用可能となっている。
【０２０９】本実施形態によれば、コレクタ電圧ＶCEの
上昇前に、より確実なゲート駆動の低インピーダンス化
が行われ、主電流の振動を速く抑制することができ、素
子の電流集中を無くし、素子を破壊しにくくすることが
できる。
【０２１０】さらに、同時にゲート電圧も検出し、エミ
ッタ・コレクタ間電圧が所定の電圧以下の場合には、ス
イッチ素子７２をオンさせることは不要で、通常のゲー
ト駆動としても同様の効果が期待できる。 （第１５の実施形態）以上述べた第４〜第１４の実施形
態は主にゲート駆動回路に関する実施形態であったが、
次に、以下の第１５〜第２２の実施形態では、本発明に
係るモジュール型の半導体素子について主に説明する。
【０２１１】図５２は本発明の第１５の実施形態に係る
モジュール型半導体素子のチップ配列を模式的に示す平
面図である。
【０２１２】図示するように、ＩＧＢＴチップ８０は、
４チップで１グループとされ、各グループ毎にゲート配
線８１及びセンスエミッタ配線８２が施されて周囲のゲ
ート駆動回路４６に接続されている。なお、グループ化
されていないチップは逆並列ダイオードＤｆのチップで
ある。
【０２１３】ここで、ＩＧＢＴチップ８０は、図５３に
示すように、ゲートパッドＧｐの位置が異なる２種類以
上のチップが使用される。ＩＧＢＴチップ８０の１グル
ープ（４チップ）は、各チップの対称性の観点と、ゲー
ト配線８１のインダクタンスを最小にする観点とから、
ゲートパッドＧｐが中央に配置され、エミッタパッドＥ
ｐが長手方向を一致させつつ周囲に配置されている。な
お、ゲート配線８１の制限等から、ゲートパッドＧｐを
外側に配置してもよい。
【０２１４】具体的な配線構造は、図５４に断面構成を
示すように、２枚のモリブデン板８３に挟まれたＩＧＢ
Ｔチップ８０に対し、エミッタ銅ポスト８４に取付けら
れたゲートピン（バネにより押圧する導電ピン）８５が
ゲートパッドＧｐに接している。ゲートピン８５はゲー
ト配線８１に接続されている。
【０２１５】一方、センスエミッタ配線８２は、エミッ
タ銅ポスト８４における４チップ８０の中央位置からエ
ミッタ接点８６を介して引き出されている。このセンス
エミッタ配線８２の引出し位置は、ゲートパッドＧｐの
位置とは無関係に、４チップ８０の中央又は中央付近が
望ましい。
【０２１６】以上のような構成によれば、各ＩＧＢＴチ
ップ８０としては、ゲートパッドＧｐの位置が異なる２
種類以上のチップを用い、例えばゲートパッドＧｐを中
央に集めるように点対称にチップを配置することによ
り、ゲート配線８１の長さを最小にしてゲートのインダ
クタンスを最小化することができる。
【０２１７】なお、本実施形態は、図５５に示すよう
に、遮断電流値に応じて種々変形することができる。ま
た、モジュール構造は、円形に限らず、図５６に示すよ
うに、正方形・長方形としてもよい。この正方形・長方
形のモジュール構造の場合、円形モジュール構造に比
べ、チップ配列の稠密度を向上させることができる。
【０２１８】グルーピングするチップ数は、圧接型パッ
ケージでは４〜１２チップであり、モジュール型パッケ
ージでは２〜８チップとするのが好ましい。但しチップ
面積１ｃｍ２の場合、グルーピングチップ数はチップ面
積に正比例するようにするのが好ましい。 （第１６の実施形態）図５７は本発明の第１６の実施形
態に係るモジュール型半導体素子のチップ配置を示す平
面図である。
【０２１９】本実施形態は、従来の図５８（ａ）に示す
各ゲートパッドＧｐを近づけるとエミッタパッドＥｐの
長手方向の向きが各チップ間で９０度異なって各エミッ
タ間のインダクタンスを低減できない問題や従来の図５
８（ｂ）に示す各エミッタパッドＥｐの長手方向を揃え
ると、各チップのゲートパッドＧｐが互いに遠ざかって
各ゲート間のインダクタンスを最小化できないといった
問題の解決を図るものである。
【０２２０】すなわち、本実施形態は、エミッタのイン
ダクタンス及びゲートのインダクタンス双方の最小化を
図る観点から、図５７に示すように、ゲートパッドＧｐ
とエミッタパッドＥｐの鏡面対称な２種類のＩＧＢＴチ
ップ８０を用い、適宜配置した構成となっている。な
お、図５７に示す構成では、各チップ８０のゲートパッ
ドＧｐを近づけるように配置されている。
【０２２１】このような構成により、エミッタのインダ
クタンス及びゲートのインダクタンス双方の最小化を図
ることができる。なお、本実施形態は、図５９〜図６５
に示すように変形して適用してもよい。図５９に示す適
用例は、２種類のＩＧＢＴチップ８０をＤＢＣ基板８３
などの上に配置したものである。２種類のチップを配置
したため、ゲート配線パターン部８３ｇの距離が短い。
なお、センスエミッタ８３ｅを主エミッタ８３Ｅとボン
ディングを介して反対側に配置したので、エミッタイン
ダクタンスによるゲート実効抵抗への影響を排除でき
る。この適用例は、図６０に示すように、主エミッタ８
３Ｅと主コレクタ８３Ｃとの間に逆並列ダイオードＤｆ
を搭載してもよい。
【０２２２】図６１に示す適用例は、各ゲートパッドＧ
ｐを互いに近づけた配置により、ゲート配線パターン部
８３ｇの距離を最小化し、更にリング状に形成されたエ
ミッタ配線８３ｅ，８３Ｅにより、センスエミッタ電位
のエミッタインダクタンスによる影響を排除したもので
ある。
【０２２３】図６２に示す適用例は、図６０に示した例
の変形であり、ダイオードＤを搭載したものである。
【０２２４】図６３に示す適用例は、各ゲートパッドＧ
ｐを互いに近づけ且つゲートのボンディングの長手方向
とエミッタパッドＥｐの長手方向とを一致させたチップ
配置と、Ｔ字型に配置したセンスエミッタ８３ｅとによ
り、エミッタインダクタンスのゲート実効電圧への影響
を排除したものである。
【０２２５】図６４に示す適用例は、図５９に示した例
を４チップ構成とし、各チップ８０間の主コレクタ８３
Ｃ上にダイオードＤが搭載されたものである。この適用
例は、４つのチップを囲むようにゲート配線パターン部
８３ｇをリング状に形成してもよく、また、ダイオード
Ｄを省略して各チップ８０の間隔を短縮してもよい。
【０２２６】図６５に示す適用例は、４つのチップ８０
を各ゲートパッドＧｐが中心となるように配置し且つ各
ゲートパッドＧｐを中央のゲート配線パターン部８３ｇ
に接続し、さらに、４つのチップ８０を囲むようにエミ
ッタ配線８３ｅ，８３Ｅがリング状に形成されたもので
あり、図６１で述べた効果と同様の効果を得ることがで
きる。 （第１７の実施形態）図６６及び図６７は本発明の第１
７の実施形態に係るモジュール型半導体素子の構成を示
す模式図である。
【０２２７】本実施形態は、図６６及び図６７に示すよ
うに、ＩＧＢＴチップ８０及びダイオードチップＤが収
容されたモジュール本体９０上にゲート駆動回路９１、
主コレクタ端子Ｃol及び主エミッタ端子Ｅを備えたもの
である。
【０２２８】４組あるゲート，センスエミッタ端子Ｇ１
〜Ｇ４，Ｅ１〜Ｅ４から下りた配線は、両面プリント基
板ＰＣＢに接続され、夫々独立して低いインピーダンス
で各ＤＢＣ基板に接続されている。ゲート駆動回路９１
は、内部では４つの独立した（フローティング、例えば
図３７）駆動回路になっている。ゲート配線を低インピ
ーダンスにするため、むしろゲート駆動回路９１を主回
路配線ボード９４の上に位置させてもよい。また、ゲー
ト端子が、チップのコレクタ側（図では下方）に出てい
てもよい（放熱を若干犠牲にして、ゲートインピーダン
スを下げる）。またゲート駆動回路９１自体（フローテ
ィング）をパッケージ内部に作り込めばさらに効果的で
ある。
【０２２９】ＤＢＣ基板の配置方向は、今回示した通常
の配置方向に比べ、ダイオードチップＤを主端子Ｃol，
Ｅ側に近づける方式が主回路のインダクタンスの面で効
果がある。
【０２３０】図６７では、ゲート，センスエミッタの端
子Ｇ１〜Ｇ４，Ｅ１〜Ｅ４をＤＢＣ基板の真上ないし近
傍に出している。この図６７に示す構造は、ゲート駆動
回路９１が分離されるが、図６６に示す構造に比べ、イ
ンピーダンスの面からは効果的である。分離されたゲー
ト駆動回路９１は、信号と電源のケーブルで接続されて
いる。
【０２３１】いずれにしても、このような構成により、
ゲート駆動回路９１の下にＩＧＢＴチップ８０を配置し
てゲートインダクタンスを低減できるので、本発明を容
易且つ確実に実施することができる。なお、本実施形態
は、図６８〜図７１に示すように変形して適用してもよ
い。図６８に示す適用例は、１つのモジュール９０内に
おいて、各ＩＧＢＴチップ８０をゲート駆動回路９１の
真下に集めて配置する一方、各逆並列ダイオードチップ
Ｄｆを主コレクタ端子Ｃol及び主エミッタ端子Ｅの真下
に集めて配置した構成となっている。
【０２３２】これにより、前述したゲートインダクタン
スの低減効果に加え、主端子とダイオードとの距離を短
縮してターンオフ時に逆並列ダイオードに流れる電流に
よるインダクタンスを低減できるので、ダイオードの破
壊を防止することができる。
【０２３３】図６９に示す適用例は、図６８に示した構
成の変形であり、１つのモジュール９０内の各逆並列ダ
イオードＤｆの近くに、ＲＣＤスナバ回路のスナバダイ
オードチップＤを配置した構成となっている。なお、Ｒ
ＣＤスナバ回路の他の素子（抵抗、コンデンサ）は、別
のスナバモジュール９２内に搭載されている。また、こ
のスナバモジュール９２は、ＲＣＤスナバ回路以外にＩ
ＧＢＴ素子に接続されたＲＣスナバ回路をも収容してい
る。また、スナバモジュールとＩＧＢＴ素子のモジュー
ルとは、互いに同じ高さの端子を介して電気的に接続さ
れており、図７０に示すように、ヒートシンク９３上に
搭載してもよい。
【０２３４】スナバモジュール９２がＣＲスナバのみの
場合、スナバとＩＧＢＴとの間の配線の代わりにスナバ
コンデンサＣ１つ又は２つを用い、スナバモジュール９
２の中を抵抗Ｒのみとしてインダクタンスを低減しても
よい。
【０２３５】このような構成によれば、ＲＣＤスナバ回
路のスナバダイオードチップＤをも集めたことから、寄
生インダクタンスを低減でき、スナバ回路の効果を向上
させることができる。また、ＩＧＢＴ及びダイオードか
らなる半導体素子のモジュール９０と、抵抗Ｒ及びコン
デンサＣからなるスナバモジュール９２とが別の製品と
なるので、各モジュール９０，９２を容易に製造するこ
とができる。
【０２３６】図７１に示す適用例は、図６９又は図７０
に示した構成の変形であり、スイッチング素子のモジュ
ール９０とは別に、２つのスイッチング素子の直列モジ
ュール９０に並列にダイオードチップＤのモジュール９
３が配置された構成により、前述した効果に加え、３レ
ベルインバータを実現させることができる。 （第１８の実施形態）図７２は本発明の第１８の実施形
態に係るモジュール型半導体素子の構成を示す斜視図で
あり、図７３はモジュール型半導体素子の構成を示す断
面図である。
【０２３７】本実施形態は、従来の図７４に示す如き、
主コレクタ８３Ｃの銅箔パターンを有するＤＢＣ基板８
３上にはんだ付けされた１種類のＩＧＢＴチップ８０ｘ
のエミッタパッドＥｐをボンディングワイヤＢＷにより
主エミッタ８３Ｅの銅箔パターンに接続してなるモジュ
ール型半導体素子における（１）ワイヤボンディングに
よる内部インダクタンスの低減困難という問題と、
（２）破壊時にコレクタ・エミッタ間が開放となり、多
重直列接続できないという問題の解決を図るものであ
る。
【０２３８】すなわち、本実施形態は、図７２及び図７
３に示すように、主エミッタ８３Ｅの銅箔パターン及び
それへのボンディングワイヤＢＷを省略し、導電性ベー
ス部材１００上に搭載されたＤＢＣ基板８３上にはんだ
付けされたＩＧＢＴチップ８０ｘにおいて、エミッタパ
ッドＥｐ同士がボンディングワイヤＢＷｅにより接続さ
れたものを用いる。
【０２３９】具体的には、上下方向に沿った溝１０１を
有する２つの絶縁性ガイド１０２が、互いに溝１０１を
対向させつつ、導電性ベース部材１００上にＤＢＣ基板
８３を挟むように配置されている。
【０２４０】各絶縁性ガイド１０２は、各溝１０１によ
り、下部先端を９０゜以下に尖らせた銅バーからなる加
圧電極１０３を保持しており、図７５に示すように、加
圧電極１０３がエミッタパッドＥｐ上のボンディングワ
イヤＢＷｅと強制的に圧接される。
【０２４１】加圧電極１０３上には、略Ｌ字状の断面形
状を有する板状のエミッタ電極１０４の下部を介して絶
縁体１０５及び金属片１０６が積層される。
【０２４２】一方、各絶縁性ガイド１０２の上部には、
タップの形成された金属製の加圧ネジ取付け板１０７が
金属片１０６を覆うように固定されている。
【０２４３】加圧ネジ取付け板１０７は、タップにねじ
込みされた加圧ネジ１０８を固定的に保持している。加
圧ネジ１０８は、図７６に示すように、ボール１０８ａ
をスプリング１０８ｂで下方に押出す機構を有し、外周
に形成されたネジにより、加圧ネジ取付け板１０７に保
持される。
【０２４４】ここで、加圧ネジ１０８は、右ネジ方向に
締めることにより、加圧ネジ取付け板１０７の下方にね
じ込まれ、下端のボール１０８ａが金属片１０６、絶縁
体１０５及びエミッタ電極１０４を介して加圧電極１０
３を下方に加圧する。
【０２４５】これにより、加圧電極１０３の先端がボン
ディングワイヤＢＷｅを加圧してエミッタ電極１０４と
エミッタパッドＥｐとが電気的に接続される。なお、直
径φ５００μｍの８本のアルミワイヤＷＢｅを並列に圧
接し、１０ｋｇ／チップの圧接力によりモジュールを作
成し、２５０Ａを安定して流すことができた。
【０２４６】また一方、ＤＢＣ基板８３は、エミッタ電
極１０４と平行母線となるように平板状のコレクタ電極
１０９がはんだ付けにより立設されている。
【０２４７】以上のような構成によれば、エミッタ電極
１０４とエミッタパッドＥｐとの接続からボンディング
ワイヤＢＷのインダクタンスを除外でき、且つエミッタ
電極１０４とコレクタ電極１０９とを平行母線としたの
で、内部インダクタンスを減少でき、スイッチングのタ
ーンオフ時のサージ電圧を更に低減できる。
【０２４８】また、従来とは異なり、チップ８０ｘが破
壊しても、尖った加圧電極１０３がボンディングワイヤ
ＢＷｅを直接圧接するので、エミッタ・コレクタ間が開
放されずに短絡される。これにより、このような圧接機
構を有するモジュールは、ＩＧＢＴ素子を多重直列接続
できるので、適用範囲を大幅に拡大させることができ
る。
【０２４９】なお、このような圧接機構は、前述したゲ
ート駆動回路４６等と共に、１つのモジュール内に組込
み可能である。圧接機構（バネ機構）は、皿バネ、板バ
ネあるいは弾力性のある樹脂等により、よりシンプルで
低コストな構成とすることができる。また、図示しない
が、ゲート電極と半導体チップのゲート配線との接続は
プリント基板を用いてもよい。
【０２５０】なお、本実施形態は、図７７に示すよう
に、ボンディングワイヤＢＷｅに代えて、アルミボール
１１０を用い、且つ加圧電極１０３に代えて、銅ブロッ
ク製の加圧電極１１１がアルミボール１１０を圧接する
構成に変形しても、本発明を同様に実施して同様の効果
を得ることができる。なお、必要ならばモリブデン板を
介して加圧電極１１１がアルミボール１１０を圧接する
構成に変形してもよい。 （第１９の実施形態）図７８は本発明の第１９の実施形
態に係るモジュール型半導体素子及びそのゲート駆動回
路の構成を示す平面図であり、図７９は図７８の７９−
７９線矢視断面図であって、図８０は各チップの接続構
成を示す模式図である。
【０２５１】このモジュール型半導体素子は、コレクタ
電極基板１２１上に１６個のＩＧＢＴチップ１２２が自
己のコレクタパッドをコレクタ電極基板１２１に接する
ように配置されている。なお、ＩＧＢＴチップ１２２と
コレクタ電極基板１２１との間に熱緩衝材としてモリブ
デン板などを介在させてもよい。
【０２５２】各ＩＧＢＴチップ１２２間のコレクタ電極
基板１２１上には、格子形状のプラスチックやセラミッ
クからなる絶縁基板１２３が固定されており、この絶縁
基板１２３上にはゲート配線パターン部１２４がプリン
ト形成されている。各ＩＧＢＴチップ１２２のゲートパ
ッドＧｐは、このゲート配線パターン部１２４にボンデ
ィングワイヤＢＷｇを介して接続されており、ゲート配
線パターン部１２４は接続端子１２５を介してゲート駆
動回路１２６に接続されている。
【０２５３】各ＩＧＢＴチップ１２２のエミッタパッド
Ｅｐは、接続用の金属ブロック１２７を介してエミッタ
電極基板１２８に接続されている。エミッタ電極基板１
２８及びコレクタ電極基板１２１は、外囲器筐体１２９
により保持され、モジュール型半導体素子が形成され
る。
【０２５４】以上のような構成によれば、チップ配列の
隙間部に絶縁基板１２３を介してゲート配線パターン部
１２４を配置し、ゲート配線パターン部１２４とゲート
パッドＧｐとをボンディング接続した構造なので、全て
のチップ１２２のゲートに対する抵抗とインダクタンス
を低減でき、多数個のチップ１２２を均一に動作させる
ことができる。
【０２５５】なお、本実施形態では、上下の対をなす面
に主電極を有する平型パッケージを用いているが、これ
に限らず、同一のセラミック基板にコレクタ、エミッタ
の配線パターン部が形成されたものでも良い。 （第２０の実施形態）図８１は本発明の第２０の実施形
態に係るモジュール型半導体素子及びそのゲート駆動回
路の構成を示す平面図であり、図８２は図８１の８２−
８２線矢視断面図であり、図８３は各チップの接続構成
を示す模式図である。
【０２５６】本実施形態は、第１９の実施形態の変形形
態であり、ゲート配線パターン部１２４をプリント形成
した絶縁基板１２３をＩＧＢＴチップ１２２上方のエミ
ッタ電極基板１２８上に固定し、ゲート配線パターン部
１２４とＩＧＢＴチップ１２２のゲートパッドＧｐとを
金属ブロックＭＢあるいは金属ピンを介して接続した構
成となっている。金属ブロックＭＢ及び金属ピンは、は
んだ等により、プリント形成された絶縁基板１２３に固
定されていると、実装が簡単になる。
【０２５７】以上のような構成としても、第１９の実施
形態と同様の効果を得ることができる。 （第２１の実施形態）図８４は本発明の第２１の実施形
態に係るモジュール型半導体素子及びそのゲート駆動回
路の構成を示す平面図であり、図８５は図８４の８５−
８５線矢視断面図である。
【０２５８】本実施形態は、４つのＩＧＢＴチップ１２
２を１つのグループとし、各グループ毎に略＋字形状の
ゲート配線パターン部１２４ａが絶縁基板１２３上にプ
リント形成され、各ゲート配線パターン部１２４ａが夫
々異なるゲート駆動回路１２６に接続された構成となっ
ている。以上のような構成によれば、第１９の実施形態
の効果に加え、多数個のチップ１２２を数（４から９程
度）チップずつの組に分割して制御するので、より均一
に各チップ１２２を駆動させることができる。なお、本
実施形態は、図８６に示すように、ゲート配線パターン
部１２４ｂを略直線形状に変形しても同様の効果を得る
ことができる。また、同様に、図８７又は図８８に示す
ように、３６個のＩＧＢＴチップ１２２を９チップずつ
の４グループに分割して制御する構成としても、本実施
形態と同様の効果を得ることができる。 （第２２の実施形態）図８９は本発明の第２２の実施形
態に係るモジュール型半導体素子の部分構成を示す模式
図である。
【０２５９】本実施形態は、第１９〜第２１の実施形態
の変形構成であり、具体的には図８９に示すように、絶
縁基板１２３上にゲート配線パターン部１２４と共に、
制御用エミッタ配線パターン部１３０（センスエミッタ
配線）が形成されている。
【０２６０】このような構成により、適用した実施形態
の効果に加え、全てのチップのエミッタ電位を正確に取
出したり、各チップ１２２のエミッタ電位を均一化する
ことができる。
【０２６１】また、ゲート配線パターン部１２４と制御
用エミッタ配線部１３０とを平行に配置することによ
り、それぞれ向きを異にして流れる電流に対する（相
互）インダクタンスを低減させることができる。同様
に、ゲートパッドＧｐやエミッタパッドＥｐへの各ボン
ディングワイヤＢＷｇ，ＢＷｅを互いに平行に配置する
ことにより、相互インダクタンスを低減させることがで
きる。
【０２６２】なお、本実施形態は、図９０に示すよう
に、ゲート配線パターン部１２４と制御用配線パターン
部１３０との間に絶縁層１３１を設けた積層配線構造と
しても、同様の効果を得ることができ、さらにコンパク
ト化を図ることができる。なお、ゲート配線パターン部
１２４と制御用配線パターン部１３０とは、いずれを下
層（又は上層）にしてもよい。
【０２６３】また、この積層配線構造は、ワイヤボンデ
ィングに限らず、図９１に示すように、バネにより押圧
する導電性のゲートピン１３２をゲート配線パターン部
１２４とゲートパッドＧｐ間に介在させ、且つ同様に押
圧するエミッタピン１３３を制御用配線パターン部１３
０とエミッタパッドＥｐ間に介在させた構成としてもよ
い。
【０２６４】また、ゲートピン１３２及びエミッタピン
１３３に代えて押圧しない導電部材を設け、絶縁基板１
２３とエミッタ電極基板１２８との間に導電性の弾性シ
ート１３４を介在させてもよい。
【０２６５】さらに、本実施形態は、図８４、図８６、
図８８に示す構成に適用した場合、前述した効果に加
え、ゲート配線パターン部１２４ａ，１２４ｂ，１２４
ｄと制御用エミッタ配線パターン部１３０との双方に閉
ループを存在させないので、ゲート配線と制御用エミッ
タ配線との両者に、大きさが同じで逆向きの電流を流す
ことができる。これにより、ゲート電流が大きくとも、
各チップのゲート−エミッタ間電圧を均一化することが
できる。 （第２３の実施形態）さて、上述した各実施形態は、本
発明に係る技術のうち、ターンオフの際に電圧上昇率ｄ
ｖ／ｄｔを略一定とした駆動方式に関係していた。続い
て、本発明に係る技術のうち、ターンオフの際に、電圧
上昇の途中で電圧上昇率ｄｖ／ｄｔを低下させた駆動方
式について第２３の実施形態として説明する。なお、本
実施形態は、主に駆動方法に関係するため、ゲート抵抗
Ｒｇやゲート電荷Ｑｇが所定の数値条件を満たす範囲
で、上述した第４〜第２２の実施形態のモジュール型半
導体素子及びゲート駆動回路が使用可能となっている。
【０２６６】すなわち、本実施形態は、従来ラッチアッ
プの原因として避けられていたアバランシェ現象と、本
発明における小さい値のゲート抵抗Ｒｇ並びにターンオ
フ時の電子注入の停止とを組合せたものである。
【０２６７】具体的には、図９２に示す従来のターンオ
フ（ゲート抵抗Ｒｇ：大）とは異なり、小さい値のゲー
ト抵抗Ｒｇにより、図９３に示すように、ターンオフ時
のコレクタ電圧Ｖｃの立上りを急峻にし、ターンオフ時
の電子注入の停止により、アバランシェ現象の発生領域
（以下、インパクトイオン化領域１４０という）を、従
来の図９４に示すゲート絶縁膜６近傍のｎ型ベース層１
から、図９５に示すように、両ｎ型ソース層５間に位置
したｐ型ベース層４直下のｎ型ベース層１に移動させ、
インパクトイオン化領域１４０の生成後の電圧上昇率ｄ
ｖ／ｄｔを低下させる駆動方式となっている。
【０２６８】換言すると、小さい値のゲート抵抗Ｒｇに
より、ターンオフ開始時のコレクタ電圧Ｖｃのｄｖ／ｄ
ｔを急峻にし、電子注入の停止により、ｐ型ベース層４
直下のｎ型ベース層１にインパクトイオン化領域１４０
を生成し、インパクトイオン化領域１４０で生成された
電子ｅの順方向電流によってターンオフ途中でｄｖ／ｄ
ｔを低下させ、コレクタ電圧Ｖｃのオーバーシュートを
低下させる駆動方式である。
【０２６９】ここで、ゲート抵抗Ｒｇは、オン状態のゲ
ート電圧とオフ状態のゲート電圧との差電圧Ｖｇｐｐを
３０Ｖ（＝＋１５Ｖ〜−１５Ｖ）とし、ＩＧＢＴ素子の
素子有効面積１ｃｍ２当りのゲート電荷Ｑｇを０．６
［μＣ／ｃｍ２］とした条件で図９６に具体的に示すよ
うに、耐圧２ｋＶ以下の素子では一律２０Ω以下であ
り、耐圧２ｋＶを超えて耐圧４．５ｋＶまでの素子で
は、およそ（耐圧の値／１０７）Ω以下（例えば、耐圧
４．５ｋＶの素子で４２Ω以下）といったように、耐圧
ＶB毎の上限値を超えない範囲の小さい値の抵抗値を有
している。
【０２７０】なお、ゲート抵抗Ｒｇの値は、図９７に示
すように、ゲート電荷Ｑｇが増えるに従い、減少させる
必要がある。
【０２７１】また、ゲート抵抗Ｒｇの値は、差電圧Ｖｇ
ｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐｐ）＝０．
０２［μＦ／ｃｍ２］に対し２０Ω以下の値となってい
る。
【０２７２】また、素子有効面積は、素子チップにおけ
るスイッチング用の素子領域の面積とその外周に位置し
た高耐圧用のガードリング領域の面積とのうち、スイッ
チング用の素子領域の面積を意味している。
【０２７３】このような駆動方式に適用可能なＩＧＢＴ
素子は、図９８及び図９９に示すように、例えば、耐圧
ＶB＝４．５ｋＶの素子では５０Ａ／ｃｍ２でのオン電
圧が３．９Ｖ以下であり、耐圧ＶB＝２ｋＶの素子では
７０Ａ／ｃｍ２でのオン電圧が２．５Ｖ以下であり、耐
圧ＶB＝６００Ｖの素子では１５０Ａ／ｃｍ２でのオン
電圧が１．４Ｖ以下という条件が必要となっている。こ
の条件を満たさない場合、アバランシェ現象によるラッ
チアップが発生し、ＩＧＢＴ素子が破壊に至る可能性が
ある。
【０２７４】また、ラッチアップを生じさせない条件と
しては、図９８に示すように、ターンオフ時にコレクタ
電極３とエミッタ電極８との間の電圧が耐圧ＶBの３４
％以上に上昇する前に、ゲート電圧Ｖｇをしきい値電圧
Ｖth以下に低下させることが必要である。
【０２７５】さらに、ゲート駆動に関する配線経路の総
長は、インダクタンス低減の観点から２０ｃｍ以下であ
ることが好ましく、特に１０ｃｍ以下であることが望ま
しい。なお、ゲート駆動に関する配線経路とは、ＩＧＢ
ＴチップのゲートパッドＧｐからゲート抵抗Ｒｇ、ゲー
ト駆動回路４６の出力素子、出力キャパシタ及びゲート
センスエミッタに至る配線経路を意味している。
【０２７６】また、ＭＯＳＦＥＴモードのミラー時間
は、素子耐圧ＶBに応じて次の通りとすることが動作の
確実性の観点から好ましい。すなわち、ＭＯＳＦＥＴモ
ードのミラー時間は、耐圧ＶB＝４．５ｋＶの素子では
１μｓ以下であり、耐圧ＶB＝２．５ｋＶの素子では
０．５μｓ以下であり、耐圧ＶB＝２．０ｋＶの素子で
は０．４μｓ以下であり、耐圧ＶB＝６００Ｖの素子で
は０．１５μｓ以下であることが望ましい。なお、０．
１５μｓ以下のミラー時間は、特に耐圧ＶB＝６００Ｖ
の素子で効果的である。
【０２７７】次に、このような半導体素子の駆動方法に
ついて説明する。いま、ゲート抵抗Ｒｇ及びＩＧＢＴ素
子は前述した条件を満たすものが使用されており、ＩＧ
ＢＴ素子がオン状態にあるとする。
【０２７８】ここで、オン状態からオフ状態へ移行する
ターンオフを行なう。小さい値のゲート抵抗Ｒｇによ
り、図９３に示すように、ターンオフ時のコレクタ電圧
Ｖｃの立上りを急峻にする。
【０２７９】続いて、ＩＧＢＴ素子をターンオフすると
き、コレクタ電極２−エミッタ電極８間の電圧が耐圧Ｖ
Bの３４％以上に上昇する前に、制御電極の電圧をバイ
ポーラ半導体素子のしきい値電圧Ｖth以下に低下させ、
電子注入を停止させる。
【０２８０】この電子注入の停止により、図９５に示す
ように、インパクトイオン化領域１４０を、従来とは異
なり、両ｎ型ソース層５間に位置したｐ型ベース層４直
下のｎ型ベース層１に生成させる。このとき、インパク
トイオン化領域１４０では、電子が生成されるが、この
電子の順方向電流により、ｄｖ／ｄｔが低下する。
【０２８１】すなわち、ターンオフ途中で電子注入を停
止した後にアバランシェ現象を発生させる駆動方式によ
り、ターンオフ開始時にはコレクタ電圧Ｖｃのｄｖ／ｄ
ｔが急峻であるが、ターンオフ途中でインパクトイオン
化領域１４０を形成してｄｖ／ｄｔを低下させ、コレク
タ電圧Ｖｃのオーバーシュートを低下させることができ
る。また、ｄｖ／ｄｔの低下により、実質的にＳＯＡ
（安全動作領域）を広げることができる。
【０２８２】上述したように本実施形態によれば、ゲー
トとゲートに駆動信号を与えるゲート駆動回路１４６と
の間に、バイポーラ半導体素子の有効面積１ｃｍ２に対
し２０Ω以下又は（耐圧ＶB／１０７）Ω以下の抵抗値
を有するゲート抵抗Ｒｇを設けたことにより、ターンオ
フ開始時には高圧側主電圧（コレクタ電圧）のｄｖ／ｄ
ｔが急峻であるが、バイポーラ半導体素子をターンオフ
するとき、主電極間の電圧が耐圧ＶBの３４％以上に上
昇する前に、ゲート電圧をバイポーラ半導体素子のしき
い値電圧Ｖth以下に低下させ、ラッチアップを阻止しつ
つ、ターンオフ途中でアバランシェ現象によるインパク
トイオン化領域１４０を形成してｄｖ／ｄｔを低下させ
るので、コレクタ電圧Ｖｃのオーバーシュートを低下さ
せることができる。
【０２８３】さらに、差電圧Ｖｇｐｐ１Ｖ当たりのゲー
ト電荷（Ｑｇ／Ｖｇｐｐ）＝０．０２［μＦ／ｃｍ２］
に対し２０Ω以下の抵抗値を有するゲート抵抗を備えた
場合、ゲート駆動回路の電源系を＋１５Ｖ〜−１５Ｖと
は異なる値に変更しても、上述した効果を容易且つ確実
に奏することができる。
【０２８４】なお、本実施形態は、従来技術では均一な
駆動が困難である（１）素子内部でチップが並列配置さ
れたモジュール、（２）並列チップの数が４つ以上のモ
ジュール、（３）ＤＢＣ基板等の絶縁基板が２枚以上あ
るモジュール及び（４）圧接型モジュールが並列配置さ
れた半導体装置の４種類の半導体装置に特に効果的であ
る。 （他の実施形態）なお、上記各実施形態は、ターンオフ
の場合について説明したが、これに限らず、主電極間に
主電流Ｉｃを流すようにバイポーラ半導体素子をターン
オンするとき、主電極間の電圧が１／２に低下する以前
に、制御電極の電圧を電流飽和ゲート電圧（Ｖth＋Ｉｃ
／ｇｍ）以上に上昇させる駆動方法を実行しても、本発
明のターンオフ時の効果に加え、パッケージ内のチップ
間の電流バラつき、振動を抑えることができる上、直列
された場合の電圧分担を揃えることができる。
【０２８５】以上プレーナ型の素子での説明を行なった
が、トレンチゲート型の素子でも同様の効果が期待でき
る。さらに、適用素子としては、ＩＧＢＴ、ＩＥＧＴの
他、大容量ＭＯＳＦＥＴ、ＢＳＩＴ(Bipolar Mode SI
T)、ＢＪＴ(bipolar junctiontransistor)等に用いるこ
とができる。また、シリコンのみでなく、ＳｉＣ等の他
の材料でも適用可能である。
【０２８６】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
【０２８７】
【発明の効果】以上説明したように本発明によれば、電
流密度の安定性を向上でき、電流集中や発振などを阻止
して信頼性を向上し得る半導体素子、その駆動方法及び
駆動装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体素子の駆
動方法を説明するための波形図
【図２】同実施形態におけるＩＧＢＴ内部の様子を示す
断面図
【図３】同実施形態における電流不均一の消滅を説明す
るための波形図
【図４】同実施形態における並列接続時のＩＧＢＴ内部
の様子を示す断面図
【図５】同実施形態における直列接続時のＩＧＢＴ内部
の様子を示す断面図
【図６】同実施形態におけるコレクタ電流の格差に関し
て比率ＩＧ(peak)／Ｉｃの依存性を取った図
【図７】同実施形態における図６を説明するための回路
図
【図８】同実施形態における電圧分担の格差に関して比
率ＩＧ(peak)／Ｉｃの依存性を取った図
【図９】同実施形態における図８を説明するための回路
図
【図１０】同実施形態における図６の内容を高耐圧素子
と低耐圧素子とで比較して示す図
【図１１】同実施形態における図１０を説明するための
回路図
【図１２】同実施形態におけるゲート電流のピーク値及
びコレクタ電流の比率と素子の定格耐圧との関係を示す
図
【図１３】本発明の第２の実施形態に係る半導体素子の
駆動方法を説明するための波形図
【図１４】本発明の第３の実施形態に係る半導体装置の
シミュレーション構成を示す回路図
【図１５】同実施形態における本発明に係る駆動方法の
ターンオフ時の波形図
【図１６】同実施形態における従来の駆動方法のターン
オフ時の波形図
【図１７】同実施形態における本発明の抵抗負荷の場合
のターンオフ時の波形図
【図１８】同実施形態における従来の抵抗負荷の場合の
ターンオフ時の波形図
【図１９】同実施形態における本発明の誘導性負荷の場
合のターンオフ時の波形図
【図２０】同実施形態における従来の誘導性負荷の場合
のターンオフ時の波形図
【図２１】同実施形態におけるゲート電荷の格差を従来
と比較して示す図
【図２２】同実施形態における駆動方法の温度依存性を
示す波形図
【図２３】同実施形態におけるターンオフ損失を説明す
るための波形図
【図２４】本発明の第４の実施形態を説明するための従
来の回路図
【図２５】同実施形態における従来の回路図
【図２６】同実施形態における従来の実装例を示す断面
図
【図２７】同実施形態における従来のエミッタ配線を示
す図
【図２８】同実施形態における従来のゲート配線を示す
図
【図２９】同実施形態における寄生インダクタンスの許
容値を素子耐圧と共に示す図
【図３０】同実施形態における寄生インダクタンスの許
容値を素子耐圧と共に示す図
【図３１】同実施形態における寄生インダクタンスの許
容値を素子耐圧と共に示す図
【図３２】本発明の第４の実施形態に係るゲート駆動回
路が適用された半導体装置の構成を示す断面図
【図３３】同実施形態における図３２の立体図
【図３４】同実施形態における半導体装置の回路図
【図３５】本発明の第５の実施形態に係る分割ゲートド
ライブの回路図
【図３６】同実施形態におけるゲート回路の回路図
【図３７】本発明の第６の実施形態に係るゲート駆動装
置の構成を示す模式図
【図３８】同実施形態における変形構成を示す模式図
【図３９】本発明の第７の実施形態に係るゲート駆動装
置の構成を示す回路図
【図４０】同実施形態における効果を説明するための従
来構成を示す回路図
【図４１】本発明の第８の実施形態に係るゲート駆動装
置の構成を示す回路図
【図４２】本発明の第９の実施形態に係るゲート駆動装
置の構成を示す回路図
【図４３】同実施形態における効果を説明するための動
作波形図
【図４４】本発明の第１０の実施形態に係るゲート駆動
装置の構成を示す回路図
【図４５】同実施形態における適用例を説明するための
回路図
【図４６】同実施形態における適用例を説明するための
回路図
【図４７】同実施形態における適用例を説明するための
回路図
【図４８】本発明の第１１の実施形態に係る半導体装置
に適用されるフローティングゲート回路を示す回路図
【図４９】本発明の第１２の実施形態に係るゲートパル
ス信号を示す波形図
【図５０】本発明の第１３の実施形態に係る半導体装置
の部分構成を示す回路図
【図５１】本発明の第１４の実施形態に係る半導体装置
の部分構成を示す回路図
【図５２】本発明の第１５の実施形態に係るモジュール
型半導体素子のチップ配列を模式的に示す平面図
【図５３】同実施形態におけるＩＧＢＴチップを説明す
るための模式図
【図５４】同実施形態における配線構造の断面構成を説
明するための模式図
【図５５】同実施形態におけるチップ配列の変形例を示
す平面図
【図５６】同実施形態におけるモジュール構造の変形例
を示す平面図
【図５７】本発明の第１６の実施形態に係るモジュール
型半導体素子のチップ配置を示す平面図
【図５８】同実施形態における解決課題を説明するため
の従来配置を示す平面図
【図５９】同実施形態における適用例を示す平面図
【図６０】同実施形態における適用例を示す平面図
【図６１】同実施形態における適用例を示す平面図
【図６２】同実施形態における適用例を示す平面図
【図６３】同実施形態における適用例を示す平面図
【図６４】同実施形態における適用例を示す平面図
【図６５】同実施形態における適用例を示す平面図
【図６６】本発明の第１７の実施形態に係るモジュール
型半導体素子の構成を示す模式図
【図６７】同実施形態におけるモジュール型半導体素子
の構成を示す模式図
【図６８】同実施形態における適用例を示す模式図
【図６９】同実施形態における適用例を示す模式図
【図７０】同実施形態における適用例を示す模式図
【図７１】同実施形態における適用例を示す模式図
【図７２】本発明の第１８の実施形態に係るモジュール
型半導体素子の構成を示す斜視図
【図７３】同実施形態におけるモジュール型半導体素子
の構成を示す断面図
【図７４】同実施形態における解決課題を説明するため
の従来構成を示す模式図
【図７５】同実施形態における圧接構造を説明するため
の模式図
【図７６】同実施形態における加圧ネジの構成を示す模
式図
【図７７】同実施形態における変形構成を示す模式図
【図７８】本発明の第１９の実施形態に係るモジュール
型半導体素子及びそのゲート駆動回路の構成を示す平面
図
【図７９】図７８の７９−７９線矢視断面図
【図８０】同実施形態における各チップの接続構成を示
す模式図
【図８１】本発明の第２０の実施形態に係るモジュール
型半導体素子及びそのゲート駆動回路の構成を示す平面
図
【図８２】図８１の８２−８２線矢視断面図
【図８３】同実施形態における各チップの接続構成を示
す模式図
【図８４】本発明の第２１の実施形態に係るモジュール
型半導体素子及びそのゲート駆動回路の構成を示す平面
図
【図８５】図８４の８５−８５線矢視断面図
【図８６】同実施形態における変形構成を示す平面図
【図８７】同実施形態における変形構成を示す平面図
【図８８】同実施形態における変形構成を示す平面図
【図８９】本発明の第２２の実施形態に係るモジュール
型半導体素子の部分構成を示す模式図
【図９０】同実施形態における変形構成を示す模式図
【図９１】同実施形態における変形構成を示す模式図
【図９２】本発明の第２２の実施形態における従来の駆
動方法を示す波形図
【図９３】本発明の第２２の実施形態に係る駆動方法を
示す波形図
【図９４】同実施形態における従来のアバランシェ現象
を説明するための模式図
【図９５】同実施形態における駆動用のアバランシェ現
象を説明するための模式図
【図９６】同実施形態におけるゲート抵抗の値を素子耐
圧毎に示す特性図
【図９７】同実施形態におけるゲート抵抗の値をゲート
電荷毎に示す特性図
【図９８】同実施形態における適用条件を示す特性図
【図９９】同実施形態における適用条件を示す特性図
【図１００】一般的なインバータの構成を示す回路図
【図１０１】従来のＩＧＢＴのターンオフ波形の例を示
す波形図
【図１０２】従来のターンオフ動作を説明するためのＩ
ＧＢＴの構成を示す断面図
【図１０３】従来の２つのＩＧＢＴが並列接続された構
成を示す回路図
【図１０４】従来の図１０３の回路におけるターンオフ
時の波形図
【図１０５】従来の素子内部の様子を示す断面図
【図１０６】従来の発振の例を示す波形図
【図１０７】従来の並列接続のシミュレーション構成を
示す図
【図１０８】従来の図１０７のシミュレーション結果を
示す波形図
【図１０９】従来の電圧分担の不均一を説明するための
図
【図１１０】従来の電圧分担の不均一を説明するための
図
【図１１１】従来の電圧分担の不均一を説明するための
図
【符号の説明】
ＶCE…コレクタ電圧 Ｖth…しきい値電圧 Ｉｃ，Ｉｃ１，Ｉｃ２…コレクタ電流 Ｖpie，Ｖpies…ゲート電源 ＲＧ，ＲＧ１，ＲＧ２…ゲート抵抗 Ｌ１，ＬＥ， ＬE1〜ＬEn，ＬＧ…寄生インダクタンス Ｌbig…誘導性負荷 Ｔｒ１〜Ｔｒ６，Ｑ１〜Ｑ６…トランジスタ Ｄ，Ｄｆ…ダイオード ＡＬ…アノードリアクトル １１…放熱板 １２…主回路 １３…ケーブル １４，２５，４６１〜４６４，６０1 〜６０n，９１，
１２６…ゲート駆動回路 ２１…銅基板 ２２，８３…ＤＢＣ基板 ２３，８３…モリブデン板 ２４…ビームリード ２６…ゲートリード ３１…メインゲート回路 ３２1 〜３２n …分割ゲート回路 ３３…信号線 ３４…シールド ４１…信号源 ４２…光送信部 ４２ａ…光送信モジュール駆動回路 ４２ｂ，４２ｂ１〜４２ｂ４…光送信モジュール ４３…光ファイバケーブル ４４…フォトカプラ駆動回路 ４４ａ，４７〜４９…直流電源 ４４ｂ…光受信モジュール ４４ｃ…インバータ ４５…フォトカプラ ５０，５０ａ〜５０ｃ…電圧増幅部 ５１…電流増幅部 ５２…出力部 ５３，５３ａ，５３ｂ…差動回路 ６１1 〜６１n …演算増幅器 ６２1 〜６２n …電圧増幅器 ６３1 〜６３n …電流増幅器 ７０…パルス発生回路 ７１…検出回路 ７２…スイッチ素子 ８０，８０ｘ，１２２…ＩＧＢＴチップ ８１…ゲート配線 ８２…センスエミッタ配線 ８３Ｃ…主コレクタ ８３Ｅ…主エミッタ ８３ｅ…センスエミッタ ８３ｇ，１２４，１２４ａ〜１２４ｄ…ゲート配線パタ
ーン部 ８４…エミッタ銅ポスト ８５…ゲートピン ８６…エミッタ接点 ９０，９２，９３…モジュール １００…導電性ベース部材 １０１…溝 １０２…絶縁性ガイド １０３，１１１…加圧電極 １０４…エミッタ電極 １０５…絶縁体 １０６…金属片 １０７…加圧ネジ取付け板 １０８…加圧ネジ １０８ａ…ボール １０８ｂ…スプリング １０９…コレクタ電極 １１０…アルミボール １２１…コレクタ電極基板 １２３…絶縁基板 １２５…接続端子 １２７…金属ブロック １２８…エミッタ電極基板 １２９…外囲器筐体 １３０…制御用エミッタ配線パターン部 １３１…絶縁層 １３２…ゲートピン １３３…エミッタピン １４０…インパクトイオン化領域 金属ブロックＭＢ ＢＷ，ＢＷｅ…ボンディングワイヤ Ｃol…主コレクタ端子 Ｅ…主エミッタ端子 Ｇｐ…ゲートパッド Ｅｐ…エミッタパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７Ｇ (72)発明者 齋藤 涼夫 東京都府中市東芝町１番地 株式会社東芝 府中工場内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 杉山 公一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 アイヒャー・シモン 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 小倉 常雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間を流れている主電流がフォール時間に移行する
    前に、前記制御電極の電圧を前記バイポーラ半導体素子
    のしきい値電圧Ｖth以下に低下させる工程を含んでいる
    ことを特徴とするバイポーラ半導体素子の駆動方法。
  2. 【請求項２】 請求項１に記載のバイポーラ素子の駆動
    方法において、 前記低下させる工程では、前記主電流がフォール時間に
    移行する前に、前記制御電極の電圧波形に現れるミラー
    時間が終了していることを特徴とするバイポーラ半導体
    素子の駆動方法。
  3. 【請求項３】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間の電圧がオーバーシュート領域に入る前に、前
    記制御電極の電圧を前記バイポーラ半導体素子のしきい
    値電圧Ｖth以下に低下させる工程を含んでいることを特
    徴とするバイポーラ半導体素子の駆動方法。
  4. 【請求項４】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０
    以上に上昇する前に、前記制御電極の電圧を前記バイポ
    ーラ半導体素子のしきい値電圧Ｖth以下に低下させる工
    程を含んでいることを特徴とするバイポーラ半導体素子
    の駆動方法。
  5. 【請求項５】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間の電圧がオフ状態での印加電圧Ｖccの１／１０
    以上に上昇する前に、前記制御電極の電圧波形に現れる
    ミラー時間を終了させる工程を含んでいることを特徴と
    するバイポーラ半導体素子の駆動方法。
  6. 【請求項６】 高圧側主電極、低圧側主電極及び絶縁ゲ
    ート型の制御電極を有し、互いに並列接続された複数の
    バイポーラ半導体素子を駆動するための半導体素子の駆
    動装置であって、 １個以上の前記バイポーラ半導体素子を個別に含んだ複
    数の素子群に対し、 前記素子群毎に設けられ、前記素子群の全てのバイポー
    ラ半導体素子の制御電極に駆動信号を与える前記素子群
    と同数のゲート駆動回路を備えたことを特徴とするバイ
    ポーラ半導体素子の駆動装置。
  7. 【請求項７】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間に流れる主電流の０．０４倍を常に超えるよう
    に、前記制御電極に流れる電流の最大値を制御する工程
    を含んでいることを特徴とするバイポーラ半導体素子の
    駆動方法。
  8. 【請求項８】 高圧側主電極、低圧側主電極及び制御電
    極を有する絶縁ゲート型のバイポーラ半導体素子の駆動
    装置であって、 前記制御電極に駆動信号を与えるゲート駆動回路と、 前記制御電極と前記ゲート駆動回路との間に設けられ、
    オン状態のゲート電圧とオフ状態のゲート電圧との差電
    圧をＶｇｐｐとし、オン状態で前記主電極間に流れる主
    電流をＩｃとしたとき、Ｖｇｐｐ／０．０４／Ｉｃ以下
    の抵抗値を有するゲート抵抗とを備えたことを特徴とす
    るバイポーラ半導体素子の駆動装置。
  9. 【請求項９】 高圧側主電極、低圧側主電極及び制御電
    極を有し、前記主電極間の耐圧がＶｂｋである絶縁ゲー
    ト型のバイポーラ半導体素子の駆動方法であって、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間に流れる主電流の（Ｖｂｋ／３１６）-2倍を常
    に超えるように、前記制御電極に流れる電流の最大値を
    制御する工程を含んでいることを特徴とするバイポーラ
    半導体素子の駆動方法。
  10. 【請求項１０】 高圧側主電極、低圧側主電極及び制御
    電極を有し、前記主電極間の耐圧がＶｂｋである絶縁ゲ
    ート型のバイポーラ半導体素子の駆動装置であって、 前記制御電極に駆動信号を与えるゲート駆動回路と、 前記制御電極と前記ゲート駆動回路との間に設けられ、
    オン状態のゲート電圧とオフ状態のゲート電圧との差電
    圧をＶｇｐｐとし、オン状態で前記主電極間に流れる主
    電流をＩｃとしたとき、Ｖｇｐｐ／（Ｖｂｋ／３１６）
    -2／Ｉｃ以下の抵抗値を有するゲート抵抗とを備えたこ
    とを特徴とするバイポーラ半導体素子の駆動装置。
  11. 【請求項１１】 高圧側主電極、低圧側主電極及び制御
    電極を有し、相互コンダクタンスがｇｍであり、しきい
    値電圧がＶthである絶縁ゲート型のバイポーラ半導体素
    子の駆動方法であって、 前記主電極間に主電流Ｉｃを流すように前記バイポーラ
    半導体素子をターンオンするとき、前記主電極間の電圧
    が１／２に低減する以前に、前記制御電極の電圧を（Ｖ
    th＋Ｉｃ／ｇｍ）以上に上昇させる工程を含んでいるこ
    とを特徴とするバイポーラ半導体素子の駆動方法。
  12. 【請求項１２】 高圧側主電極、低圧側主電極及び絶縁
    ゲート型の制御電極を有し、互いに並列接続された複数
    のバイポーラ半導体素子からなるモジュール型の半導体
    素子であって、 １個以上の前記バイポーラ半導体素子を個別に含んだ複
    数の素子群に対し、前記素子群毎に設けられ、前記素子
    群の全てのバイポーラ半導体素子の制御電極に接続され
    た前記素子群と同数のゲート電極部と、 前記素子群毎に設けられ、前記素子群の全てのバイポー
    ラ半導体素子の低圧側主電極に接続された前記素子群と
    同数のエミッタ電極部と、 全ての前記高圧側主電極に接続された高圧側端子と、 前記各エミッタ電極部に夫々接続された低圧側端子とを
    備えたことを特徴とする半導体素子。
  13. 【請求項１３】 高圧側主電極、低圧側主電極及び制御
    電極を有する絶縁ゲート型のバイポーラ素子と、前記バ
    イポーラ素子の主電極間に逆方向に接続された還流ダイ
    オードチップとを備えたモジュール型の半導体素子にお
    いて、 前記主電極間で前記還流ダイオードチップを通る電流経
    路の最短の長さは、前記主電極間で前記バイポーラ素子
    を流れる電流経路の最短の長さよりも短いことを特徴と
    する半導体素子。
  14. 【請求項１４】 高圧側主電極、低圧側主電極及び制御
    電極を有する複数のチップが互いに並列接続されてなる
    絶縁ゲート型のバイポーラ半導体素子を駆動するための
    駆動装置であって、 前記駆動のための入力信号を発生する入力信号発生手段
    と、 前記各チップ毎に前記制御電極及び前記低圧側主電極に
    接続されて設けられ、前記入力信号発生手段から受けた
    入力信号を増幅し、得られた増幅信号を対応する制御電
    極に向けて出力する複数のゲート駆動回路と、 前記各ゲート駆動回路と前記各チップとの間に設けら
    れ、１０Ω未満の抵抗値を有する複数のゲート抵抗とを
    備えたことを特徴とするバイポーラ半導体素子の駆動装
    置。
  15. 【請求項１５】 高圧側主電極、低圧側主電極及び絶縁
    ゲート型の制御電極を有し、互いに並列接続された複数
    のバイポーラ素子チップを備えたモジュール型の半導体
    素子であって、 前記各バイポーラ素子チップとしては、前記制御電極の
    パッドの位置が異なる２種類以上のチップを用いたこと
    を特徴とするモジュール型の半導体素子。
  16. 【請求項１６】 高圧側主電極、低圧側主電極及び絶縁
    ゲート型の制御電極を有し、互いに並列接続された複数
    のバイポーラ素子チップを備えたモジュール型の半導体
    素子であって、 前記制御電極のパッドに近接して前記各バイポーラ素子
    チップ間に配置された絶縁基板と、 前記絶縁基板上にプリント形成されたゲート配線パター
    ン部と、 前記ゲート配線パターン部と前記制御電極とを電気的に
    接続するためのゲート配線とを備えたことを特徴とする
    モジュール型の半導体素子。
  17. 【請求項１７】 請求項１６に記載のモジュール型の半
    導体素子において、 前記ゲート配線パターン部と平行に前記絶縁基板上にプ
    リント形成された制御用エミッタ配線パターン部と、 前記ゲート配線とは略平行に設けられ、前記制御用エミ
    ッタ配線パターン部と前記低圧側主電極のパッドとを電
    気的に接続するための制御用エミッタ配線とを備えたこ
    とを特徴とするモジュール型の半導体素子。
  18. 【請求項１８】 高圧側主電極、低圧側主電極及び制御
    電極を有し、耐圧ＶBをもつ絶縁ゲート型のバイポーラ
    半導体素子の駆動方法であって、 前記制御電極と前記制御電極に駆動信号を与えるゲート
    駆動回路との間に、前記バイポーラ半導体素子の有効面
    積１ｃｍ２に対し２０Ω以下又は（前記耐圧ＶB／１０
    ７）Ω以下の抵抗値を有するゲート抵抗を設け、 前記バイポーラ半導体素子をターンオフするとき、前記
    主電極間の電圧が前記耐圧ＶBの３４％以上に上昇する
    前に、前記制御電極の電圧を前記バイポーラ半導体素子
    のしきい値電圧Ｖth以下に低下させる工程を含んでいる
    ことを特徴とするバイポーラ半導体素子の駆動方法。
  19. 【請求項１９】 高圧側主電極、低圧側主電極及び制御
    電極を有し、耐圧ＶBをもつ絶縁ゲート型のバイポーラ
    半導体素子の駆動装置であって、 前記制御電極に駆動信号を与えるゲート駆動回路と、 前記制御電極と前記ゲート駆動回路との間に設けられ、
    前記バイポーラ半導体素子の有効面積１ｃｍ２に対し２
    ０Ω以下又は（前記耐圧ＶB／１０７）Ω以下の抵抗値
    を有するゲート抵抗とを備えたことを特徴とするバイポ
    ーラ半導体素子の駆動装置。
  20. 【請求項２０】 高圧側主電極、低圧側主電極及び制御
    電極を有する絶縁ゲート型のバイポーラ半導体素子の駆
    動装置であって、 前記制御電極に駆動信号を与えるゲート駆動回路と、 前記制御電極と前記ゲート駆動回路との間に設けられ、
    オン状態のゲート電圧とオフ状態のゲート電圧との差電
    圧をＶｇｐｐとし、前記バイポーラ半導体素子の素子有
    効面積１ｃｍ２当りのゲート電荷をＱｇとしたとき、差
    電圧Ｖｇｐｐ１Ｖ当たりのゲート電荷（Ｑｇ／Ｖｇｐ
    ｐ）＝０．０２［μＦ／ｃｍ２］に対し２０Ω以下の抵
    抗値を有するゲート抵抗とを備えたことを特徴とするバ
    イポーラ半導体素子の駆動装置。
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