JP2001025235A

JP2001025235A - 駆動装置および電力変換装置

Info

Publication number: JP2001025235A
Application number: JP11193210A
Authority: JP
Inventors: Kiyoto Watabe; 毅代登渡部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-07-07
Filing date: 1999-07-07
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】逆バイアスの影響を減殺する。【解決手段】レベルシフタに属するスイッチング素子
１１のドレイン電極と、と増幅器に属するMOSトランジ
スタ１４，１５のゲート電極４０，４１との間に、ダイ
オード１６が介挿されている。スイッチング素子１１、
ダイオード１６、および、MOSトランジスタ１４，１５
は、単一の半導体基板１８に作り込まれている。半導体
基板１８は、ＳＯＩ基板として形成され、しかも、高電
圧が印加されるスイッチング素子１１およびダイオード
１６は、トレンチ分離領域３４，７２，７３によって、
他の素子から素子分離されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、駆動装置および
当該駆動装置を備える電力変換装置に関する。

【０００２】

【従来の技術】図５は、この発明の背景となる従来の電
力変換装置の出力部を示す回路図である。この電力変換
装置１は、三相インバータとして構成されており、６個
のスイッチング素子Ｔ１〜Ｔ６、６個のダイオードＤ１
〜Ｄ６、および、コンデンサ３を備えている。スイッチ
ング素子Ｔ１〜Ｔ６は、絶縁ゲートバイポーラトランジ
スタ（IGBT）で構成されており、それらのゲート電極へ
駆動信号として入力される電圧信号に応答してオン（導
通）・オフ（遮断）する。駆動信号は、図示を略する駆
動装置によって、供給される。

【０００３】正電源端子Ｐに接続される正電源線ＰＰ
と、負電源端子Ｎに接続される負電源線ＮＮとの間に、
スイッチング素子Ｔ１とＴ２の直列回路、スイッチング
素子Ｔ３とＴ４の直列回路、および、スイッチング素子
Ｔ５とＴ６の直列回路が、互いに並列の関係をもって介
挿されている。３個の直列回路の各々は、３相の中の１
相を担当しており、各々に属する直列接続された２個の
スイッチング素子の接続部は、電力変換装置１を使用す
る際には、配線を通じてモータなどの負荷２へ接続され
る。

【０００４】各直列回路において、正電源線ＰＰに直接
に接続されたスイッチング素子（例えばスイッチング素
子Ｔ１）は、上アームのスイッチング素子と称され、負
電源線ＮＮに直接に接続されたスイッチング素子（例え
ば、スイッチング素子Ｔ２）は、下アームのスイッチン
グ素子と称される。ダイオードＤ１〜Ｄ６は、それぞ
れ、スイッチング素子Ｔ１〜Ｔ６を逆電流から保護する
フライホイールダイオードとして設けられており、スイ
ッチング素子Ｔ１〜Ｔ６に並列に、かつ、順電流によっ
てスイッチング素子Ｔ１〜Ｔ６の逆電流をバイパスする
方向に（すなわち、逆並列に）接続されている。

【０００５】図６は、図５に示した電力変換装置１の出
力部の中の一相分の直列回路、この直列回路を駆動する
駆動装置、および、電源を示す回路図である。図６が示
す電力変換装置４は、電力変換装置１の一部として用い
られるだけでなく、単独あるいは２個で、単相インバー
タとして使用することも可能である。

【０００６】正電源線Ｐと負電源線Ｎとに接続され、直
流の電圧を供給する直流電源１０８は、直流電圧ＶＣＤ
を生成する直流電圧源１０８ａおよびコンデンサ１０８
ｂを備えている。コンデンサ１０８ｂは、スイッチング
素子Ｔ１およびＴ２のスイッチング動作にともなう正電
源線ＰＰと負電源線ＮＮの間の直流電圧の変動を抑え、
直流電圧を略一定に保持するべく機能する。

【０００７】上アームのスイッチング素子Ｔ１と下アー
ムのスイッチング素子Ｔ２との接続部に相当するスイッ
チング素子Ｔ１のエミッタ側の接続ノードＥ１には、出
力端子Ｕが接続されている。電力変換装置４を使用する
際には、負荷１０７が、出力端子Ｕと負電源端子Ｎとに
接続される。スイッチング素子Ｔ１，Ｔ２のゲート電極
（制御電極）Ｇ１，Ｇ２には、それぞれ、ゲート抵抗素
子１０４，１０５を介して、駆動装置１００から駆動信
号が伝達される。

【０００８】駆動装置１００は、高耐圧の（すなわち、
数百Ｖ以上の耐圧を有する）単一チップ（単一半導体基
板）の半導体集積回路として構成されている。入力端子
ＵＰｉおよびＵＮｉを通じて、外部より入力される入力
信号が、入力バッファ１００ａへ伝達される。入力バッ
ファ１００ａは、入力信号を一時的に保持するととも
に、この信号に応答して、スイッチング素子Ｔ１，Ｔ２
をオン・オフ制御するための制御信号を、増幅器１００
ｃおよび１００ｄへ送信する。増幅器１００ｃへ伝達さ
れる制御信号は、レベルシフタ１００ｂを通じてレベル
変換される。増幅器１００ｃ，１００ｄは、それぞれ、
受信した制御信号を増幅（主に電流増幅）し、端子ＵＰ
ｏ，ＵＮｏ、および、抵抗素子１０４，１０５を通じ
て、スイッチング素子Ｔ１，Ｔ２のゲート電極Ｇ１，Ｇ
２へ、駆動信号として伝達する。

【０００９】駆動装置１００には、端子ＶＳＳおよびＶ
ＣＣを通じて、電源１０１から直流電圧が供給される。
この直流電圧は、例えば、入力バッファ１００ａへ電源
電圧として伝達される。端子ＶＳＳは、負電源線ＮＮの
中の接続ノードＮ１へ接続されている。端子ＶＣＣは、
接地されている。

【００１０】増幅器１００ｃおよび１００ｄが出力する
駆動信号は、それぞれ、スイッチング素子Ｔ１，Ｔ２の
エミッタ電極の電位を基準とした電圧信号である。この
ため、増幅器１００ｄの負電源電位は、スイッチング素
子Ｔ２のエミッタ側の接続ノードＥ０に接続された端子
ＶＳ０を通じて供給され、正電源電位は、端子ＶＣＣを
通じて電源１０１によって供給される。したがって、増
幅器１００ｄの正および負の電源電位は、スイッチング
素子Ｔ１，Ｔ２の動作にともなって、寄生インダクタン
スの影響による若干の変動があるのみで、おおよそ一定
に保たれる。増幅器１００ｄが駆動信号として、端子Ｖ
ＣＣの電位、すなわちハイレベルの信号を出力するとき
には、スイッチング素子Ｔ２はオンし、端子ＶＳ０の電
位、すなわちロウレベルの信号を出力するときには、ス
イッチング素子Ｔ２はオフする。

【００１１】また、増幅器１００ｃの負電源電位は、接
続ノードＥ１に接続された端子ＶＳ１を通じて供給さ
れ、正電源電位は、コンデンサ１０３が接続された端子
ＶＢ１を通じて供給される。スイッチング素子Ｔ１，Ｔ
２の動作にともなって、接続ノードＥ１の電位は、おお
よそゼロから直流電源１０８が供給する電圧ＶＤＣまで
の変動幅をもって変動する。それにともなって、増幅器
１００ｄの正および負の電源電位も同程度に変動する。

【００１２】端子ＶＣＣと端子ＶＢ１とには、端子ＶＣ
Ｃから端子ＶＢ１へ順電流が流れるように、ブートスト
ラップダイオードと称されるダイオード１０２が接続さ
れている。このため、コンデンサ１０３は、スイッチン
グ素子Ｔ１，Ｔ２のスイッチング動作にともなって間欠
的にダイオード１０２を流れる順電流によって、反復的
に充電されることにより、略一定の電圧を保持し、この
保持電圧を、端子ＶＳ１と端子ＶＢ１とへ供給する。す
なわち、増幅器１００ｃに供給される正および負の電源
電位は変動するものの、それらの電位差である電源電圧
は、コンデンサ１０３によって、おおよそ一定に保持さ
れるので、増幅器１００ｃは動作を維持することができ
る。

【００１３】入力バッファ１００ａの電源電位が、端子
ＶＣＣおよび端子ＶＳＳの電位にそれぞれ固定されてい
るのに対し、増幅器１００ｃの電源電位が、接続ノード
Ｅ１の電位とともに変動するので、入力バッファ１００
ａが出力する制御信号は、レベルシフタ１００ｂによっ
てレベル変換された上で、増幅器１００ｃへと伝達され
る。

【００１４】図７は、レベルシフタ１００ｂと増幅器１
００ｃの内部構成を示す回路図である。増幅器１００ｃ
は、直列に接続されたNMOSトランジスタ１４とPMOSトラ
ンジスタ１５とを備えている。NMOSトランジスタ１４の
ソース電極は端子ＶＳ１へ接続され、PMOSトランジスタ
１５のソース電極は端子ＶＢ１へ接続されている。双方
のMOSトランジスタ１４，１５のゲート電極は、互いに
接続されて、増幅器１００ｃの入力部として機能する。
また、互いに接続されたMOSトランジスタ１４，１５の
ドレイン電極は、端子ＵＰｏへ接続されている。したが
って、増幅器１００ｃは、入力部に入力された制御信号
のレベルを反転し、かつ電流増幅して端子ＵＰｏへ出力
するインバータあるいは反転増幅器として機能する。

【００１５】レベルシフタ１００ｂでは、スイッチング
素子１１と抵抗素子１２との直列回路が、端子ＶＳＳと
端子ＶＢ１との間に介挿されている。スイッチング素子
１１は、NMOSトランジスタとして構成されており、その
ドレイン電極は、MOSトランジスタ１４，１５のゲート
電極へ接続されている。したがって、スイッチング素子
１１は、そのゲート電極に入力された制御信号に応答し
て、オン・オフする。

【００１６】スイッチング素子１１がオンすると、増幅
器１００ｃの入力部の電位は、端子ＶＳＳの電位ないし
その付近にまで引き下げられるので、端子ＶＳ１の電位
がどのような高さにあっても、NMOSトランジスタ１４は
オフしPMOSトランジスタ１５はオンする。したがって、
端子ＵＰｏには端子ＶＢ１の電位、すなわち、ハイレベ
ルの信号が駆動信号として出力される。その結果、スイ
ッチング素子Ｔ１がオンする。

【００１７】一方、スイッチング素子１１がオフする
と、増幅器１００ｃの入力部の電位は、抵抗素子１２の
働きにより、端子ＶＢ１にまで引き上げられるので、端
子ＶＳ１の電位がどのような高さにあっても、NMOSトラ
ンジスタ１４はオンしPMOSトランジスタ１５はオフす
る。したがって、端子ＵＰｏには端子ＶＳ１の電位、す
なわち、ロウレベルの信号が駆動信号として出力され
る。その結果、スイッチング素子Ｔ１がオフする。

【００１８】駆動装置１００は、既述のように、単一チ
ップ（単一半導体基板）の半導体装置として形成されて
いる。図８は、駆動装置１００の縦断面図である。図６
に示した駆動装置１００の各回路要素が、単一の半導体
基板１９に作り込まれている。図８は、図７に対応する
部分、すなわち、レベルシフタ１００ｂと増幅器１００
ｃが作り込まれた部分を示している。

【００１９】半導体基板１９は、下主面に露出するｐ層
２１とその上に形成され上主面に露出するｎ^-層２２と
を備えている。そして、各回路要素を構成する半導体領
域は、ｎ^-層２２に作り込まれている。スイッチング素
子１１が形成される領域では、その中央部において、ｎ
⁺領域２５がｎ^-層２２の上主面に選択的に形成され、そ
の周辺部において、ｐウェル領域４９がｎ^-層２２の上
主面に選択的に形成されている。ｐウェル領域４９の露
出面には、ｎ⁺領域５０とｐ⁺領域５１とが選択的に形成
されている。

【００２０】ｐウェル領域４９およびｐ⁺領域５１に連
結し、ｎ^-層２２の上主面からｐ層２１にまで達するよ
うに、ｎ^-層２２に選択的に形成されたｐ⁺領域である接
合分離領域２４によって、高電圧が印加されるスイッチ
ング素子１１は、増幅器１００ｃなどの他の素子から素
子分離されている。ｐウェル領域４９、ｎ⁺領域５０、
ｐ⁺領域５１、および、接合分離領域２４は、ｎ⁺領域２
５を中心とした環状に形成されている。

【００２１】ｎ^-層２２とｎ⁺領域５０とに挟まれたｐウ
ェル領域４９の露出面は、チャネル領域として機能す
る。このチャネル領域には、絶縁膜２０を介して、ゲー
ト電極２９が対向している。ｎ⁺領域２５には、ドレイ
ン電極３０が接続され、ｎ⁺領域５０とｐ⁺領域５１の双
方には、ソース電極２８が接続されている。

【００２２】増幅器１００ｃが形成される領域では、ｎ
^-層２２の上主面にｐウェル領域２３，ｐ⁺領域２７、ｐ
⁺領域４４、および、ｎ⁺領域４３が選択的に形成されて
いる。また、ｐウェル領域２３の露出面には、ｐ⁺領域
４８、ｎ⁺領域４７、および、ｎ⁺領域４５が、選択的に
形成されている。

【００２３】ｎ⁺領域４７とｎ⁺領域４５に挟まれたｐウ
ェル領域２３の露出面は、MOSトランジスタ１４のチャ
ネル領域として機能する。このチャネル領域には、絶縁
膜２０を介して、ゲート電極４１が対向している。一
方、ｐ⁺領域２７とｐ⁺領域４４に挟まれたｎ^-層２２の
露出面は、MOSトランジスタ１５のチャネル領域として
機能する。このチャネル領域には、絶縁膜２０を介し
て、ゲート電極４０が対向している。

【００２４】ｎ⁺領域４５には、MOSトランジスタ１４の
ドレイン電極６１が接続され、ｐ⁺領域４８とｎ⁺領域４
７の双方には、MOSトランジスタ１４のソース電極を通
じて端子ＶＳ１が接続されている。ｐ⁺領域２７には、M
OSトランジスタ１５のドレイン電極６０が接続され、ｐ
⁺領域４４とｎ⁺領域４３の双方には、MOSトランジスタ
１５のソース電極を通じて端子ＶＢ１が接続されてい
る。ドレイン電極６１と６０は、互いに接続されてい
る。

【００２５】ドレイン電極３０、ゲート電極４１、およ
び、ゲート電極４０は、互いに接続されるとともに、抵
抗素子１２を通じて端子ＶＢ１へも接続されている。ま
た、ｐ層２１およびソース電極２８は、端子ＶＳＳへ接
続されている。以上のように、駆動装置１００では、複
数の回路要素が単一の半導体基板１９に作り込まれるこ
とによって、装置の小型化、製造工程の簡素化が図られ
ている。また、増幅器１００ｃと、電圧ＶＤＣを超える
高い電圧が印加される高耐圧の素子であるスイッチング
素子１１とが、共通の半導体基板１９に作り込まれてい
ながら、ｐ層２１とそれに連結する接合分離領域２４の
電位を、ｎ^-層２２の電位よりも高くならないようにす
ることによって、スイッチング素子１１と増幅器１００
ｃとの間の素子分離が図られている。それにより、端子
ＶＳ１と端子ＶＣＣとの間の定格耐圧として、例えば、
６００Ｖもの高い値が実現されている。

【００２６】

【発明が解決しようとする課題】しかしながら、従来の
駆動装置１００では、以下に説明するように、半導体基
板１９に存在する寄生ダイオードの影響により、使用の
形態によっては、動作に不都合を生じる場合があるとい
う問題点があった。

【００２７】図６に戻って、接続ノードＥ１とスイッチ
ング素子Ｔ２のコレクタ電極との間の配線、このコレク
タ電極とダイオードＤ１のカソード電極との間の配線、
ダイオードＤ１のアノード電極とスイッチング素子Ｔ２
のエミッタ電極との間の配線、および、このエミッタ電
極と接続ノードＥ０との間の配線には、それぞれ、寄生
インダクタＬ１〜Ｌ４が存在している。これらの寄生イ
ンダクタンスＬ１〜Ｌ４のために、スイッチング素子Ｔ
１がターンオフする際に、スイッチング素子Ｔ２に逆電
圧が印加される場合がある。図９は、この問題点を示す
ために電力変換装置４の各部の波形を示す波形図であ
る。

【００２８】図９において、期間Ａより前の期間では、
端子ＶＳ１を基準とする端子ＵＰｏの電圧、すなわちス
イッチング素子Ｔ１の駆動信号Ｓ（ＵＰｏ）と、端子Ｖ
Ｓ０を基準とする端子ＵＮｏの電圧、すなわちスイッチ
ング素子Ｔ２の駆動信号Ｓ（ＵＮｏ）とが、いずれもロ
ウレベルにあり、その結果、スイッチング素子Ｔ１，Ｔ
２は、いずれもオフ状態にある。

【００２９】その後の期間Ａでは、駆動信号Ｓ（ＵＰ
ｏ）のみがハイレベルとなり、それにともなって、スイ
ッチング素子Ｔ１のみがオン状態となる。このとき、図
６が示すように、直流電源１０８の正極から端子Ｐ、ス
イッチング素子Ｔ１、端子Ｕ、負荷１０７、端子Ｎ、直
流電源１０８の負極の順に還流する電流Ｉａが流れる。
このとき、スイッチング素子Ｔ１をコレクタ電流として
流れる電流Ｉ１、および、負荷１０７を流れる電流Ｉ３
は、いずれも、電流Ｉａと同等の大きさである。

【００３０】負荷１０７が、モータなどのインダクタン
ス負荷であるとすると、図９が示すように、電流Ｉ３お
よび電流Ｉ１（および電流Ｉａ）は、期間Ａにおいて時
間とともに上昇する。一方、電流Ｉ２は、期間Ａにおい
て、ゼロを維持する。

【００３１】数値例として、図６の電力変換装置４にお
いて、直流電源１０８が出力する電圧ＶＤＣが３００
Ｖ、負荷１０７のインダクタンスＬＬが３ｍＨ、駆動信
号Ｓ（ＵＰｏ）がハイレベルである時の時間幅（期間Ａ
の長さ）Ｔｏｎが１ｍｓであると仮定すると、負荷１０
７を流れる電流Ｉ３のピーク値Ｉｐは次の計算式：Ｉｐ＝ＶＤＣ・Ｔｏｎ／ＬＬ＝３００／１×１０^-3／３×１０^-3 ＝１００［Ａ］により、１００Ａとなる。

【００３２】図９が示すように、期間Ａが経過した後
に、駆動信号Ｓ（ＵＰｏ）がロウレベルへ転じると、ス
イッチイング素子Ｔ１はターンオフする。期間Ａの直後
の短い期間Ｂは、スイッチング素子Ｔ１がオン状態から
オフ状態へ移行する遷移状態にある期間、すなわちター
ンオフ期間に相当する。この期間Ｂでは、スイッチイン
グ素子Ｔ１を流れる電流Ｉ１は減少し、期間Ｂが経過し
た時点でゼロになる。一方、駆動信号Ｓ（ＵＮｏ）は、
期間Ａが経過した後も、ロウレベルを維持するので、ス
イッチング素子Ｔ２は、そのままオフ状態を維持する。

【００３３】負荷１０７はインダクタンスＬＬを有する
ので、期間Ａが経過した後において電流Ｉ１（＝電流Ｉ
ａ）が減少しても、負荷１０７を流れる電流Ｉ３は、期
間Ａの終了時の値を維持しようとする。このため、図６
が示すように、負荷１０７、端子Ｎ、ダイオードＤ２、
および、端子Ｕをこの順に還流する電流Ｉｂが、電流Ｉ
ａの減少を補うように流れる。したがって、期間Ｂで
は、ダイオードＤ２を流れる電流Ｉ２は、図９が示すよ
うに、電流Ｉ１の減少を補うように増加し、期間Ｂが経
過した時点では、上記したピーク値Ｉｐに達する。

【００３４】期間Ｂでは、電流Ｉ２（＝電流Ｉｂ）の変
化率（ｄＩ２／ｄｔ）が大きいので、電流Ｉｂの経路で
は、寄生インダクタンスＬ１〜Ｌ４によって、数Ｖの誘
起電圧が発生する場合がある。また、順電流として流れ
る電流Ｉ２によって、ダイオードＤ２には、約２Ｖ程度
のオン電圧が発生する。

【００３５】数値例として、図６の電力変換装置４にお
いて、寄生インダクタンスＬ１〜Ｌ４の合成インダクタ
ンスが２０ｎＨ、ダイオードＤ２のオン電圧VFが２Ｖ、
そして、スイッチイング素子Ｔ１のターンオフ速度（期
間Ｂの長さ）Toffが４００ｎｓであると仮定し、ピーク
値Ｉｐの値として、上記した数値例である１００Ａを用
いると、接続ノードＥ０を基準とした接続ノードＥ１の
電圧Ｖ（Ｅ１-Ｅ０）は、つぎの計算式：Ｖ（Ｅ１-Ｅ０）＝−(L1+L2+L3+L4)・Ｉｐ／Toff−VF ＝−20×10^-9・100／400×10^-9−２＝−７［Ｖ］により、−７Ｖとなる。

【００３６】このように、配線の寄生インダクタンスが
小さくても、期間Ｂにおけるように変化率の大きい大電
流が流れるときには、単一チップの半導体装置として構
成される駆動装置１００には、定格電圧を超える負の電
圧が印加される場合がある。しかしながら、駆動装置１
００の正常な動作を保証するためには、端子ＶＳ０を基
準とした端子ＶＳ１の電圧として、定格電圧を負の方向
に超える負の電圧を印加しないことが必要とされる。こ
れは、半導体集積回路（ＩＣ）が、一般にＣＭＯＳトラ
ンジスタで構成されていても、あるいは、バイポーラ型
のＴＴＬで構成されていても、そのＩＣの接地電位以下
の電圧に対しては、−０．５Ｖ程度しか保証されておら
ず、接地電位以下の電圧の印加に対しては原理的に弱い
ことに由来する。

【００３７】つぎに、図８に戻って、負の電圧の効果
を、さらに詳細に説明する。半導体基板１９では、図７
で示した寄生ダイオードＤ１０が、ｐウェル領域４９と
ｎ^-層２２との間に形成されている。また、ｐ層２１と
ｎ^-層２２との間にも、別の寄生ダイオードＤ２０が存
在する。端子ＶＳＳの接地電位（ゼロ電位）に対して、
端子ＶＳ１の電位が負になると、ｎ^-層２２とｐ層２１
とが順バイアス状態となり、接合分離領域２４も分離機
能を十分に果たし得なくなる。その結果、寄生ダイオー
ドＤ１０およびＤ２０が導通することとなる。

【００３８】ダイオードＤ１０が導通することにより、
電流Ｉ１０がｐウェル領域４９からｎ^-層２２、ドレイ
ン電極３０を経て、配線を通じて、ゲート電極４０，４
１へと流れる。その結果、ゲート電極４０，４１の電位
が引き上げられ、駆動装置１００の通常動作への影響が
現れる場合がある。

【００３９】さらに、ダイオードＤ２０が導通すること
により、電流Ｉ２０が、ｐ層２１からｎ^-層２２を経
て、端子ＶＳ１へ向かって流れる。このため、ｎ^-層２
２に電圧降下が発生することによりMOSトランジスタ１
５のｐｎｐ型の寄生バイポーラトランジスタがオンした
り、あるいは、電流Ｉ２０が、ｐウェル領域２３を横方
向（半導体基板１９の主面に沿った方向）に流れること
により、ｐウェル領域２３とｎ⁺領域４７との間が順バ
イアスされ、その結果、MOSトランジスタ１４および１
５が構成するCMOSトランジスタのｐｎｐｎ構造の寄生サ
イリスタがオンし、いわゆるラッチアップ状態が生起さ
れる場合がある。

【００４０】以上のように、従来の駆動装置１００で
は、電力変換装置４に用いられたときに、配線に存在す
る寄生インダクタンスに由来して、負の電圧（逆バイア
ス）が定格耐圧を超えて、印加される場合があり、それ
にともなって、通常動作が影響を受ける場合があるとい
う問題点があった。

【００４１】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、逆バイアスの
印加による影響を減殺することのできる駆動装置、およ
び、当該駆動装置を備える電力変換装置を提供すること
を目的とする。

【００４２】

【課題を解決するための手段】第１の発明の装置は、駆
動装置であって、第１端子と第２端子の間に介挿され、
スイッチング素子、順電流が前記スイッチング素子の主
電流として流れる向きに接続されたダイオード、およ
び、抵抗素子が、前記第１端子から前記第２端子へと向
かって順に直列に接続されたレベルシフタと、前記第２
端子と第３端子とから電源電圧が供給され、前記第３端
子の電位を基準とする前記抵抗素子と前記ダイオードと
の接続部の電圧のレベルに応じて、ハイレベルまたはロ
ウレベルの信号を出力する増幅器と、を備える。

【００４３】第２の発明の装置は、第１の発明の駆動装
置において、前記スイッチング素子、前記ダイオード、
および、前記増幅器が、絶縁層とその上に形成された半
導体層とを有する単一の半導体基板に作り込まれてお
り、前記スイッチング素子の要素が形成された前記半導
体層の中の領域、および、前記ダイオードの要素が形成
された前記半導体層の中の領域の各々が、前記半導体層
に選択的に形成された溝分離領域によって、自身以外の
素子と素子分離されている。

【００４４】第３の発明の装置は、第２の発明の駆動装
置において、前記第２端子にカソード電極が接続された
別のダイオードをさらに備え、当該別のダイオードが、
前記単一の半導体基板に作り込まれており、前記別のダ
イオードの要素が形成された前記半導体層の中の領域
が、前記半導体層に選択的に形成された溝分離領域によ
って、自身以外の素子と素子分離されている。

【００４５】第４の発明の装置は、電力変換装置であっ
て、第２または第３の発明の駆動装置と、前記増幅器の
出力に一端が接続された別の抵抗素子と、制御電極が前
記別の抵抗素子の他端に接続された別のスイッチング素
子と、を備え、前記別のスイッチング素子が、前記単一
の半導体基板に作り込まれており、前記別のスイッチン
グ素子の要素が形成された前記半導体層の中の領域が、
前記半導体層に選択的に形成された溝分離領域によっ
て、自身以外の素子と素子分離されている。

【００４６】

【発明の実施の形態】1. 実施の形態１．図１は、この発明の実施の形態１の駆動装置の縦断面図
である。また、図２は、図１の駆動装置２０１の回路構
造を示す回路図である。なお、冗長な説明を避けるため
に、以下の図において、図５〜図９に示した従来の装置
と同一部分または相当部分（同一の機能をもつ部分）に
ついては、同一符号を付してその説明を略する。

【００４７】図１および図２の駆動装置２０１の全体の
回路構造は、図６に示した従来の駆動装置１００と同一
に描かれる。図１および図２は、駆動装置２０１の中
で、図６のレベルシフタ１００ｂおよび増幅器１００ｃ
に相当する部分を描いている。駆動装置２０１は、単一
チップの半導体装置として構成されている。すなわち、
駆動装置２０１を構成する各素子は、単一の半導体基板
１８に作り込まれている。

【００４８】半導体基板１８は、ｎ基底層３１、その上
に形成された絶縁層３２、および、その上に形成された
活性層としてのｎ^-層３３を備えている。すなわち、駆
動装置２０１は、ＳＯＩ（Semiconductor On Insulato
r）基板を備えている。ｎ基底層３１、絶縁層３２、お
よび、ｎ^-層３３は、それぞれ一例として、シリコン基
板、ＳｉＯ₂層、および、シリコン層である。ｎ基底層
３１は、端子ＶＳＳに接続されることにより、接地され
ている。

【００４９】半導体基板１８には、スイッチング素子１
１、および、MOSトランジスタ１４，１５に加えて、ダ
イオード１６が作り込まれている。ダイオード１６は、
図２が示すように、抵抗素子１２（あるいは、MOSトラ
ンジスタ１４，１５のゲート電極）とスイッチング素子
１１との間に、順電流がスイッチング素子１１をドレイ
ン電流として流れる向きに、介挿されている。

【００５０】図１に戻って、スイッチング素子１１およ
びダイオード１６は、いずれも、高電圧が印加される素
子であり、トレンチ分離（溝分離）領域３４，７２，７
３によって、MOSトランジスタ１４，１５などの素子か
ら、素子分離されている。トレンチ分離領域３４，７
２，７３は、ｎ^-層３３に、その上主面から絶縁層３２
に達するように選択的に形成された溝であるトレンチ
に、絶縁物が埋設されることによって形成されている。
埋設される絶縁物は、例えば、ＳｉＯ₂である。したが
って、スイッチング素子１１およびダイオード１６の各
々は、その底面および側面のすべてが絶縁層で包囲され
ている。トレンチ分離領域３４，７２，７３の断面形状
は、図１に示すような矩形に限られず、例えば、Ｕ字
型、あるいは、いわゆるＥＰＩＣ基板として知られる基
板に採用されるＶ字型であってもよい。本明細書では、
これらいずれの形態をも含めて、トレンチ分離領域と称
する。

【００５１】ｎ^-層３３には、各素子を構成する各種の
半導体領域が作り込まれている。MOSトランジスタ１
４，１５およびスイッチング素子１１では、各半導体領
域は、図８において同一符号が付された各半導体領域と
同一に構成される。ただし、スイッチング素子１１で
は、ｎ⁺領域２５を覆うように、ｎバッファ領域７５が
形成されるのが望ましい。ｎバッファ領域７５は、スイ
ッチング素子１１において、パンチスルーを防止し、そ
の耐圧を向上させるという効果をもたらす。また、図８
の接合分離領域２４と同様のｐ⁺領域を、絶縁層３２に
達するまで、ｐウェル領域４９の下方に延在するように
形成するのが望ましい。それにより、スイッチング素子
１１における空乏層の伸びを抑え、ドレイン電流を高め
ることが可能となる。

【００５２】ダイオード１６では、ｎ^-層３３の上主面
にｐ⁺領域７０およびｎ⁺領域７１が選択的に形成されて
いる。ｐ⁺領域７０はｎ⁺領域７１の周囲に環状に形成さ
れている。そして、ｐ⁺領域７０にはアノード電極３６
が接続され、ｎ⁺領域７１にはカソード電極３５が接続
されている。アノード電極３６は、配線を通じてゲート
電極４０，４１に接続されており、カソード電極３５
は、配線を通じてドレイン電極３０に接続されている。
図示を略するが、駆動装置２０１を構成する他の回路要
素（入力バッファ１００ａ、および、増幅器１００ｄ）
も、同様に、同一の半導体基板１８に作り込まれてい
る。

【００５３】このように、半導体層が絶縁層の上に形成
され、半導体層の中に、各素子を構成する半導体領域が
形成され、さらに、トレンチ分離領域によって、素子分
離がなされた構造は、「誘電体分離基板」と称される。
すなわち、駆動装置２０１は、誘電体分離基板を採用し
ている。

【００５４】駆動装置２０１では、誘電体基板が用いら
れるために、図８に示した寄生ダイオードＤ２０が存在
しないので、端子ＶＳ１の電位が負の方向に引き下げら
れても、増幅器１００ｃにおいて、寄生バイポーラトラ
ンジスタ、あるいは、寄生サイリスタのターンオンとい
う現象が防止される。また、抵抗素子１２（あるいは、
MOSトランジスタ１４，１５のゲート電極）とスイッチ
ング素子１１との間に、ダイオード１６が介挿されてい
るので、寄生ダイオードＤ１０を通じて流れる電流Ｉ１
０が、ダイオード１６によって阻止される。このため、
ゲート電極４０，４１の電位が上昇するという不都合が
生じない。

【００５５】また、電流Ｉ１０，Ｉ２０とは別に、端子
ＶＳ１の電位が時間とともに急速に変動するのにともな
ってｎ^-層３３に誘起される変位電流をも抑制するに
は、例えば、特開平９−２４７５９号公報（以下、文献
１）に開示される従来周知の技術を用いるとよい。

【００５６】2. 実施の形態２．実施の形態１の駆動装置２０１は、誘電体基板を採用し
ているので、この誘電体基板にさらに、図６に示したダ
イオードＤ１０２をも作り込むことが可能となる。実施
の形態２では、そのように構成された駆動装置について
説明する。

【００５７】図３が示す駆動装置２０２では、半導体基
板１８に、スイッチング素子１１、ダイオード１６、お
よび、MOSトランジスタ１４，１５に加えて、ダイオー
ド１０２が作り込まれている。なお、図３では、簡単の
ために、図１の切断線Ｂ−Ｂより右側の部分の図示を略
している。

【００５８】ダイオード１６も、高電圧が印加される素
子であり、トレンチ分離領域７３，８６によって、他の
素子から素子分離されている。ダイオード１０２では、
ｎ^-層３３の上主面にｐ⁺領域８４およびｎ⁺領域８５が
選択的に形成されている。ｐ ⁺領域８４は、ｎ⁺領域８５
の周囲に環状に形成されている。そして、ｐ⁺領域８４
にはアノード電極８１が接続され、ｎ⁺領域８５にはカ
ソード電極８２が接続されている。カソード電極８２
は、配線を通じて、端子ＶＢ１に接続されている。

【００５９】このように、単一の半導体基板１８に、ダ
イオードＤ１０２をも含めて集積化されているので、電
力変換装置４の組み立て工程における部品点数、および
工数を削減することができ、組み立てに要するコストを
削減することができる。さらに、回路要素間の配線を短
くすることができるので、配線の寄生インダクタンスを
低減することができ、それにより、配線に生じるサージ
電圧を低く抑えることが可能となる。

【００６０】なお、ダイオード１０２には、逆回復特性
の高速性が望まれる。このため、ダイオードＤ１０２に
は、例えば、「信学技報」vol. 97(No.557)pp.15-19
（以下、文献２）および、「信学技報」vol. 97(No.55
7)pp.21-26（以下、文献３）に開示される技術を適用し
て、アノード領域からのホール注入を抑制した従来周知
の構造を採用するのが望ましい。

【００６１】3. 実施の形態３．実施の形態１の駆動装置２０１は、誘電体基板を採用し
ているので、この誘電体基板にさらに、電力変換装置４
の出力部に備わるスイッチング素子Ｔ１，Ｔ２を作り込
むことも可能となる。実施の形態３では、そのように構
成された電力変換装置について説明する。

【００６２】図４が示す電力変換装置２０３では、半導
体基板１８に、スイッチング素子１１、ダイオード１
６、および、MOSトランジスタ１４，１５に加えて、ス
イッチング素子Ｔ１が作り込まれている。図４では、簡
単のために、図１における切断線Ａ−Ａと切断線Ｂ−Ｂ
に挟まれた部分の図示を略している。

【００６３】図４の例では、スイッチング素子Ｔ１はIG
BTとして形成されている。スイッチング素子Ｔ１も、高
電圧が印加される素子であり、トレンチ分離領域７３，
９０によって、他の素子から素子分離されている。スイ
ッチング素子Ｔ１が作り込まれる領域では、その中央部
において、ｐ⁺領域９６がｎ^-層３３の上主面に選択的に
形成されている。

【００６４】ｐ⁺領域９６の周辺には、ｐウェル領域９
１がｎ^-層３３の上主面に選択的に形成されている。ｐ
ウェル領域９１は、ｐ⁺領域９６を包囲するように環状
に形成されている。ｐウェル領域９１の露出面には、ｎ
⁺領域９２とｐ⁺領域９３とが、選択的に形成されてい
る。ｎ⁺領域９２とｐ⁺領域９３も環状に形成されてい
る。

【００６５】ｎ^-層３３とｎ⁺領域９２とに挟まれたｐウ
ェル領域９１の露出面は、チャネル領域として機能す
る。このチャネル領域には、絶縁膜２０を介して、ゲー
ト電極９９が対向している。ｎ⁺領域９６には、コレク
タ電極９７が接続され、ｎ⁺領域９２とｐ⁺領域９３の双
方には、エミッタ電極９８が接続されている。ゲート電
極９７は、抵抗素子１０４を通じて、ゲート電極４０，
４１へ接続されている。

【００６６】スイッチング素子Ｔ１では、ｐ⁺領域９６
を覆うように、ｎバッファ領域９５が形成されるのが望
ましい。ｎバッファ領域９５は、スイッチング素子Ｔ１
において、パンチスルーを防止し、その耐圧を向上させ
るという効果をもたらす。また、図８の接合分離領域２
４と同様のｐ⁺領域を、絶縁層３２に達するまで、ｐウ
ェル領域９１の下方に延在するように形成するのが望ま
しい。それにより、スイッチング素子Ｔ１における空乏
層の伸びを抑え、コレクタ電流を高めることが可能とな
る。

【００６７】このように、単一の半導体基板１８に、ス
イッチング素子Ｔ１をも含めて集積化されているので、
電力変換装置４の組み立て工程における部品点数、およ
び工数を削減することができ、組み立てに要するコスト
を削減することができる。さらに、回路要素間の配線を
短くすることができるので、配線の寄生インダクタンス
を低減することができ、それにより、配線に生じるサー
ジ電圧を低く抑えることが可能となる。

【００６８】また、図６に示したダイオードＤ１をも、
単一の半導体基板１８に作り込むことも可能である。ダ
イオードＤ１は、図３が示すダイオードＤ１０２と同様
に構成可能であり、また、高電圧が印加されるので、ト
レンチ分離領域によって、他の素子と分離される。この
ように構成された電力変換装置の構造については、図３
および図４から自明であるので、図示を略する。また、
ダイオードＤ１をも含めた各種の回路要素が単一の半導
体基板１８に集積化されるので、組立コストの節減およ
びサージ電圧の抑制が、さらに効果的に実現する。

【００６９】また、スイッチング素子Ｔ１およびダイオ
ードＤ１で代表させたが、他のスイッチング素子Ｔ２〜
Ｔ６、ダイオードＤ２〜Ｄ６（図５）をも、単一の半導
体基板１８に組み込むことが、当然ながら可能である。

【００７０】なお、ダイオードＤ１〜Ｄ６には、逆回復
特性の高速性が望まれる。このため、ダイオードＤ１〜
Ｄ６には、例えば、上記した文献２および文献３に開示
される技術を適用して、アノード領域からのホール注入
を抑制した従来周知の構造を採用するのが望ましい。

【００７１】

【発明の効果】第１の発明の装置では、レベルシフタと
増幅器とを備えるので、電力変換器の出力部を駆動する
駆動装置として使用することができる。しかも、レベル
シフタにダイオードが備わっているので、第１端子と第
３端子との間に逆バイアスが印加されても、スイッチン
グ素子を逆流する電流によって、増幅器の動作が影響を
受けるのを防止することができる。

【００７２】第２の発明の装置では、絶縁層とその上に
形成された半導体層とを有する単一の半導体基板に各素
子が作り込まれ、かつ、トレンチ分離が採用されている
ので、第３端子と第１端子との間に逆バイアスが印加さ
れても、増幅器の動作に影響する電流が半導体層を流れ
ることを防止することができる。

【００７３】第３の発明の装置では、カソード電極が第
２端子に接続された別のダイオードが単一の半導体基板
に作り込まれ、他の素子とトレンチ分離領域されている
ので、この別のダイオードを高耐圧のブートストラップ
ダイオードとして利用することができる。しかも、電力
変換装置の組立に要する工数、コストを節減し得るとと
もに、配線の寄生インダクタに起因するサージ電圧を抑
制することができる。

【００７４】第４の発明の装置では、電力変換装置の出
力部に属し、高電圧が印加されるスイッチング素子が、
トレンチ分離されることにより、駆動装置とともに、単
一の半導体基板に作り込まれているので、電力変換装置
の組立に要する工数、コストを節減し得るとともに、配
線の寄生インダクタに起因するサージ電圧を抑制するこ
とができる。

【図面の簡単な説明】

【図１】実施の形態１の駆動装置の縦断面図である。

【図２】実施の形態１の駆動装置の回路図である。

【図３】実施の形態２の駆動装置の縦断面図である。

【図４】実施の形態３の駆動装置の縦断面図である。

【図５】従来の電力変換装置の回路図である。

【図６】従来の電力変換装置の回路図である。

【図７】従来の駆動装置の回路図である。

【図８】従来の駆動装置の縦断面図である。

【図９】従来の電力変換装置の各部の信号波形を示す
波形図である。

【符号の説明】

１１，Ｔ１スイッチング素子、１２抵抗素子、１
６，１０２ダイオード、１８半導体基板、３３半
導体層、３２絶縁層、３４，７２，７３，８６，９０
トレンチ分離領域、１００ｂレベルシフタ、１０２
ｃ増幅器、ＶＢ１端子（第２端子）、ＶＳ１端子
（第３端子）、ＶＳＳ端子（第１端子）。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F048 AA09 AB07 AB10 AC03 AC07 AC10 BA16 BG14 CA04 CC01 CC06 CC08 CC16 5F110 AA03 AA04 AA16 AA22 BB20 CC02 DD05 DD13 NN62 5H007 AA17 CA01 CB05 CC23 DB03 DB09 HA03 5H740 BA11 BB05 BB08 HH05 PP01 PP02

Claims

【特許請求の範囲】

【請求項１】第１端子と第２端子の間に介挿され、ス
イッチング素子、順電流が前記スイッチング素子の主電
流として流れる向きに接続されたダイオード、および、
抵抗素子が、前記第１端子から前記第２端子へと向かっ
て順に直列に接続されたレベルシフタと、前記第２端子と第３端子とから電源電圧が供給され、前
記第３端子の電位を基準とする前記抵抗素子と前記ダイ
オードとの接続部の電圧のレベルに応じて、ハイレベル
またはロウレベルの信号を出力する増幅器と、を備える
駆動装置。
【請求項２】前記スイッチング素子、前記ダイオー
ド、および、前記増幅器が、絶縁層とその上に形成され
た半導体層とを有する単一の半導体基板に作り込まれて
おり、前記スイッチング素子の要素が形成された前記半
導体層の中の領域、および、前記ダイオードの要素が形
成された前記半導体層の中の領域の各々が、前記半導体
層に選択的に形成された溝分離領域によって、自身以外
の素子と素子分離されている、請求項１に記載の駆動装
置。
【請求項３】前記第２端子にカソード電極が接続され
た別のダイオードをさらに備え、当該別のダイオードが、前記単一の半導体基板に作り込
まれており、前記別のダイオードの要素が形成された前
記半導体層の中の領域が、前記半導体層に選択的に形成
された溝分離領域によって、自身以外の素子と素子分離
されている、請求項２に記載の駆動装置。
【請求項４】請求項２または請求項３に記載の駆動装
置と、前記増幅器の出力に一端が接続された別の抵抗素子と、制御電極が前記別の抵抗素子の他端に接続された別のス
イッチング素子と、を備え、前記別のスイッチング素子が、前記単一の半導体基板に
作り込まれており、前記別のスイッチング素子の要素が
形成された前記半導体層の中の領域が、前記半導体層に
選択的に形成された溝分離領域によって、自身以外の素
子と素子分離されている、電力変換装置。