CN104852572A - 高耐压集成电路装置 - Google Patents

高耐压集成电路装置 Download PDF

Info

Publication number
CN104852572A
CN104852572A CN201510084893.7A CN201510084893A CN104852572A CN 104852572 A CN104852572 A CN 104852572A CN 201510084893 A CN201510084893 A CN 201510084893A CN 104852572 A CN104852572 A CN 104852572A
Authority
CN
China
Prior art keywords
region
potential
areas
withstand
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510084893.7A
Other languages
English (en)
Other versions
CN104852572B (zh
Inventor
山路将晴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN104852572A publication Critical patent/CN104852572A/zh
Application granted granted Critical
Publication of CN104852572B publication Critical patent/CN104852572B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/18—Modifications for indicating state of switch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computing Systems (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)

Abstract

本发明提供一种能够抑制由负电压浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏的高耐压集成电路装置。提供一种如下的高耐压集成电路装置，即通过以包围作为高电位区域的n阱区(3)的方式在作为耐压区域的n阱区(4)设置具有贯通n阱区(4)而到达p基板(1)的缺失部(63a)的p-开口部(63)，从而能够抑制由负电压浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏。

Description

高耐压集成电路装置
技术领域
本发明涉及高耐压集成电路装置(HVIC)。特别涉及防止了因负电压浪涌输入到电路内时流通的过电流而产生错误动作的高耐压集成电路装置。
背景技术
作为对构成PWM逆变器等的电力逆变换(直流交流变换)用电桥电路的上侧臂的开关功率器件进行驱动的单元，使用利用了高耐压结的元件分离方式的HVIC。HVIC可以通过具备检测开关功率器件异常时的过电流和/或温度的单元来实现高功能化，和/或通过不利用变压器和/或光电耦合器等进行电绝缘来实现电源系统的小型化、低成本化。
图7是表示逆变器等电力变换装置的开关功率器件和驱动该开关功率器件的以往的HVIC的连接例的说明图。图7中示出两个开关功率器件(这里为IGBT114、IGBT115)串联连接而成的半桥的例子。图7所示的电力变换装置通过使其上臂的IGBT115和下臂的IGBT114交替导通而从作为输出端子的Vs端子交替输出高电位或低电位，向L负载118供给交流电力(流通交流电流)。
即，输出高电位的情况下，以上臂的IGBT115导通、下臂的IGBT114关断的方式使IGBT114和IGBT115动作。另外，反之输出低电位的情况下，以上臂的IGBT115关断、下臂的IGBT114导通的方式使IGBT114和IGBT115动作。应予说明，与IGBT114、IGBT 115反向并联连接的二极管为FWD(FreeWheeling Diode：续流二极管)116、FWD 117。在之间，在作为驱动元件的HVIC111中，向下臂的IGBT114传送的栅极信号以GND为基准输出信号，向上臂的IGBT115传送的栅极信号以Vs端子为基准输出信号。因此，HVIC111需要具备电平转换功能。
应予说明，对于图7中的符号，Vss是作为主电路电源的高电压电源的高电位侧。GND为接地(Ground)。Vs是从Vss电位变动到GND电位的中间电位。H-VDD是以Vs为基准的第二低电压电源113的高电位侧。L-VDD是以GND为基准的第一低电压电源112的高电位侧。在采用自举电路方式的情况下，第二低电压电源113由利用连接到L-VDD和H-VDD之间的外置限幅二极管(未图示)进行充电的外部电容器(未图示)构成。
另外，H-IN是被输入到与上拉电路连接的低端侧的C-MOS电路的栅极的输入信号和输入端子。L-IN是被输入到与下臂的IGBT114的栅极连接的低端侧的C-MOS电路的栅极的输入信号和输入端子。另外，H-OUT是向上臂的IGBT115的栅极输出的高端侧的C-MOS电路的输出信号和输出端子。L-OUT是向下臂的IGBT114的栅极输出的输出信号和输出端子。另外，ALM-IN是检测出上臂的IGBT115的温度和/或过电流时的检测信号119的输入信号和输入端子。ALM-OUT是进行了下拉的检测信号的输出信号和输出端子。
图8和图9是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图。图8是包含上拉电路的电路图，图9是包含下拉电路的电路图。图8、图9中，符号120是以中间电位Vs为基准的图7中示出的第二低电压电源113的高电位侧的端子。
其中，作为周边电路，示出了传递电平转换电路的输入信号的低端侧的C-MOS电路和将电平转换电路的输出信号传递到上臂的IGBT115的高端侧的C-MOS电路。应予说明，以下的说明中p表示p型，n表示n型。
图8中，若向低端电路输入输入信号(H-IN)，则该信号经由低端电路的C-MOS电路输入到上拉电路的n沟道MOSFET41的栅极。通过该信号，n沟道MOSFET41导通、关断，上拉电路的输出信号从输出部101输出，根据该信号，高端电路的C-MOS电路进行导通、关断，从而输出信号(H-OUT)被输出。该输出信号变换为以中间电位Vs为基准的信号。该输出信号被输入到上臂的IGBT115的栅极，使上臂的IGBT115导通、关断。在上臂的IGBT115为n沟道型的情况下，图8的上拉电路是必要的。
图9中，下拉电路由p沟道MOSFET43和电平转换电阻72构成。在电平转换电阻72，并列连接有二极管76。ALM-IN的信号被输入到高端电路的C-MOS电路的栅极，C-MOS电路的输出信号被输入到下拉电路的p沟道MOSFET43的栅极。通过导通、关断p沟道MOSFET43，从而低端侧的信号从下拉电路的输出部102输出，将从高端电路的C-MOS电路的输出进行了下拉的信号在低端侧从ALM-OUT作为检测信号被输出。
对于开关功率器件而言，除了应用在电动机控制用的逆变器之外，还在大容量的PDP(等离子显示屏)、液晶面板等的电源用途，空调和灯饰之类的家电用逆变器等很多的领域中被广泛使用，除了IGBT以外，还使用功率MOSFET。
这些电动机和/或灯饰等成为图7所示的电感负载。因此，HVIC的Vs端子和/或H-VDD端子受到印刷电路基板上的甚至包括布线和/或负载等的电缆等带来的寄生电感成分等的影响。由于该寄生电感成分，上臂的IGBT115关断时，HVIC111的Vs端子和/或H-VDD端子相对于地电位(图7的GND端子)向负电位侧变动。该变动成为高端电路的错误动作和/或闩锁效应导致元件损坏的原因。
图10是以往的HVIC的电平转换电路的详细图。图10(a)是上拉电路图，图10(b)是下拉电路图。
图10(a)所示的上拉电路构成为，具备电平转换电阻71、和漏极与该电平转换电阻71连接的n沟道MOSFET41，将电平转换电阻71与n沟道MOSFET41的连接部作为上拉电路的输出部101。
如上述那样，H-VDD相对于GND电位处于非常低的电位时(施加了过大的负电压浪涌时)，为了防止电平转换电阻71被热损坏，而在电平转换电阻71并联连接有二极管75。另外，在H-VDD施加有过电压的情况下，二极管75具有防止在高端电路的C-MOS电路的MOSFET的栅极施加过大的电压的功能。在该二极管75中，通常大多使用齐纳二极管。另外，在n沟道MOSFET41中，反向并联地内置有体二极管42。
另一方面，图10(b)所示的下拉电路构成为，具备p沟道MOSFET43和与其漏极连接的电平转换电阻72，将电平转换电阻72与p沟道MOSFET43的连接部作为下拉电路的输出部102。
H-VDD相对于GND处于非常低的电位时，为了防止电平转换电阻72被热损坏，在电平转换电阻72并联连接有二极管76。另外，p沟道MOSFET43进行导通动作时在H-VDD施加有过电压的情况下，二极管76具有防止在低端电路的C-MOS电路的MOSFET的栅极施加过电压的功能。另外，p沟道MOSFET43进行导通动作时具有防止在H-VDD施加过电压的功能。另外，在p沟道MOSFET43反向并列连接有体二极管44。
图11是表示现有的自分离型的高耐压集成电路装置500的高端电路、低端电路的各自的逻辑部和上拉电路部以及高耐压结终端区域(HVJT)的主要部分的剖视图。应予说明，图11中的符号21为p偏置区域，符号23、27、33、37为成为源区的区域，符号24、26、34、36为成为漏区的区域，符号22、28、32、38为成为接触部的区域。另外，符号25、29、35、39为栅电极。在各栅电极与基板1之间形成有未图示的栅氧化膜。另外，在栅氧化膜上，虽然未图示但形成有层间绝缘膜和保护膜。
图11中，在与GND电位连接的p基板1的表面层，形成有n阱区2和n阱区3。在n阱区2内，例如形成有低端电路的CMOS电路等。在n阱区3，例如形成有电平转换电路和/或高端电路的C-MOS电路等。
电平转换用的n沟道MOSFET41具备：成为耐压区域的n-阱区4；与n-阱区4接触的p共用电位区域61；形成在p共用电位区域61的表面层上的n源区53和p接触区域56；形成于n-阱区4的表面层的n漏区52；以及在被n源区53与n漏区52夹住的p共用电位区域61上隔着栅氧化膜(未图示)而形成的栅电极55。
该n沟道MOSFET41的n漏区52通过表面金属布线经由电平转换电阻71与H-VDD连接。对于高耐压集成电路装置500，将n沟道MOSFET41的n漏区52与电平转换电阻71的连接部设为上拉电路的输出部101。
对于输出部101，该上拉用的n沟道MOSFET41导通时输出低电位，关断时输出高电位。因此，高耐压集成电路装置500可以进行作为不同基准电位间的信号传递的电平转换动作。
如上述那样，在关断上臂IGBT115的时刻，向Vs端子输入相对于GND电位为负电位的电涌。该中间电压Vs可以使用以下式(1)进行计算。
Vs＝L×dI/dt…(1)
当中间电压Vs比GND电位减去Vsupply和Vf的合计值而得到的值低时，半导体晶片的内部寄生二极管开始导通。应予说明，Vsupply为第二低电压电源113或未图示的自举电容器的两端间的电池电压，Vf为寄生二极管45、46的正向电压下降值。
在中间电压Vs被大幅拉向负方向的情况下，过电流流过芯片，其结果，有高端电路发生错误动作，或芯片发生故障的可能。被拉向负电压期间，甚至包括印刷电路基板上的布线和/或负载等的电缆等的寄生电感成分(L1)与流过IGBT115的导通电流I1在关断期间的dI1/dt的积成比例地，尖峰状的负电涌例如在-30V左右以大约数百ns至500ns左右的周期从HVIC111被施加到Vs端子。
图12是表示图11的高端电路和电平转换器等的主要部分的配置图。在作为高电位区域的n阱区3，形成有H-VDD焊盘、H-OUT焊盘、Vs焊盘以及中间电位区域。作为中间电位区域的Vs电位区域81是指图11的p偏置区域31和p漏区34。在n阱区3的外周的表面层，带状地形成作为n接触区域的第二高浓度区域62。在第二高浓度区域62上，配置有第二信号电极203。包围该n阱区3地形成有作为耐压区域的n-阱区4。包围该n-阱区4地形成有p共用电位区域61。H-VDD电位区域82是图11中所示的形成有n接触区域32、p源区33等的区域。
另外，在p共用电位区域61的表面层，带状地形成有作为p接触区域的第一高浓度区域56。在该第一高浓度区域56上，配置有第一信号电极202。这里为了便于说明，第一信号电极202、第二信号电极203用散布的黑色方块表示。
该散布的黑色方块表示埋入形成于连结信号电极202、203和第一高浓度区域56、第二高浓度区域62的层间绝缘膜和保护膜的未图示的接触孔的金属。
与p共用电位区域61接触且包围p共用电位区域61地形成作为低电位区域的n阱区2。在该n阱区2形成有图11所示的GND基准的低端电路。在被n阱区2与n-阱区4夹住的p基板1的表面层形成有p共用电位区域61。在该p共用电位区域61的表面层形成有电平转换器的n沟道MOSFET41。另外，由第二高浓度区域62、p共用电位区域61以及被这些区域夹住的n-阱区4构成高耐压结终端区域(HVJT)。形成了电平转换器的p共用电位区域61与n-阱区4接触。
在不浪费且高效地配置上述的各区域来实现芯片尺寸的缩小化时，作为中间电位区域的Vs电位区域81的一部分配置为与第二高浓度区域62接近。将该接近的位置记为符号E(参照图12)时，位置E是作为中间电位区域的Vs电位区域81与高耐压结终端区域(HVJT)的第二高浓度区域62相互对置的位置。因此，作为中间电位区域的Vs电位区域81与高耐压结终端区域(HVJT)的对置距离是最小的位置(以下，记为对置位置E)。
作为这样的高耐压集成电路，关于高电压集成电路芯片，通过专利文献1～5更详细地进行说明。
在专利文献1中，示出了用于保护对半桥结构的功率晶体管进行驱动的高电压集成电路的电路。已公开了如下的一种高电压集成电路芯片，即对于该电路，以预计在输出节点(点)有过大的负摆幅的电路作为对象，在基板与接地之间具有限制负电压尖峰中的电流的电阻器。
另外，在专利文献2中，作为高耐压集成电路装置，公开了一种通过在属于电平转换器的开关元件的漏电极与属于放大器(C-MOS电路)的MOS晶体管的栅电极之间插入二极管而消减反向偏压的影响的装置。
另外，在专利文献3中，作为另一个的高耐压集成电路装置，公开了如下的装置，即属于电平转换器的开关元件的漏极、电平转换电阻和电流限制电阻串联连接，将电平转换电阻与电流限制抵抗之间设为上拉电路的输出部。
另外，在专利文献4中，作为另一个高耐压集成电路装置，公开了如下的装置。在共用接地节点(COM)与假想接地节点(Vs)之间利用共用的基板区域在高电压控制电路(HVIC)内部设置高耐压二极管(D3)。由此，公开了在功率器件驱动电路中，可靠地抑制由在高电位侧基准电位(假想接地Vs)所产生的负电压的下冲所导致的高电位侧电源电压的降低。
另外，在专利文献5中，作为另一个高耐压集成电路装置，记载了功率器件驱动电路。在该功率器件驱动电路中，除去位于相对于从高电位侧基准电位(假想接地Vs)区域距离较近的位置的高耐压结终端区域部的接触部，或者扩张耐压区域长度，局部地增加双重降低表面电场(double RESURF)结构。由此，公开了减少由负电压的下冲导致的高电位侧电源电压的降低所伴随的向高电位侧基准电位(假想接地Vs)区域的载流子注入量。
现有技术文献
专利文献
专利文献1：日本特开2001-210972号公报
专利文献2：日本特开2001-25235号公报
专利文献3：日本特开2008-301160号公报
专利文献4：日本特开2010-263116号公报
专利文献5：国际公开2012-176347号公报
发明内容
对于上述的图7所示的连接，对Vss的电压为1200V左右、H-VDD的电压相对于Vs高出15V左右的电位的情况进行说明。
上臂的IGBT115进行导通动作、下臂的IGBT114进行关断动作时，电流从上臂IGBT115向L负载118流通。从该状态开始，若上臂的IGBT115进行关断动作，则L负载118将维持电流，电流从GND经由下臂的FWD116流通。因此，Vs端子的电位比GND电位低，例如，也变为-30V左右。在Vs端子的电位变为-30V左右的情况下，H-VDD端子的电位变为-15V(＝-30V+15V)左右。
在图11所示的高耐压集成电路装置的结构中，p基板1和p共用电位区域61为GND电位。对Vs端子的电位降低到n阱区3、n-阱区4均成为比GND电位低的情况进行说明。
由p基板1和n阱区3构成的寄生二极管45和由p共用电位区域61和n-阱区4构成的寄生二极管46变成正向偏置，流通较大的电流。该电流经由IGBT115的栅极-发射极间的电容而流通。由于在该电流路径(path)中没有限制电流的阻抗成分，所以成为极大的脉冲电流。由于该脉冲电流，HVIC111受到损坏，或发生错误动作。
另外，在图11和图12中，若在Vs焊盘(端子)或者H-VDD焊盘(端子)施加负电压浪涌，则空穴从p共用电位区域61向n-阱区4注入(对于寄生二极管45而言，由于基板电阻率高，阳极电阻高，所以作为注入路径的作用微小)。特别是，在相对于作为中间电位区域的Vs电位区域81，对置距离较短的对置位置E的高耐压结终端区域(HVJT)中，与其他的位置相比，Vs电位区域81与p共用电位区域61之间的n-阱区4的电阻(寄生二极管46的阴极电阻)小。因此，从p共用电位区域61向n-阱区4的空穴量比其他的位置更多。注入到该n-阱区4的空穴通过作为n接触区域的第二高浓度区域62下方，并流入作为负电位Vs电位区域的p偏置区域31和p漏区36。流入到p偏置区域31的空穴从p接触区域38被拉向Vs端子。
但是，该空穴的一部分也侵入到n源区37下方，变成由n源区37、p偏置区域31以及n阱区3构成的寄生npn晶体管的栅极电流，存在因该寄生npn晶体管导通而使高端电路的逻辑部发生错误动作的情况。
并且，有时侵入到n源区37下方的空穴使由n源区37、p偏置区域31、n阱区3以及p基板1构成的寄生晶闸管导通(闩锁效应)而损坏高端电路。另外，该空穴的一部分通过n阱区3并流向p漏区34时，仍存在使高端电路的逻辑部发生错误动作的情况。
另外，在上述的专利文献1所记载的技术中，限制电流的电阻器连接到GND(接地)端子与基板之间，而并没有提及关于上述位置之外的其他位置上的连接。该电阻器由多晶硅层形成，因而负电压大的脉冲电流(数A～数十A)在Vs端子与GND端子之间的寄生二极管暂时流通时，多晶硅层可能会因过电流而热熔解，受到损坏。
另外，在上述的专利文献2所记载的技术中，为了消除反向偏置的影响而连接二极管，而并没有提及有关在利用L负载而使H-VDD变成负电位的情况下，限制体二极管和/或寄生二极管的电流的电阻、配置方法。
另外，在上述的专利文献3所记载的技术中，记载了在电平转换电路的Vs基准的低电压电源的高电位侧(H-VDD)与低电位侧(地电位)之间的路径连接有电流限制电阻。以此方式，能够防止n沟道MOSFET的体二极管和/或寄生二极管本身发生过电流损坏，和/或电平转换电路的电流容量小的位置发生过电流损坏。然而，并没有提及如何防止关于Vs基准的高端电路的寄生错误动作(错误反转)。
另外，在上述的专利文献4所记载的技术中，虽然已经记载了将高耐压二极管(D3)设置在Vs端子与位于GND电位的高电压控制电路(HVIC)的基板之间，但并没有记载将该二极管(D3)设置于作为自举电源节点的VB端子与位于GND电位的高电压控制电路(HVIC)的基板之间。
另外，在上述的专利文献5所记载的技术中，记载了除去位于相对于高端电路部的Vs电位区域距离较近的位置的高耐压结终端区域部的接触部。或者扩张耐压区域长度，局部地增加双重降低表面电场(double RESURF)结构。由此，减少由负电压的下冲导致的高电位侧电源电压的降低所伴随的向Vs电位区域的载流子注入量的配置方法。但是，虽然能够抑制某个负电压浪涌期间的高端电路的错误动作和/或损坏，但负电压值大的情况和/或负电压脉冲期间变长的情况下，载流子也大量注入Vs电位区域，所以无法防止高端电路的错误动作和/或损坏。因此，效果受限。
为了解决上述的课题，本发明的目的在于提供一种能够抑制由负电压浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏的高耐压集成电路装置。
技术手段
为了解决上述的课题，实现本发明的目的，从而本发明的高耐压集成电路装置构成为，是对串联连接的两个功率晶体管的高电位侧功率晶体管进行驱动的高耐压半导体集成电路装置，具备：形成在第一导电型的半导体层的表面层或者表面上的第二导电型的高电位区域；形成在上述半导体层的表面层或者表面上，且与上述高电位区域接触并包围上述高电位区域，杂质浓度比上述高电位区域杂质浓度低的第二导电型的耐压区域；在上述半导体层的表面层或者表面上，与上述耐压区域接触并包围上述耐压区域的第一导电型的共用电位区域；形成在上述高电位区域内的第一导电型的中间电位区域；形成于上述高电位区域的表面层的第二导电型的第二高浓度区域；形成于上述共用电位区域的表面层的第一导电型的第一高浓度区域；与上述第一高浓度区域接触的第一信号电极；以及与上述第二高浓度区域接触的第二信号电极，上述中间电位区域是构成形成在上述高电位区域内的电路区域，且施加有处于高电压电源的高电位侧电位和作为该高电压电源的低电位侧电位的共用电位为止之间的中间电位的区域，高电压电源是串联连接的两个上述功率晶体管的主电路电源，上述高电位区域是以上述中间电位为基准施加有低电压电源的高电位侧的电位的区域，在高耐压结终端区域为包含上述耐压区域、上述共用电位区域、上述第一高浓度区域以及上述第二高浓度区域的区域，上述高耐压集成电路装置具备从上述高电位区域的表面到达上述第一导电型的半导体层包围上述电路区域且具有缺失部的第一导电型的开口部，在设置有上述缺失部的位置的上述共用电位区域与上述电路区域之间的上述耐压区域或上述高电位区域配置上述第一高浓度区域的配置。
[作用]
在本发明中，设置包围高端驱动电路内的Vs电位的p-开口部和在没有配置p开口部的位置设置H-VDD端子的信号电极。由此，Vs端子的电位在负方向降低，在与H-VDD端子的电位连接的高端驱动电路和高耐压结终端区域的n阱区变得与GND电位相比为过低的情况下，能够使注入寄生二极管的电流(空穴载流子注入)流通上述信号电极部，上述寄生二极管构成为以高耐压结终端区域的作为共用电位区域的p区域为阳极层、以高耐压结终端区域的作为耐压区域的n-阱区为阴极层。
由此，能够抑制向高端逻辑(Vs电位)区域暂时流通的过剩的电洞电流的注入。
其结果，能够在不增加芯片面积的情况下，防止由负电压浪涌导致的高端逻辑部的错误信号传递。另外，由于通过在上述信号电极与Vs电位区域之间配置焊盘和/或电容元件，能够利用布局效率高的构成来确保从阳极层到Vs电位区域的距离，所以能够显著抑制向Vs电位区域的空穴载流子注入量。
有益效果
根据本发明，能够提供一种通过设置具有缺失部的p-开口部，从而能够抑制由负浪涌引起的空穴的注入量而防止高端电路的错误动作和/或损坏的半导体装置。
附图说明
图1是本发明的第一实施例的高耐压集成电路装置100的主要部分俯视图。
图2(a)和图2(b)是图1的主要部分剖视图，图2(a)是按照图1的A-A'线切断的主要部分剖视图，图2(b)是按照图1的B-B'线切断的主要部分剖视图。
图3是表示产生负电压浪涌时的载流子的流动的图。
图4是本发明的第二实施例的高耐压集成电路装置200的主要部分俯视图。
图5是本发明的第四实施例的高耐压集成电路装置300的主要部分俯视图。
图6(a)和图6(b)是本发明的第五实施例的高耐压集成电路装置400的主要部分俯视图，图6(a)是第一高浓度区域56的一部分突出的情况下的图(400a)，图6(b)是第一高浓度区域56的一部分突出，开口部也在其位置突出的图(400b)。
图7是表示逆变器等电力变换装置的开关功率器件和将其驱动的以往的HVIC的连接例的说明图。
图8是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图，是包含上拉电路的电路图。
图9是表示图7所示的HVIC111的内部的电平转换电路及其周边电路的电路图，是包含下拉电路的电路图。
图10是以往的HVIC的电平转换电路图的详细图。
图11是表示以往的自分离型的高耐压集成电路装置500的高端电路、低端电路的各自的逻辑部和上拉电路部以及高耐压结终端区域(HVJT)的主要部分的剖视图。
图12是表示图11的高端电路和电平转换器等的主要部分的配置图。
图13是本发明的第三实施例的高耐压集成电路装置200a的主要部分俯视图。
图14(a)和图14(b)是图13的主要部分剖视图，图14(a)是按照图13的C-C'线切断的主要部分剖视图，图14(b)是按照图13的D-D'线切断的主要部分剖视图。
图15(a)和图15(b)是图13的主要部分剖视图，图15(a)是按照图13的C-C'线切断的主要部分剖视图，图15(b)是按照图13的D-D'线切断的主要部分剖视图。
图16(a)和图16(b)是图13的主要部分剖视图，图16(a)是按照图13的C-C'线切断的主要部分剖视图，图16(b)是按照图13的D-D'线切断的主要部分剖视图。
图17是图13的主要部分剖视图，是按照图13的C-C'线切断的主要部分剖视图。
符号说明
1：    ：p基板
2、3   ：n阱区
4      ：n-阱区、耐压区域
21、31 ：p偏置区域
22，32 ：n接触区域
23     ：p源区
24     ：p漏区
25、29、35、55 ：栅电极
26、52 ：n漏区
27、53 ：n源区
28     ：p接触区域
33     ：p源区
34     ：p漏区
41     ：n沟道MOSFET(电平转换)
42、44 ：体二极管
43     ：p沟道MOSFET
45、46 ：二极管
56     ：第一高浓度区域
61     ：p共用电位区域
62、62a、62b、62c ：第二高浓度区域
63     ：p-开口部
63a    ：缺失部
71、72 ： 电平转换电阻
75、76 ：二极管
80     ：n偏置区域
81     ：Vs电位区域
82     ：H-VDD电位区域
101、102 ：输出部
120    ：高电压电源端子
193    ：高耐压结终端区域(HVJT)
202    ：第一信号电极
202a、303d ：金属膜
202b、303e ：金属
203、203a、203b、203c         ：第二信号电极
100、200、200a、300、400、500 ：高耐压集成电路装置
H-VDD  ：高电压电源
L-VDD  ：低电压电源
GND    ：地电位(接地)
Vs     ： 中间电位
具体实施方式
通过以下实施例来说明实施方式。在本说明书和附图中，对于标记了n或者p的层和/或区域，分别指电子或者空穴为多数载流子。另外，对n、p附加的+和-分别表示与没有附加+和-的层和/或区域相比杂质浓度高和杂质浓度低。应予说明，对与现有结构的部位相同的部位标记相同的符号。
实施例1
图1和图2是本发明的第一实施例的高耐压集成电路装置100的构成图，图1是主要部分俯视图，图2(a)和图2(b)是图1的主要部分剖视图，图2(a)是按照图1的A-A'线切断的主要部分剖视图，图2(b)是按照图1的B-B'线切断的主要部分剖视图。
该高耐压集成电路装置100具备：形成于p基板1(半导体层)的表面层的作为高电位区域的n阱区3；和在上述p基板1的表面层与上述n阱区3接触，并且沿n阱区3的外周而形成的，杂质浓度比上述n阱区3低的作为耐压区域的n-阱区4。
另外，在上述p基板1的表面层，具备与上述n-阱区4接触，且沿n-阱区4的外周而形成的施加有共用电位(例如，接地电位)的p共用电位区域61、和与其接触的作为低电位区域的n阱区2。
p基板1的杂质浓度优选为2.0×1013/cm3～1.0×1015/cm3，p共用电位区域61的杂质浓度优选为2.0×1015/cm3～5.0×1018/cm3的范围。
高耐压集成电路装置100是与图7所示的HVIC111对应的装置。因此，可以具备图8和/或图9所示的电路。另外，可以将图11所示的低端电路的C-MOS形成在n阱区2，可以将高端电路的C-MOS形成在n阱区3。
在作为高电位区域的n阱区3内形成有作为中间电位区域的Vs电位区域81。Vs电位区域81是图11的p偏置区域31和p漏区34。
另外，具备形成于上述n阱区3的表面层的作为n接触区域的第二高浓度区域62和形成于上述p共用电位区域61的表面层的作为p接触区域的第一高浓度区域56。
另外，如图2所示，具备与上述第一高浓度区域56接触的第一信号电极202和与上述第二高浓度区域62接触的第二信号电极203。第一信号电极202、第二信号电极203由带状的金属膜202a、203d和埋入接触孔的金属202b、203e构成。图1中，由于图较为繁琐，所以省略了带状的金属膜202a、203d，将埋入多个接触孔的金属202b、203e作为信号电极202、203而示出。当然，也可以设置带状的接触孔而非多个点的接触孔。
形成在作为述高电位区域的n阱区3内的作为中间电位区域的Vs电位区域81是施加有处于高电压电源的高电位侧电位Vss和地电位GND之间的中间电位的区域，上述高电压电源是图7所示的串联连接的两个上述功率晶体管的主电路电源。
另外，在上述n阱区3，具备以图7所示的上述中间电位Vs为基准利用上述的第二低电压电源113施加比上述中间电位Vs高的电位(V-HDD)的H-VDD电位区域82。
另外，在n阱区3，形成有Vs电位区域81、H-VDD电位区域82、H-VDD焊盘、H-OUT焊盘、Vs焊盘、第二高浓度区域62、第二信号电极203以及具有缺失部63a的p-开口部63。
另外，高耐压结终端区域(HVJT)193是包含作为上述n-阱区4的耐压区域、上述p共用电位区域61、上述第一高浓度区域56以及上述第二高浓度区域62的区域。
另外，具备从n阱区3的表面到p基板1形成的，且具有缺失部63a的p-开口部63。另外，从防止载流子的注入的观点出发，p-开口部63优选为在n阱区3的内侧沿n阱区3的端部而配置。在缺失部63a的附近具备沿n阱区3的端部配置的一条第二高浓度区域62a(62)。另外，具备与该一条第二高浓度区域62a(62)对置配置在n阱区3内的另一条第二高浓度区域62b(62)。
具备分别与上述的两条第二高浓度区域62a、62b(62)接触的第二信号电极203a、203b(203)。
另外，在没有上述缺失部63a的位置的p-开口部63的内侧的n阱区3设置与上述不同的第二高浓度区域62c(62)，从与该第二高浓度区域62c(62)连接的第二信号电极203c(203)和与上述的第二高浓度区域62b(62)连接的第二信号电极203b(203)向H-VDD焊盘输送电压。该V-HDD焊盘的电压是形成在作为高电位区域的n阱区3的电路的电源。应予说明，符号62、203是作为符号62a、62b、62c、203a、203b、203c的总称而标记的符号。
在图1和图2所示的高耐压集成电路装置100中，形成在p基板1上的作为高端浮动电位区域的n阱区3和作为耐压区域的n-阱区4例如进行磷离子注入，其后通过高温(1100～1200℃左右)的扩散工序，分别扩散至预定的扩散深度。
另外，同样在p共用电位区域61中，进行硼杂质的离子注入，其后，利用高温(1100～1200℃程度)的扩散工序扩散至预定的扩散深度。
p-开口部63在n阱区3的形成区域的一部分例如使用与p共用电位区域61相同的扩散层形成。p-开口部63的宽度设为即使在H-VDD端子(焊盘)跳升到1200V左右的高电位时也不损害耐压特性。其通过设定为从n阱区3延伸的耗尽层彼此接触的宽度，以使p-开口部63耗尽而实现。这里，设p-开口部63的宽度大概为15～30μm左右的宽度。
其后，对用于与连接到H-VDD端子的第二信号电极203进行欧姆接触的第二高浓度区域62(n接触区域为n+区域)，例如以使表面浓度成为1×1020/cm3左右的方式进行砷的离子注入，利用其后的750～900℃左右的退火工序，以预定的深度形成。
另外，对用于与连接到GND端子的第一信号电极202进行欧姆接触的第一高浓度区域56(p接触区域为p+区域)例如以使表面浓度1×1020/cm3左右的方式进行BF2离子注入，利用其后的750℃～900℃左右的退火工序，以预定的深度形成。
其后，利用接触孔形成工序和/或金属溅射工序以及保护膜形成工序，形成由埋入接触孔的金属202b、203e和与该金属202b，203e连接的带状的金属膜202a、203d构成的第一信号电极202和第二信号电极203。在缺失部63a，HVJT193由第一高浓度区域56、p共用电位区域61、作为耐压区域的n-阱区4、作为高电位区域的n阱区3以及第二高浓度区域62a(62)构成。另外，缺失部63a以外的位置中具有第二高浓度区域62c的位置的HVJT193由第一高浓度区域56、p共用电位区域61、作为耐压区域的n-阱区4、作为高电位区域的n阱区3、p-开口部63以及第二高浓度区域62c构成。另外，缺失部63a以外的位置中没有第二高浓度区域62c的位置的HVJT193包含第一高浓度区域56、p共用电位区域61、作为耐压区域的n-阱区4、作为高电位区域的n阱区3的端部。
如图1和图2所示，在作为高端浮动电位区域(高电位区域)的n阱区3中p-开口部63内分别配置有Vs电位区域81和H-VDD电位区域82等。Vs电位区域81是形成有高端逻辑部的区域。该Vs电位区域81是图11中所示的形成有形成在p偏置区域31的NMOSFET的源区、基区、漏区和/或p漏区34等的区域。另外，H-VDD电位区域82是形成有形成在高端逻辑部的n阱区3的PMOSFET的源区、基区(图11中所示的n接触区域32和/或p源区33)等的区域。图中为了方便将该Vs电位区域81和H-VDD电位区域82分开进行表示，但实际上它们各自的区域在n阱区3内是混合地配置。
这里，如图1所示，以使p-开口部63包围Vs电位区域81、H-VDD电位区域82、各焊盘以及第二高浓度区域62c的方式进行配置。对于由p-开口部63围起的区域而言，除了具有缺失部63a的区域，通过p-开口部63与p-开口部63的外侧的区域接合分离。
图1中，在具有四边的耐压结终端区域(HVJT)中的一边(图的右侧的边)设置没有形成p-开口部63的缺失部63a。在该缺失部63a所在位置的n阱区3的端部配置第一个第二高浓度区域62a(62)，以与其对置的方式配置第二个第二高浓度区域62b(62)。并且，在p-开口部63的内侧配置第三个第二高浓度区域62c(62)。形成与这些第二高浓度区域62连接的第二信号电极203(203a、203b、203c)。这些第二信号电极203在图中如上所述由多个黑色方块表示，连接到H-VDD端子。
图2中，形成有寄生二极管46，所述寄生二极管46使第二高浓度区域62为阴极，使第一高浓度区域56(p共用电位区域61)为阳极，使被该阴极与阳极夹住的n-阱区4为漂移层。该二极管46的阴极经由缺失部63a与由p-开口部63围起的n阱区3连接。流经二极管46的空穴电流从二极管46经由缺失部63a被注入到由p-开口部63包围的n阱区3。另一方面，电子相反地经由缺失部63a从第二高浓度区域62向n-阱区4注入。因此，在以下的说明中，将该位置称为二极管电流注入区域(后述的由图3的虚线表示的区域)。
通过上述的构成，向Vs端子输入有负电压浪涌时，p-开口部63变成势垒，从而在二极管电流注入区域主导地流通电流。因此，构成电流的空穴几乎不流入Vs电位区域81，能够防止高端电路的逻辑部发生错误动作和/或受损坏。
在图1和图2中，在二极管电流注入区域侧配置高端驱动电路的H-VDD焊盘、OUT焊盘、Vs焊盘。这样，能够高效布置，使从二极管电流注入区域到Vs电位区域81间隔足够距离，能够减少空穴向Vs电位区域81的注入量。应予说明，从缺失部63a到Vs电位区域81的距离优选为100μm以上。
另外，在该实施方式中，n阱区3的端部的平面形状为四边形。n阱区3的端部的平面形状可以是由具有多个边和连接它们的圆弧部的多角形构成的形状。
p-开口部63在由具有四个边的HVJT193中的形成n沟道MOSFET41的边和与其邻接的两个边总计三个边处连续而形成。
对于p-开口部63而言，优选为至少在这三个边处，配置在Vs电位区域81和H-VDD电位区域82与HVJT193(n阱区3的端部)之间。即优选为，即使HVJT193由四个边以上构成的情况下，至少在三个边处，在Vs电位区域81和H-VDD电位区域82与HVJT193之间配置p-开口部63。
接着，对从负电压浪涌产生时的p共用电位区域61朝向作为高端电路区域的n阱区3的载流子(主要为空穴)的流动进一步进行详细说明。
图3是表示负电压浪涌产生时的载流子的流动的图。图3中，在分别经由Vs端子和H-VDD端子向第一信号电极202和第二信号电极203输入负电压的情况下，图2所示的寄生二极管46正向偏置，空穴向作为高端电路区域的n阱区3侧流动，电子向p共用电位领域61(第一高浓度区域56)侧流动。此时，空穴不流入由p-开口部63进行接合分离的位置，而是积极地流入由图3所示的虚线包围的二极管电流注入区域，空穴流入H-VDD端子的第二信号电极203。因此，抑制了空穴向由p-开口部63分隔的Vs电位区域81的流入。另外，由p-开口部63完全分隔高端电路区域的情况下(将p-开口部63配置成完全的闭环状的情况下)，从二极管46流出的电流集中流动到作为电平转换器件的n沟道MOSFET41的n漏区52。如此，在与n漏区52的前端连接的上拉电路部流入过度的电流。其结果，与上拉电路部连接的布线由于过电流受到损坏，或在上拉电路产生错误动作。
为了避免上述问题，本发明在p-开口部63设置缺失部63a，从而聚集空穴从该位置向第二高浓度区域62的流动。设置与n沟道MOSFET41的n漏区52不同的能够以低阻抗流通二极管电流的区域。换句话说，通过配置具有缺失部63a的p-开口部63，形成由虚线包围的二极管电流注入区域，由此，也起到减少向构成电平转换电路的n沟道MOSFET41的漏区的流入电流的效果。
该情况下，具有缺失部63a的p-开口部63沿n阱区3的端部配置在n阱区3的内侧。另外，通过配置两条第二高浓度区域62，能够提高减少进入Vs电位区域81的空穴量的效果。
另外，虽然未图示，但也可以在p-开口部63的外侧的n阱区3朝向n沟道MOSFET41延伸配置第二高浓度区域62。其中，作为耐压区域的n阱区4的宽度，需要配置成能够与n沟道MOSFET41相分离的程度。
另外，也可以仅配置上述相互对置的第二高浓度区域62a、62b中的任一条。其中，该情况多少会减弱空穴的吸引效果。
实施例2
图4是本发明的第二实施例的高耐压集成电路装置200的主要部分俯视图。与图1的不同点在于将具有缺失部63a的p-开口部63配置在作为耐压区域的n-阱区4内，在作为高电位区域的n阱区3的端部配置一条第二高浓度区域62。
该p-开口部63的宽度设为即使H-VDD端子(焊盘)跳升到600V左右的高电位时也不损害耐压特性。因此，p-开口部63的宽度设定为从n阱区3向p-开口部63延伸的耗尽层彼此接触的宽度，以使p-开口部63耗尽。这里，设置p-开口部63的宽度大概为10～20μm左右的宽度。该情况下可得到与图1同样的效果。
在本实施方式中，p-开口部63在HVJT193的三个边连续而形成。优选遍及这三个边，在Vs电位区域81与H-VDD电位区域82之间设置p-开口部63。
实施例3
图13和图14是本发明的第三实施例的高耐压集成电路装置200a的构成，图13是主要部分俯视图，图14是按照图13的C-C'线以及D-D'线切断的主要部分剖视图。
与图4的不同点在于，作为耐压区域的n-阱区4的第二高浓度区域62形成在与作为高电位区域的n阱区3的边界附近。该位置的HVJT193是由上述的第二高浓度区域62、作为耐压区域的上述n-阱区4、上述p共用电位区域61以及上述第一高浓度区域56构成的区域。如果以包围上述的第二高浓度区域62的方式形成n偏置区域80，则能够抑制耐压降低。可以将该n偏置区域80的杂质浓度设为在上述第一高浓度区域56与上述n-阱区4的杂质浓度之间。采用该高耐压集成电路装置200a的情况下也可得到与上述同样的效果。
应予说明，虽然未图示，但如果在作为高电位区域的n阱区3的端部与上述的第二高浓度区域62对置地增加配置另一条第二高浓度区域62，则空穴的吸引效果也会增加，因而优选。
图15(a)和图15(b)是表示第三实施例的变形例的主要部分剖视图，图15(a)是按照图13的C-C'线切断的主要部分剖视图，图15(b)是按照图13的D-D'线切断的主要部分剖视图。
该例子也是以贯通n-阱区4的方式形成p-开口部63。
与图14的不同点在于，n-阱区4由在p基板1上通过外延生长而形成的n-外延层构成，n阱区(Vs基准)3由从n+埋入层与n-外延层的表面扩散形成的n扩散层构成。此外，也可以不形成n+埋入层，以到达p基板1的方式形成n扩散层。
这样的构成也可得到本发明的效果。
图16(a)和图16(b)是表示第三实施例的变形例的主要部分剖视图，图16(a)是按照图13的C-C'线切断的主要部分剖视图，图16(b)是按照图13的D-D'线切断的主要部分剖视图。
该例中，在n-阱区4的区域内隔着预定的间隔露出p基板1。该露出部分成为开口部63。这样的构成能够通过在形成n-阱区4时，在成为开口部63的位置设置掩模而形成。另外，图16中，通过局部不形成n-阱区4的而形成开口部63，还可以是通过n-阱区4和n阱区3以一部分相互不连接的方式隔着预定的间隔而形成使p基板1露出。
这样的构成也可得到本发明的效果。
图17是表示第三实施例的变形例的主要部分剖视图，是按照图13的C-C'线切断的主要部分剖视图。
与图16的不同点在于，在n-阱区4的区域内隔着预定的间隔露出p基板1的区域上，形成p型的扩散层。该扩散层成为开口部63。
这样的构成也可得到本发明的效果。
实施例4
图5是本发明的第四实施例的高耐压集成电路装置300的主要部分俯视图。
与图1的不同点在于，在被各焊盘(H-VDD、H-OUT、Vs)与H-VDD电位区域82夹住的作为高电位区域的n阱区3集成配置高端驱动电路内的例如在滤波电路等中使用的电容元件(多晶硅电容和/或MOS电容)和电阻元件。如此，从二极管电流注入区域到Vs电位区域81为止的的距离变长，能够减少进入Vs电位区域81的空穴量。应予说明，也可以配置上述的电容元件和上述的多晶硅电阻中的一个。
实施例5
图6(a)和图6(b)是本发明的第五实施例的高耐压集成电路装置400的主要部分俯视图，图6(a)是第一高浓度区域56一部分突出的情况下的图(400a)，图6(b)是第一高浓度区域56一部分突出，在该位置p-开口部63也突出的图(400b)。
图6(a)和图6(b)中，示出了与图1不同的平面形状的HVJT193。应予说明，图6(a)、图6(b)均是HVJT193的边为六个边而不是四个边的情况。
图6(a)中，p-开口部63设置于三个边，图6(b)中设置于五个边。虽然负电压浪涌产生时的空穴向高端驱动电路内部的Vs电位区域的注入量出现少许差别(图6(b)中的降低注入量的效果较好)，但是两者都能够获得同样的效果。
另外，在全部上述的实施例1～4中，示出了在p基板1上形成扩散层的由自分离方式制成的例子。但是，另外将p基板1上的n-阱区4设为n外延层的情况和/或在p基板1上设置p外延层，在p外延层与p基板1的接合部设置n埋入层的情况也可得到同样的效果。
对上述的实施例1～4的总结如下。在高端驱动电路内的包围Vs电位区域81的p-开口部63和没有配置p-开口部63的缺失部63a设置与H-VDD端子连接的第二信号电极203。这样，Vs端子的电位向负方向降低，形成与H-VDD端子的电位连接的高端驱动电路的n阱区3与GND电位相比过低的情况下，也能够抑制向Vs电位区域81注入的空穴量。
其结果，能够在不增大芯片的面积的情况下，防止由负电压浪涌导致的高端逻辑的错误信号传递(能够防止高端逻辑的错误动作)。
应予说明，通过使在二极管46流通的的电流(空穴载流子注入)通过二极管电流注入区域并流向第二高浓度区域62，从而p-开口部63变成势垒，能够抑制向形成高端逻辑部的Vs电位区域81暂时流通的空穴的量。
另外，通过在Vs电位区域81与第二高浓度区域62之间，集成配置各焊盘和/或电容元件以及电阻元件从而成为布局效率良好的构成，据此能够有效地抑制空穴从p共用电位区域61向Vs电位区域81的注入量。
由此，在H-VDD端子或者Vs端子施加负电压的情况下，能够防止形成在Vs电位区域81的高端驱动电路的高端逻辑发生错误动作，或受到损坏。

Claims (11)

1.一种高耐压集成电路装置，其特征在于，是对串联连接的两个功率晶体管的高电位侧功率晶体管进行驱动的高耐压半导体集成电路装置，具备：
第二导电型的高电位区域，形成在第一导电型的半导体层的表面层或者表面上；
第二导电型的耐压区域，形成在所述半导体层的表面层或者表面上，且与所述高电位区域接触并包围所述高电位区域，杂质浓度比所述高电位区域低；
第一导电型的共用电位区域，在所述半导体层的表面层或者表面上，与所述耐压区域接触并包围所述耐压区域；
第一导电型的中间电位区域，形成在所述高电位区域内；
第一导电型的第一高浓度区域，形成在所述共用电位区域的表面层；
第二导电型的第二高浓度区域，形成在所述高电位区域的表面层；
第一信号电极，与所述第一高浓度区域接触；和
第二信号电极，与所述第二高浓度区域接触，
所述中间电位区域是构成形成在所述高电位区域内的电路区域，且被施加有处于高电压电源的高电位侧电位和作为该高电压电源的低电位侧电位的共用电位之间的中间电位的区域，所述高电压源是串联连接的两个所述功率晶体管的主电路电源，
所述高电位区域是以所述中间电位为基准被施加有低电压电源的高电位侧的电位的区域，
高耐压结终端区域是包含所述耐压区域、所述共用电位区域、所述第一高浓度区域以及所述第二高浓度区域的区域，
其中，所述高耐压集成电路装置具备从所述高电位区域的表面到达所述第一导电型的半导体层包围所述电路区域且具有缺失部的第一导电型的开口部，在设置有所述缺失部的位置的所述共用电位区域与所述电路区域之间的所述耐压区域或所述高电位区域配置所述第二高浓度区域。
2.根据权利要求1所述的高耐压集成电路装置，其特征在于，
所述开口部是从所述高电位区域表面贯通该高电位区域到达所述第一导电型的半导体层的第一导电型区域。
3.根据权利要求1所述的高耐压集成电路装置，其特征在于，
所述开口部是在所述高电位区域内隔开预定的间隔，使所述第一导电型的半导体层在表面露出的区域。
4.根据权利要求3所述的高耐压集成电路装置，其特征在于，
在所述第一导电型的半导体层在表面露出的区域具备第一导电型的追加扩散层。
5.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
从所述缺失部到所述中间电位区域的距离为100μm以上。
6.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
在所述电路区域中具备高电位电路区域，所述高电路电位区域被施加有低电压电源的高电位侧的电位，从所述缺失部到所述中间电位区域和所述高电位电路区域的距离为100μm以上。
7.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
所述中间电位区域被配置为与所述缺失部对置，并且接近所述开口部。
8.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
与所述电路区域连接的焊盘隔着绝缘膜被配置于被所述中间电位区域与所述缺失部夹住的所述高电位区域。
9.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
配置于所述高电位区域的电容元件和电阻元件中的至少一个配置于被所述中间电位区域与所述缺失部夹住的所述高电位区域。
10.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
所述高电位区域的端部的平面形状为具有四个以上的边和连接这些边的圆弧部的多边形时，所述开口部至少沿由所述高电位区域的端部的一边和与其相邻的两边组成的三边进行配置。
11.根据权利要求1～4中任一项所述的高耐压集成电路装置，其特征在于，
所述高电位区域的端部的平面形状为具有四个以上的边和连接这些边的圆弧部的多边形时，所述开口部至少在由所述高电位区域的端部的一边和与其相邻的两边组成的三边连续地配置于所述共用电位区域与所述中间电位区域之间。
CN201510084893.7A 2014-02-19 2015-02-16 高耐压集成电路装置 Active CN104852572B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2014029679 2014-02-19
JP2014-029679 2014-02-19
JP2015000615A JP6447139B2 (ja) 2014-02-19 2015-01-06 高耐圧集積回路装置
JP2015-000615 2015-01-06

Publications (2)

Publication Number Publication Date
CN104852572A true CN104852572A (zh) 2015-08-19
CN104852572B CN104852572B (zh) 2019-08-23

Family

ID=53798787

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510084893.7A Active CN104852572B (zh) 2014-02-19 2015-02-16 高耐压集成电路装置

Country Status (3)

Country Link
US (1) US9722019B2 (zh)
JP (1) JP6447139B2 (zh)
CN (1) CN104852572B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017086069A1 (ja) 2015-11-19 2017-05-26 富士電機株式会社 半導体装置
JP6686721B2 (ja) 2016-06-15 2020-04-22 富士電機株式会社 半導体集積回路装置
JP6880596B2 (ja) * 2016-08-10 2021-06-02 日産自動車株式会社 スイッチング装置
JP6798377B2 (ja) 2017-03-17 2020-12-09 富士電機株式会社 半導体集積回路装置
JP6996247B2 (ja) * 2017-11-17 2022-01-17 富士電機株式会社 半導体集積回路装置
JP7143734B2 (ja) * 2018-11-15 2022-09-29 富士電機株式会社 半導体集積回路
JP7188026B2 (ja) 2018-11-29 2022-12-13 富士電機株式会社 半導体集積回路
US11562995B2 (en) 2019-04-11 2023-01-24 Fuji Electric Co., Ltd. Semiconductor integrated circuit
JP7472522B2 (ja) 2019-04-11 2024-04-23 富士電機株式会社 半導体集積回路
EP4068612A4 (en) * 2019-11-25 2023-01-18 Aisin Corporation CONTROL SUBSTRATE

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025235A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
JP2001210972A (ja) * 2000-01-28 2001-08-03 Sanyo Electric Co Ltd 携帯端末
CN101350618A (zh) * 2007-05-31 2009-01-21 富士电机电子技术株式会社 电平移动电路和半导体器件
CN101882885A (zh) * 2009-05-08 2010-11-10 三菱电机株式会社 驱动桥接的功率晶体管的半导体装置
CN103038876A (zh) * 2011-06-24 2013-04-10 富士电机株式会社 高压集成电路设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056833C2 (de) 1999-11-24 2003-03-20 Int Rectifier Corp Integrierte Treiberschaltung für Halbbrückenschaltung mit zwei Leistungstransistoren
US8704328B2 (en) 2011-06-24 2014-04-22 Fuji Electric Co., Ltd. High-voltage integrated circuit device
WO2013039135A1 (ja) * 2011-09-16 2013-03-21 富士電機株式会社 高耐圧半導体装置
JP5733416B2 (ja) * 2011-11-14 2015-06-10 富士電機株式会社 高耐圧半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001025235A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 駆動装置および電力変換装置
JP2001210972A (ja) * 2000-01-28 2001-08-03 Sanyo Electric Co Ltd 携帯端末
CN101350618A (zh) * 2007-05-31 2009-01-21 富士电机电子技术株式会社 电平移动电路和半导体器件
CN101882885A (zh) * 2009-05-08 2010-11-10 三菱电机株式会社 驱动桥接的功率晶体管的半导体装置
CN103038876A (zh) * 2011-06-24 2013-04-10 富士电机株式会社 高压集成电路设备

Also Published As

Publication number Publication date
US20150236013A1 (en) 2015-08-20
JP2015173255A (ja) 2015-10-01
CN104852572B (zh) 2019-08-23
US9722019B2 (en) 2017-08-01
JP6447139B2 (ja) 2019-01-09

Similar Documents

Publication Publication Date Title
CN104852572A (zh) 高耐压集成电路装置
US9478543B2 (en) Semiconductor integrated circuit
JP5099282B1 (ja) 高耐圧集積回路装置
US10135445B2 (en) Semiconductor integrated circuit device
DE102016109235B4 (de) Elektrische baugruppe, die eine rückwärts leitende schaltvorrichtung und eine gleichrichtende vorrichtung enthält
US8704328B2 (en) High-voltage integrated circuit device
TWI557876B (zh) Semiconductor device
JP2010510662A (ja) 垂直方向過渡電圧サプレッサ（ｔｖｓ）とｅｍｉフィルタのための回路構成と製造処理
US10937905B2 (en) Transistor having double isolation with one floating isolation
JP5435138B2 (ja) 高耐圧集積回路装置
CN105122452A (zh) 半导体装置
JP2011035292A (ja) 半導体装置及び電源回路
TWI491022B (zh) 互補金氧半導體之抗鎖定
US10249623B2 (en) Semiconductor integrated circuit
US20130300487A1 (en) Semiconductor switch
TWI533435B (zh) Semiconductor device
JP2017120823A (ja) 半導体装置
KR20040025062A (ko) 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant