JP5099282B1 - 高耐圧集積回路装置 - Google Patents

Abstract

高耐圧集積回路装置（１００）は、ｐ半導体基板（１）の表面層に、ハイサイド浮遊電位領域であるｎ領域（３）と、高耐圧接合終端領域（９３）となるｎ^-領域（４）と、Ｌ−ＶＤＤ電位領域であるｎ^-領域（２）とを備える。ローサイド回路部（９１）は、ｎ^-領域（２）に配置される。高耐圧接合終端領域（９３）に配置されたピックアップ電極（５９）下には、オーミック接触するユニバーサルコンタクト領域（５８）が配置される。ユニバーサルコンタクト領域（５８）は、ｐ半導体基板（１）の表面に沿ってｐ⁺領域（５６）とｎ⁺領域（５７）とが交互に接する構成を有する。このようにユニバーサルコンタクト領域（５８）を配置することで、負サージ電圧が入力された場合に、ローサイド回路部（９１）に流れ込むキャリア量を低減することができる。これにより、ローサイド回路部（９１）のロジック部の誤動作やラッチアップによる破壊を防止することができる。
【選択図】図１

Description

この発明は、高耐圧集積回路装置に関する。

ＰＷＭインバータ等の電力逆変換（直流交流変換）用ブリッジ回路の上側アームを構成するスイッチングパワーデバイスをオン・オフ駆動する手段として、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が公知である。最近、スイッチングパワーデバイスの異常時の過電流検出・温度検出による高機能化や、電源システムの小型化・コスト低減を図るために、トランスやフォトカプラ等による電位絶縁を行わない、高耐圧接合を利用した素子分離方式のＨＶＩＣが採用されている。

図９は、インバータなどの電力変換装置を構成するスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。図９には、２つのスイッチングパワーデバイス（ここではＩＧＢＴ１１４，１１５：絶縁ゲート型バイポーラトランジスタ）が直列に接続された半ブリッジの例が示されている。図９に示す電力変換装置は、この半ブリッジの上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４を交互にオンさせることで出力端子であるＶｓ端子から高電位あるいは低電位を交互に出力して、Ｌ負荷１１８に交流電力を供給している。

すなわち、高電位を出力する場合には、上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。一方、低電位を出力する場合には、上アームのＩＧＢＴ１１５がオフし下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。尚、ＩＧＢＴ１１４，１１５に逆並列に接続されたダイオードは、還流ダイオードのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）１１６，１１７である。

動作期間中は、駆動素子であるＨＶＩＣ１１１において、下アームのＩＧＢＴ１１４へのゲート信号はＧＮＤを基準にしてＬ−ＯＵＴから出力され、上アームのＩＧＢＴ１１５へのゲート信号はＶｓ端子の電位を基準にしてＨ−ＯＵＴから出力される。Ｖｓ端子の電気を基準にして信号をＨ−ＯＵＴから出力するためには、ＨＶＩＣ１１１はレベルシフト機能を備える必要がある。

尚、図９中の符号で、Ｖｓｓは、高電圧電源（主回路電源）の高電位側を示す。ＧＮＤは、グランド（接地）である。Ｖｓは、Ｖｓｓ電位からＧＮＤ電位まで変動する中間電位である。Ｈ−ＶＤＤは、Ｖｓ端子の電位を基準とする低電圧電源１１３の高電位側である。Ｌ−ＶＤＤは、ＧＮＤを基準とする低電圧電源１１２の高電位側である。

また、Ｈ−ＩＮは、レベルアップ回路と接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子である。Ｌ−ＩＮは、下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子である。

また、前記したように、Ｈ−ＯＵＴは、上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣ−ＭＯＳ回路の出力信号および出力端子である。Ｌ−ＯＵＴは、下アームのＩＧＢＴ１１４のゲートへ出力する出力信号および出力端子である。

また、ＡＬＭ−ＩＮは、上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号１１９の入力信号および入力端子である。ＡＬＭ−ＯＵＴは、レベルダウンされた検出信号の出力信号および出力端子である。

図１０および図１１は、レベルシフト回路とその周辺回路を示す回路図である。図１０はレベルアップ回路を含む回路図であり、図１１はレベルダウン回路を含む回路図である。図１０，１１において、符号１２０は、Ｖｓ端子を基準とする低電圧電源１１３の高電位側の端子である。尚、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。

ここでは、周辺回路として、レベルシフト回路の入力信号を伝達するローサイド側（ローサイド回路部）のＣ−ＭＯＳ回路（ＰＭＯＳとＮＭＯＳ）と、レベルシフト回路（レバルアップ回路もしくはレベルダウン回路）の出力信号（出力部１０１からの出力信号）を上アームのＩＧＢＴ１１５に伝達するハイサイド側（ハイサイド回路部）のＣ−ＭＯＳ回路（ＰＭＯＳとＮＭＯＳ）とを示した。図１０中の符号７１はレベルシフト抵抗である。符号７５は図示しないブーストラップコンデンサを昇圧するダイオードであり、Ｖｓ電圧よりブースタラップ電圧分（低電圧電源１１３の電圧に相当する）高い電圧にするブーストラップダイオードである。この低電圧電源１１３の電圧と低電圧電源１１２の電圧とは同じである。

図１０において、ローサイド回路部の入力信号（Ｈ−ＩＮ）が入力されると、その信号はローサイド回路部のＣ−ＭＯＳ回路を経由してレベルアップ回路のｎチャネルＭＯＳＦＥＴ４１のゲートに入力される。この信号でｎチャネルＭＯＳＦＥＴ４１はオン・オフし、レベルアップ回路の出力信号が出力部１０１から出力され、その信号によりハイサイド回路部のＣ−ＭＯＳ回路がオン・オフして出力信号（Ｈ−ＯＵＴ）が出力される。この出力信号は、Ｖｓ端子の電位を基準とした信号に変換される。この出力信号が上アームのＩＧＢＴ１１５のゲートに入力されて、上アームのＩＧＢＴ１１５をオン・オフさせる。図１０のレベルアップ回路は上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。

図１１において、レベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３と、レベルシフト抵抗７２とで構成される。レベルシフト抵抗７２にはダイオード７６が並列接続されている。ＡＬＭ−ＩＮの信号がハイサイド回路部のＣ−ＭＯＳ回路のゲートに入力され、Ｃ−ＭＯＳ回路の出力信号がレベルダウン回路のｐチャネルＭＯＳＦＥＴ４３のゲートに入力される。これにより、ｐチャネルＭＯＳＦＥＴ４３がオン・オフされる。ｐチャネルＭＯＳＦＥＴ４３をオン・オフさせることで、レベルダウン回路の出力部１０２からローサイド側（ローサイド回路部）への信号が出力される。そして、ローサイド回路部のＣＭＯＳ回路の出力からレベルダウンしたＡＬＭ−ＯＵＴの信号が、検出信号としてローサイド回路部から出力される。

図９に示したＨＶＩＣ１１１には前記した各信号を入出力する端子（Ｈ−ＶＤＤ，Ｈ−ＯＵＴ，ＡＬＭ−ＩＮ，Ｌ−ＶＤＤ，Ｌ−ＯＵＴ，ＧＮＤ，Ｈ−ＩＮ，ＡＬＭ−ＯＵＴ，Ｌ−ＩＮ）が示されている。これらは、図１０および図１１の各端子と対応している。

図９で示したスイッチングパワーデバイス（ＩＧＢＴ１１４，１１５）で構成されたハーフブリッジ回路を組み合わせて製作されるブリッジ回路は、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。

これらモータや照明などは図９に示したようなインダクタンス負荷（Ｌ負荷）１１８となるため、プリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分等の影響が発生する。すなわち、上アームのＩＧＢＴ１１５がオフする時や、下アームのＩＧＢＴ１１４がオンとなるスイッチング時に、ＨＶＩＣ１１１を構成するハイサイド回路部の高電位側基準電位となるＶｓ端子の電位やＨ−ＶＤＤ端子の電位がグランド電位（図９のＧＮＤ端子の電位）に対して負電位側へ変動する。

この負電位側への変動（負サージ電圧）がハイサイド回路部の誤動作やラッチアップを引き起こし、それによってＨＶＩＣ１１１が破壊に至る虞がある。図１２は、従来の高耐圧集積回路装置のレベルシフト回路を詳細に示す回路図である。図１２（ａ）はレベルアップ回路図であり、図１２（ｂ）はレベルダウン回路図である。

図１２（ａ）に示すレベルアップ回路は、レベルシフト抵抗７１と，このレベルシフト抵抗７１とドレインが接続するｎチャネルＭＯＳＦＥＴ４１とを備え、レベルシフト抵抗７１とｎチャネルＭＯＳＦＥＴ４１との接続部をレベルアップ回路の出力部１０１とする構成となっている。

Ｈ−ＶＤＤ電位がＧＮＤ電位より大幅に低電位になったときに（過大な負サージ電圧が印加されたとき）、レベルシフト抵抗７１が破壊されるのを防止するために、レベルシフト抵抗７１にはダイオード７５が並列に接続される。

また、Ｈ−ＶＤＤ端子に過電圧が印加された場合、ダイオード７５は、ハイサイド回路部のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過大な電圧が印加されるのを防止する機能を有する。このダイオード７５には、通常はツェナーダイオードが多用される。また、ｎチャネルＭＯＳＦＥＴ４１には、逆並列に接続されたボディーダイオード４２が内蔵されている。

一方、図１２（ｂ）に示すレベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３のドレインと、このドレインと接続するレベルシフト抵抗７２とを備え、レベルシフト抵抗７２とｐチャネルＭＯＳＦＥＴ４３との接続部をレベルダウン回路の出力部１０２とする構成となっている。

Ｈ−ＶＤＤ電位がＧＮＤ電位より大幅に低電位になったときに、レベルシフト抵抗７２が破壊されるのを防止するために、レベルシフト抵抗７２にはダイオード７６が並列に接続されている。

また、ＭＯＳＦＥＴ４３がオン動作時にＨ−ＶＤＤ端子に過電圧が印加された場合、ダイオード７６は、ローサイド回路部のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過電圧が印加されるのを防止する機能を有する。また、ｎチャネルＭＯＳＦＥＴ４３には、逆並列に接続されたボディーダイオード４４が内蔵されている。

図１３は、自己分離型の高耐圧集積回路装置のハイサイド回路部のロジック部、ローサイド回路部のロジック部およびレベルアップ回路部の要部を示す断面図である。図１３において、ＧＮＤ電位に接続されたｐ型半導体基板１の表面層にｎウェル領域であるｎ^-領域２およびｎ領域３が形成される。ｎ^-領域２内には、例えば、ローサイド回路部９１のロジック部を構成するＣ−ＭＯＳ回路などが形成される。ｎ領域３内には、例えば、レベルシフト回路部９４やハイサイド回路部９２のロジック部を構成するＣ−ＭＯＳ回路などが形成される。

レベルシフト用（ここではレベルアップ用）ｎチャネルＭＯＳＦＥＴ４１は、ｎ^-領域４に接してベース領域となるｐ領域５１、ｐ領域５１内に形成されたソースであるｎ⁺領域５３およびｐコンタクト領域５４、ｎ^-領域４内に形成されたドレインであるｎ⁺領域５２、ｎ⁺領域５３とｎ⁺領域５２とに挟まれたｐ領域５１上にゲート酸化膜を介して形成されるゲート電極５５で構成される。

尚、図１３中の符号２２，３２はｎ⁺領域、符号２８，３８はｐ⁺領域である。また、符号５６は第１コンタクト領域であるｐ⁺領域であり、符号６２は第２コンタクト領域であるｎ⁺領域であり、符号９３は高耐圧接合終端領域である。また、符号４５，４６は寄生ｐｎダイオード、符号ａ〜ｊは電極である。

図１２および図１３において、ｎチャネルＭＯＳＦＥＴ４１のドレインであるｎ⁺領域５２は、表面金属配線によってレベルシフト抵抗７１を介してＨ−ＶＤＤ端子に接続される。また、ドレインであるｎ⁺領域５２とレベルシフト抵抗７１との接続部がレベルアップ回路の出力部１０１となる。この出力部１０１は、レベルシフト用ｎチャネルＭＯＳＦＥＴ４１をオンすると低電位を出力し、オフすると高電位を出力するため、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。

このように、上アームＩＧＢＴ１１５をオフするタイミングでＶｓ端子には、グランド電位に対し負電位となる負サージ電圧Ｖ_S0が印加される。この負サージ電圧Ｖ_S0は、以下の式（１）を使用して計算することができる。式（１）において、Ｌ０はＬ負荷１１８のインダクタンス値であり、ＩはＩＧＢＴ１１５に流れる電流の値である。

Ｖ_S0＝Ｌ０×ｄＩ／ｄｔ・・・（１）

また、負サージ電圧Ｖ_S0がＧＮＤ電位（０Ｖ）−（Ｖ_spy＋Ｖ_fd）よりも低くなると、ＨＶＩＣ１１１（チップ）の寄生ｐｎダイオード４５，４６が導通し始める。但し、Ｖ_spyはハイサイドの低電圧電源１１３もしくは図示しないブートストラップコンデンサの両端間のバッテリ電圧であり、Ｖ_fdは寄生ｐｎダイオード４５，４６の順方向電圧降下である。負サージ電圧Ｖ_S0が大きくマイナス方向に引かれた場合には過電流がＨＶＩＣ１１１（チップ）内を流れ、その結果、ハイサイド回路部の誤動作を招いたり、ＨＶＩＣ１１１（チップ）が故障や破壊に至る虞がある。

印加される負サージ電圧Ｖ_S0は、プリント基板上の配線やＬ負荷１１８までのケーブル等による寄生インダクタンス成分（Ｌ１）とＩＧＢＴ１１５で流していたオン電流Ｉ１のオフする期間によるｄＩ１／ｄｔとの積（Ｌ１×（ｄＩ１／ｄｔ））に比例し、このスパイク状の負サージ電圧Ｖ_S0はＶｓ端子に印加される。その印加電圧は−１００Ｖ程度であり、その印加期間はおよそ数百ｎｓから１μｓ程度である。

このような高耐圧集積回路として、半ブリッジ構成のパワートランジスタを駆動する高電圧集積回路を保護するための回路が開示されている。その回路は、出力ノードでの過大な負のスイングを見込んだ回路を対象とし、負電圧スパイク中の電流を制限する抵抗器を基板と接地の間に有する高電圧集積回路チップである（例えば、下記特許文献１参照。）。

また、高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレイン電極と増幅器（Ｃ−ＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで逆バイアスの影響を減殺する駆動装置が開示されている（例えば、下記特許文献２参照。）。

また、別の高耐圧集積回路装置として、レベルシフタに属するスイッチング素子のドレインとレベルシフト抵抗と電流制限抵抗とが直列接続され、レベルシフト抵抗と電流制限抵抗との間をレベルアップ回路の出力部とする装置が開示されている（例えば、下記特許文献３参照。）。

また、別の高耐圧集積回路装置として、次の装置が開示されている。ｐ基板上に形成されたｎウェルからなるハイサイド回路部内のＣ−ＭＯＳロジックのうちｎチャネルＭＯＳＦＥＴを形成するためのｐウェルに隣接してｐ⁺型不純物領域を形成してＶｓ電位に接続する。同じく、ｎウェル上にＨ−ＶＤＤ電位に接続したｎ⁺型不純物領域とｐ⁺型不純物領域とを設ける。これらの不純物領域をハイサイドのＣ−ＭＯＳロジック周辺に形成することによって、グランド電位領域からハイサイドのｎウェル領域へ流れ込んだ正孔電流をｐウェルに流れ込む前に吸収し、負サージ電圧に起因した寄生サイリスタのラッチアップを回避することができる（例えば、下記特許文献４参照。）。

特許第３３４６７６３号公報 特開２００１−２５２３５号公報 特開２００８−３０１１６０号公報 特開２００９−１４７３７８号公報

しかしながら、上述した従来の高耐圧集積回路装置には、次のような問題がある。図９に示すスイッチングパワーデバイスとＨＶＩＣとの接続において、Ｖｓｓ電圧が１２００Ｖ程度であり、Ｈ−ＶＤＤ電位がＶｓ電位に対して２０Ｖ程度高い電位である場合、上アームのＩＧＢＴ１１５が動作し、下アームのＩＧＢＴ１１４がオフ動作をしている際は、上アームＩＧＢＴ１１５からＬ負荷１１８に対して電流が流れる。

この状態から上アームのＩＧＢＴ１１５がオフ動作すると、Ｌ負荷１１８が電流を維持しようとするため、下アームのＦＷＤ１１６を経由してＧＮＤより電流が流れ、Ｖｓ端子の電位がＧＮＤ電位よりも低くなり、−１００Ｖ程度にもなる。Ｖｓ端子の電位が−１００Ｖ程度となった場合、Ｈ−ＶＤＤ端子の電位が−８０Ｖ程度になる。

図１３に示す高耐圧集積回路装置の構造では、ｐ半導体基板１およびｐ領域６１がＧＮＤ電位にある。そのため、ｎウェル領域であるｎ領域３、ｎ^-ウェル領域であるｎ^-領域４がともにＧＮＤ電位より低くなるまでＶｓ端子の電位が低下した場合、ｐ半導体基板１とｎ領域３からなる寄生ｐｎダイオード４５と、ｐ領域６１とｎ^-領域４からなる寄生ｐｎダイオード４６とが順方向バイアスになり大きな電流が流れる。

この大電流によってＨＶＩＣのハイサイド回路部やローサイド回路部が誤動作したり、ラッチアップによる破壊を起こしたりする。これについて、上記特許文献１では、電流を制限する抵抗器をグランド（接地）端子と基板との間に接続しており、それ以外の箇所での接続に関しては触れられていない。この抵抗器はポリシリコン層で形成されているため、負サージ電圧による大きなパルス電流（数Ａ〜数十Ａ）が過渡的にＶｓ端子とグランド端子間の寄生ダイオードに流れた際に、ポリシリコン層が過電流により熱溶解し、ＨＶＩＣが破壊に至る虞がある。

また、上記特許文献２では、逆バイアスの影響を減殺するのにダイオードを接続しており、Ｌ負荷によりＨ−ＶＤＤ電位が負電位になった場合のボディーダイオードや寄生ダイオードの電流を制限する抵抗やレイアウト方法に関しては触れられていない。

また、上記特許文献３では、レベルシフト回路のＶｓ基準の低電圧電源の高電位側（Ｈ−ＶＤＤ）と低電位側（グランド）との間の経路に電流制限抵抗を接続することで、ｎチャネルＭＯＳＦＥＴのボディーダイオードや寄生ダイオード自体が過電流破壊することや、レベルシフト回路の電流容量の小さい箇所が過電流破壊するのを防止することが提案されている。しかしながら、Ｖｓ基準のハイサイドロジック（Ｃ−ＭＯＳ回路）やグランド基準のローサイドロジック（Ｃ−ＭＯＳ回路）の寄生誤動作（誤反転）防止については触れられていない。

また、上記特許文献４では、負サージ電圧によるＶｓ基準のハイサイドロジックの寄生誤動作防止のため、ハイサイドウェル領域へｎ⁺型およびｐ⁺型の不純物領域をＨ−ＶＤＤ電位、ＶＳ電位に固定することが明記されている。しかしながら、ローサイド回路部のロジック部の誤動作防止については触れられていない。

図１４は、従来の高耐圧集積回路装置のローサイド回路部およびハイサイド回路部の誤動作について示す説明図である。この図１４に示すＨＶＩＣの断面構成は、図１３に示すＨＶＩＣの断面構成に相当し、ローサイド回路部９１、高耐圧接合終端領域（ＨＶＪＴ）９３およびハイサイド回路部９２の断面構成である。但し、図１４では、図１３に示したレベルアップ回路を図示省略する。

Ｖｓ端子を経由してＨ−ＶＤＤ端子に負サージ電圧が入力されると、寄生ｐｎダイオード４６に順方向電流が流れる。そのとき、寄生ｐｎダイオード４６のｐアノード領域であるｐ領域６１にｎ^-領域４から少数キャリアである電子が注入される。この電子がｐ領域６１に形成される第１コンタクト領域であるｐ⁺領域５６からは殆ど引き抜かれずに、ｎ^-領域２に流れ込み、例えば１５Ｖ程度の電位の高いｎ⁺領域２２に向かって流れる。

その過程で、ローサイド回路部９１が形成されているｎウェル領域であるｎ^-領域２に存在する寄生抵抗７８により、ローサイド回路部９１のロジック部を構成するｐチャネルＭＯＳＦＥＴのドレインであるｐ⁺領域２４下のｎ^-領域２の電位が電圧降下により引き下げられる。

その結果、ローサイド回路部９１もロジック部を構成するｐチャネルＭＯＳＦＥＴのドレインであるｐ⁺領域２４をエミッタとし、ｎ^-領域２をベースとし、ｐ半導体基板１をコレクタとする寄生のｐｎｐバイポーラトランジスタ７９がオンする。このため、Ｌ−ＯＵＴ端子の出力論理が反転するなどの誤動作や、ローサイド回路部９１がラッチアップすることによる破壊が生じる虞がある。

一方、ｎ^-領域４に入り込んだ少数キャリアの正孔は、ハイサイド回路部９２のロジック部を構成するｐチャネルＭＯＳＦＥＴのソース、ドレインであるｐ⁺領域３３，３４に流入したり、ｐオフセット領域であるｐ領域３１に流入する。これにより、ｎチャネルＭＯＳＦＥＴのソースであるｎ⁺領域３７、ｐオフセット領域であるｐ領域３１、ｎ領域３で構成された寄生のｎｐｎトランジスタがオンして、ハイサイド回路部９２のロジック部の誤動作やラッチアップによる破壊が生じる虞がある。尚、図１４の符号２５，２９，３５，３９はそれぞれゲート電極である。

この発明は、上述した従来技術による問題点を解消するため、（Ｈ−ＶＤＤ端子またはＶｓ端子に負電圧が印加された場合にグランド基準および内部電源、Ｌ−ＶＤＤ電源に接続された）ローサイド回路部の誤動作や破壊を防止することができる高耐圧集積回路装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、次の特徴を有する。第１導電型の半導体基板上に、ＧＮＤ電位を基準とする低電圧電源に接続された第２導電型のローサイド回路部が配置されている。前記半導体基板上に、前記ローサイド回路部と離れて、ＧＮＤ電位よりも高い中間電位を基準とする低電圧電源に接続される第２導電型のハイサイド回路部が配置されている。ＧＮＤ電位に電気的に接続され、かつ前記ハイサイド回路部を取り囲んで配置され、前記ローサイド回路部の外周部と共に高耐圧接合終端領域を形成する第１導電型領域を有する。前記第１導電型領域には、第１ピックアップ電極が配置されている。前記高耐圧接合終端領域の内側であって前記ハイサイド回路部の外周部に、前記中間電位を基準とする低電圧電源の高電位側に接続された第２ピックアップ電極が配置されている。前記第１ピックアップ電極にオーミック接触する第１導電型の第１高濃度コンタクト領域が設けられている。前記第２ピックアップ電極にオーミック接触する第２導電型の第２高濃度コンタクト領域が設けられている。前記第１高濃度コンタクト領域および前記第２高濃度コンタクト領域の少なくとも一方の領域は、前記半導体基板の表面に沿ってｐ領域とｎ領域とが互いに接して交互に配置された構成のユニバーサルコンタクト領域である構成とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、次の特徴を有する。第１導電型の半導体基板上に配置されたローサイド回路部を備えた第２導電型の第１半導体領域が設けられている。前記半導体基板上に前記第１半導体領域と離れて配置されたハイサイド回路部を備えた第２導電型の第２半導体領域が設けられている。前記第１半導体領域の表面層に配置された第１導電型のソース領域および第１導電型のドレイン領域を有する第１ＭＯＳＦＥＴと、前記第１半導体領域の表面層に前記該第１ＭＯＳＦＥＴと離れて配置された第１導電型の第３半導体領域と、前記第３半導体領域の表面層に配置された第２導電型のソース領域および第２導電型のドレイン領域を有する第２ＭＯＳＦＥＴと、からなる第１Ｃ−ＭＯＳ回路が設けられている。前記第２半導体領域の表面層に配置された第１導電型のソース領域および第１導電型のドレイン領域を有する第３ＭＯＳＦＥＴと、前記第２半導体領域の表面層に前記第３ＭＯＳＦＥＴと離れて配置された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に配置された第２導電型のソース領域および第２導電型のドレイン領域を有する第４ＭＯＳＦＥＴと、からなる第２Ｃ−ＭＯＳ回路が設けられている。前記半導体基板の表面層に配置され前記第２半導体領域を囲み、前記半導体基板より高不純物濃度の第１導電型の第５半導体領域が設けられている。前記第５半導体領域の表面層に、前記第５半導体領域より高不純物濃度の第１導電型の第１コンタクト領域が配置されている。前記第５半導体領域と前記第２半導体領域の外周部とにより高耐圧接合終端領域が構成される。前記第２半導体領域の表面層であって前記高耐圧接合終端領域の内側に、前記第２半導体領域より高不純物濃度の第２導電型の第２コンタクト領域が配置されている。前記第１半導体領域の表面層に、前記第１ＭＯＳＦＥＴのソース領域と接する第２導電型の第３コンタクト領域が配置されている。前記第３半導体領域の表面層に、前記第２ＭＯＳＦＥＴのソース領域と接する第１導電型の第４コンタクト領域が配置されている。前記第２半導体領域の表面層に、前記第３ＭＯＳＦＥＴのソース領域と接する第２導電型の第５コンタクト領域が配置されている。前記第４半導体領域の表面層に、前記第４ＭＯＳＦＥＴのソース領域と接する第１導電型の第６コンタクト領域が配置されている。前記第１コンタクト領域上に、当該第１コンタクト領域とオーミック接触する第１ピックアップ電極が配置されている。前記第２コンタクト領域上に、当該第２コンタクト領域とオーミック接触する第２ピックアップ電極が配置されている。前記第１ＭＯＳＦＥＴのソース領域および第３コンタクト領域に接する第１ソース電極が設けられている。前記第１ＭＯＳＦＥＴのドレイン領域に接する第１ドレイン電極が設けられている。前記第２ＭＯＳＦＥＴのソース領域および第４コンタクト領域に接する第２ソース電極が設けられている。前記第２ＭＯＳＦＥＴのドレイン領域に接する第２ドレイン電極が設けられている。前記第３ＭＯＳＦＥＴのソース領域および第５コンタクト領域に接する第３ソース電極が設けられている。前記第３ＭＯＳＦＥＴのドレイン領域に接する第３ドレイン電極が設けられている。前記第４ＭＯＳＦＥＴのソース領域および第６コンタクト領域に接する第４ソース電極が設けられている。前記第４ＭＯＳＦＥＴのドレイン領域に接する第４ドレイン電極が設けられている。前記第２ソース電極および前記第１ピックアップ電極は、ＧＮＤ端子に接続されている。前記第３ソース電極および前記第２ピックアップ電極は、高電位側端子に接続されている。前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方の領域が、前記半導体基板の表面に沿ってｐ領域とｎ領域とが互いに接して交互に配置された構成のユニバーサルコンタクト領域である構成とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの一方の領域が他方の領域に囲まれていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域の平面形状が共に帯状であることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの、前記第１導電型領域の導電型と異なる導電型の領域の深さは、前記第１導電型領域の深さ以上の深さであることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの、前記第５半導体領域の導電型と異なる導電型の領域の深さは、前記第５半導体領域の深さ以上の深さであることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記ハイサイド回路部は、ハーフブリッジ回路を構成する上アームのスイッチング素子および下アームのスイッチング素子の接続点を基準電位とする電源に接続された、前記上アームのスイッチング素子を駆動するための回路部である。また、前記高電位側端子は、前記電源の高電位側に接続されている。前記ＧＮＤ端子は、ＧＮＤ電位に接続されていることを特徴とする。

上述した発明によれば、ハイサイド回路部を囲む高耐圧接合終端領域の外側のＧＮＤ電位に固定される領域のピックアップ領域をユニバーサルコンタクト領域とすることで、ローサイド回路部に流れ込むキャリア量を低減することができて、ローサイド回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。

また、上述した発明によれば、ハイサイド回路部の外周部に配置される、ハイサイド回路部の電源の高電位側の電位に固定される領域のピックアップ領域をユニバーサルコンタクト領域とすることで、ローサイド回路部に流れ込むキャリア量を低減することができて、ローサイド回路部のロジック部の誤動作やラッチアップによる破壊を防止することができる。

本発明にかかる高耐圧集積回路装置によれば、ローサイド回路部の誤動作や破壊を防止することができるという効果を奏する。

図１は、この発明の実施の形態１にかかる高耐圧集積回路装置の要部を示す断面図である。 図２は、第１ユニバーサルコンタクト領域の平面パターンを示す平面図である。 図３は、Ｈ−ＶＤＤ端子を経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。 図４は、この発明の実施の形態２にかかる高耐圧集積回路装置の要部を示す断面図である。 図５は、第２ユニバーサルコンタクト領域の平面パターンを示す平面図である。 図６は、Ｈ−ＶＤＤ端子を経由して負サージ電圧が印加されたときの電子と正孔の挙動を示す説明図である。 図７は、この発明の実施の形態３にかかる高耐圧集積回路装置の要部を示す断面図である。 図８は、この発明の実施の形態４にかかる高耐圧集積回路装置の要部を示す断面図である。 図９は、インバータなどの電力変換装置を構成するスイッチングパワーデバイスとそれを駆動する従来のＨＶＩＣの接続例を示す説明図である。 図１０は、レベルアップ回路とその周辺回路を示す回路図である。 図１１は、レベルダウン回路とその周辺回路を示す回路図である。 図１２は、従来の高耐圧集積回路装置のレベルシフト回路を詳細に示す回路図である。 図１３は、自己分離型の高耐圧集積回路装置のハイサイド回路部のロジック部、ローサイド回路部のロジック部およびレベルアップ回路部の要部を示す断面図である。 図１４は、従来の高耐圧集積回路装置のローサイド回路部およびハイサイド回路部の誤動作について示す説明図である。 図１５は、本発明の高耐圧集積回路装置の要部の平面構造の一例を示す平面図である。 図１６は、本発明の高耐圧集積回路装置の要部の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる高耐圧集積回路装置の好適な実施の形態を詳細に説明する。尚、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、従来構造と同一部位には同一の符号を付した。

（実施の形態１）
図１は、この発明の実施の形態１にかかる高耐圧集積回路装置の要部を示す断面図である。図１に示す高耐圧集積回路装置１００において、ｐ半導体基板１の内部の一方の主面側（以下、表面層とする）には、ハイサイド浮遊電位領域であるｎウェル領域となるｎ領域３と、高耐圧接合終端領域９３となるｎ^-領域４と、ローサイド側のＬ−ＶＤＤ電位領域を構成するｎ^-領域２とが形成されている。

この高耐圧集積回路装置１００は、図９に示した駆動素子であるＨＶＩＣ１１１に対応するものであり、特に、半ブリッジの上アームのＩＧＢＴ１１５を制御する図１０に示したローサイド回路部およびハイサイド回路部に相当する。図１では、レベルアップ回路を図示省略する。また、高耐圧集積回路装置１００に、図１１に示したレベルダウン回路を必要に応じて設けることができる。

このハイサイド浮遊電位領域であるｎ領域３には、図１０、図１１に記載のように中間電位Ｖｓを基準とする低電圧電源に接続されるハイサイド回路部９２が形成されている。ローサイド側のＬ−ＶＤＤ電位領域のｎ^-領域２には、図１０、図１１に記載のようにＧＮＤ基準の低電圧電源に接続されるローサイド回路部９１が形成される。

また、ｎ^-領域４を取り囲みｎ領域３に接するようにｐ領域６１が形成される。このｐ領域６１の表面層には、ｐ半導体基板１の表面に沿ってｐ⁺領域５６とｎ⁺領域５７とが互いに接して配置されてなる第１ユニバーサルコンタクト領域５８が形成される。ｐ領域６１は、ｐ半導体基板１の電位をＧＮＤ電位に固定するための固定電位領域である。ｐ領域６１の不純物濃度は、ｐ半導体基板１の不純物濃度よりも高く、ｐ⁺領域５６の不純物濃度よりも低い。第１ユニバーサルコンタクト領域５８は、ＧＮＤ端子に接続する第１ピックアップ電極５９にオーミック接触する。第１ピックアップ電極５９と第１ユニバーサルコンタクト領域５８とで第１ユニバーサルコンタクト構造を構成している。

ｎ領域３の表面層には、コンタクト領域であるｎ⁺領域６２が形成される。このｎ⁺領域６２上にオーミック接触する第２ピックアップ電極６９が形成される。ｎ⁺領域６２は、中間電位Ｖｓを基準電位とするハイサイド回路部の電源の高電位側の電位に固定するための固定電位領域である。ｎ⁺領域６２の不純物濃度は、ｎ領域３の不純物濃度よりも高い。第１ピックアップ電極５９と第２ピックアップ電極６９との間に電圧が印加されたときに、ｐ領域６１とｎ^-領域４とに広がる空乏層の形成領域が高耐圧接合終端領域９３（ＨＶＪＴ）となる。

ｎ領域３の周りを高耐圧接合終端領域９３が取り囲み、その外側にｎ^-領域２が配置される。ローサイド回路部９１は、第１ｐチャネルＭＯＳＦＥＴと第１ｎチャネルＭＯＳＦＥＴとからなる第１Ｃ−ＭＯＳ回路を備えている。第１ｐチャネルＭＯＳＦＥＴは、ｐ⁺領域２３（ソース）、ｐ⁺領域２４（ドレイン）、第１ソース電極８１および第１ドレイン電極８２を有する。第１ソース電極８１は、ｐ⁺領域２３にオーミック接触する。第１ドレイン電極８２は、ｐ⁺領域２４にオーミック接触する。第１ｎチャネルＭＯＳＦＥＴは、ｎ⁺領域２７（ソース）、ｎ⁺領域２６（ドレイン）、第２ソース電極８３および第２ドレイン電極８４を有する。第２ソース電極８３は、ｎ⁺領域２７にオーミック接触する。第２ドレイン電極８４は、ｎ⁺領域２６にオーミック接触する。

ハイサイド回路部９２は、第２ｐチャネルＭＯＳＦＥＴと第２ｎチャネルＭＯＳＦＥＴとからなる第２Ｃ−ＭＯＳ回路を備えている。第２ｐチャネルＭＯＳＦＥＴは、ｐ⁺領域３３（ソース）、ｐ⁺領域３４（ドレイン）、第３ソース電極８５および第３ドレイン電極８６を有する。第３ソース電極８５は、ｐ⁺領域３３とオーミック接触する。第３ドレイン電極８６は、ｐ⁺領域３４とオーミック接触する。第２ｎチャネルＭＯＳＦＥＴは、ｎ⁺領域３７（ソース）、ｎ⁺領域３６（ドレイン）、第４ソース電極８７および第４ドレイン電極８８を有する。第４ソース電極８７は、ｎ⁺領域３７とオーミック接触する。第４ドレイン電極８８は、ｎ⁺領域３６とオーミック接触する。

また、ｎ⁺領域２２、ｐ⁺領域２８、ｎ⁺領域３２およびｐ⁺領域３８はコンタクト領域であり、第１ソース電極８１、第２ソース電極８３、第３ソース電極８５および第４ソース電極８７にそれぞれオーミック接触する。

第１ピックアップ電極５９は、第２ソース電極８３に接続され、さらにＧＮＤ端子に接続される。また、第２ピックアップ電極６９は、第３ソース電極８５に接続され、さらにＨ−ＶＤＤ端子に接続される。この第１ピックアップ電極５９は、高耐圧接合終端領域９３のローサイド回路部９１側に配置される。一方、第２ピックアップ電極６９は、高耐圧接合終端領域９３のハイサイド回路部９２側に配置される。

第１ドレイン電極８２と第２ドレイン電極８４とは互いに接続され、さらにＬ−ＯＵＴ端子に接続される。また、第３ドレイン電極８６と第４ドレイン電極８８とは互いに接続され、さらにＨ−ＯＵＴ端子に接続される。また、第４ソース電極８７は、Ｖｓ端子に接続される。尚、図１中の符号４５は、ｐ半導体基板１とｎ領域３とで形成される寄生ｐｎダイオードである。

ｎ^-領域２，４、ｎ領域３およびｐ領域６１は、パターニング工程を経てリン不純物またはボロン不純物がイオン注入され、その後、例えば、高温（１１００〜１２００℃程度）の拡散工程で所定の拡散深さまで拡散されたウェル領域である。

また、ローサイド回路部９１が形成されたＬ−ＶＤＤ電位領域であるｎ^-領域２の表面層には、ベース領域であるｐオフセット領域（ｐ領域２１）が形成される。ｐ領域２１内には、第１ｎチャネル型ＭＯＳＦＥＴが形成される。このｐ領域２１は、パターニング工程を経てボロン不純物がイオン注入され、その後、例えば、高温（１１００〜１２００℃程度）の上記ｎ^-領域２，４、ｎ領域３およびｐ領域６１を形成するための拡散工程とは異なる拡散工程で所定の拡散深さまで拡散される。

Ｈ−ＶＤＤ端子にオーミック接触させるためのコンタクト領域であるｎ⁺領域６２は、例えば、砒素を表面濃度１×１０²⁰／ｃｍ³程度になるようにイオン注入して、その後、例えば７５０〜９００℃程度のアニール工程により、所定の深さで形成される。

また、Ｌ−ＶＤＤ端子にオーミック接触させるためのｎ⁺領域２２およびローサイド回路部９１を構成する第１ｎチャネル型ＭＯＳＦＥＴのソース・ドレインのｎ⁺領域２７，２６についても、ｎ⁺領域６２と同様にイオン注入およびアニール処理により形成される。すなわち、ｎ⁺領域形成用のパターニング工程を経て、例えば、砒素を表面濃度１×１０²⁰／ｃｍ³程度になるようにイオン注入する。また、ローサイド回路部９１を構成する第１ｐチャネル型ＭＯＳＦＥＴのソース・ドレインであるｐ⁺領域２３，２４、およびコンタクト領域であるｐ⁺領域２８についても、ｐ⁺領域形成用のパターニング工程を経て、例えば、ＢＦ₂を表面濃度１×１０²⁰／ｃｍ³程度になるようにイオン注入する。その後、例えば、上記と同一である７５０〜９００℃程度のアニール工程により、それぞれ所定の拡散深さでｐ⁺領域２３，２４，２８が形成される。

ハイサイド回路部９２が形成されたハイサイド浮遊電位領域であるｎ領域３の表面層には、ベース領域であるｐオフセット領域（ｐ領域３１）が形成される。ｐ領域３１内には、第２ｎチャネル型ＭＯＳＦＥＴが形成される。このｐ領域３１は、例えば、ｐ領域２１と同様に形成される。また、Ｈ−ＶＤＤ端子にオーミック接触させるためのｎ⁺領域３２およびハイサイド回路部９２を構成する第２ｎチャネル型ＭＯＳＦＥＴのソース・ドレインのｎ⁺領域３７，３６は、ｎ⁺領域２２，２７，２６と同様に形成される。ハイサイド回路部９２を構成する第２ｐチャネル型ＭＯＳＦＥＴのソース・ドレインであるｐ⁺領域３３，３４、およびコンタクト領域であるｐ⁺領域３８は、ｐ⁺領域２３，２４，２８と同様に形成される。

図２は、図１に示す第１ユニバーサルコンタクト領域の平面パターンを示す平面図である。図２には、ｐ領域６１の表面層に形成された第１ユニバーサルコンタクト領域５８の平面パターンを示す。第１ユニバーサルコンタクト領域５８は、寄生ｐｎダイオード４６を構成するｐ領域６１の表面層に形成されたｐ⁺領域５６とｎ⁺領域５７とで構成される。ｐ⁺領域５６およびｎ⁺領域５７は、コンタクト領域であり、互いに接触するように形成されている。ｐ⁺領域５６およびｎ⁺領域５７は、それぞれ個別のイオン注入用マスクを用いて形成されている。例えば、ｐ⁺領域５６を形成した後、ｐ⁺領域５６の表面からｐ⁺領域５６より深い深さでｎ⁺領域５７を選択的に形成してもよい。この第１ユニバーサルコンタクト領域５８上に第１ピックアップ電極５９である金属電極をオーミック接触させて第１ユニバーサルコンタクト構造が形成される。

この第１ユニバーサルコンタクト構造にすることで、Ｖｓ端子を経由してＨ−ＶＤＤ端子に負サージ電圧が印加されたとき、寄生ｐｎダイオード４６を流れる少数キャリアである電子を速やかに第１ピックアップ電極５９から引き抜くことができる。その結果、ｎ^-領域２に入り込む電子量を抑制することができて、ローサイド回路部９１のロジック部の誤動作やラッチアップによる破壊を防止することができる。

また、この寄生ｐｎダイオード４６を流れる少数キャリアである正孔のｎ^-領域４への注入量を低減することができるため、ハイサイド回路部９２のロジック部の誤動作やラッチアップによる破壊を防止することができる。

図２では、ｐ⁺領域５６で囲むように、長方形の平面形状を有し、かつ島状に配置されたｎ⁺領域５７を多数配置した平面レイアウトを有する第１ユニバーサルコンタクト領域５８を示している。負サージ電圧がＶｓ端子に印加されている期間において、ＨＶＪＴの寄生ｐｎダイオード４６（高耐圧ダイオード）のｐ領域６１での電子の引抜き効果を高めるためには、ｐ⁺領域５６に比べてｎ⁺領域５７の割合を増やしたり、実施の形態４にて後述するｎオフセット領域を形成することが望ましい。しかしながら、Ｈ−ＶＤＤ端子からｎ⁺領域６２にＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などの正のサージが入力された際には、ＨＶＪＴの寄生ｐｎダイオード４６は逆バイアス状態となり、アバランシェブレークダウンする。このとき、ｐ領域６１にはアバランシェブレークダウンにより発生した正孔が流れ込む。この正孔は、ｐ領域６１の第１ユニバーサルコンタクト領域５８のｐ⁺領域５６に取り込まれる。ｎ⁺領域５７をハイサイド回路部９２を囲むように２重、３重のライン形状で配置した場合には、そのｎ⁺領域５７の直下のｐ領域６１における抵抗（ベース抵抗）が高くなる。このため、ｎ⁺領域５７の直下のｐ領域６１で０．６Ｖの電圧降下が起きた場合、ｎ^-領域４、ｐ領域６１およびｎ⁺領域５７からなる寄生ｎｐｎバイポーラトランジスタが動作し電流破壊に至る虞がある。このような寄生動作を抑制するために、ｎ⁺領域５７を、ライン形状ではなく、短く分割した島状に、ｎ⁺領域６２（Ｈ−ＶＤＤ端子）からｐ領域６１方向へ交互に重なるように２重以上（図２では例として２重構造）配置することが望ましい。このように配置すると、正孔をｎ⁺領域５７間に挟まれたｐ⁺領域５６でも吸収することができるため、局部的なベース抵抗の増加を抑制し、寄生ｎｐｎバイポーラトランジスタ動作を抑制することができる。また、同様にｎ⁺領域５７をｐ領域６１が囲むように形成することが望ましい。尚、第１ユニバーサルコンタクト領域５８の平面パターンとして、島状に配置されたｎ⁺領域５７の平面形状が円形、四角形、多角形の場合もある。また、ｐ⁺領域５６とｎ⁺領域５７とが縞状（例えばストライプ状）で互いに接して形成される場合もある。

この第１ユニバーサルコンタクト領域５８は、図２に示す平面パターンによるパターニング工程を経て、ｐ⁺領域５６を、例えば、ＢＦ₂を表面濃度１×１０²⁰／ｃｍ³程度になるように個別のイオン注入用マスクを用いてイオン注入する。続いて、ｎ⁺領域５７を、例えば、砒素を表面濃度１×１０²⁰／ｃｍ³程度になるように、個別のイオン注入用マスクを用いてイオン注入する。その後、例えば、上記と同一の７５０℃〜９００℃程度のアニール工程により、０．２μｍから０．５μｍ程度の拡散深さでｐ⁺領域５６およびｎ⁺領域５７を形成する。この場合はそれぞれ個別のイオン注入用マスクを用いるため、一方の不純物は一方の不純物によってコンペンセートされない。

その後、ＧＮＤ端子、Ｈ−ＶＤＤ端子、Ｌ−ＶＤＤ端子、ローサイド回路部９１のロジック部（ＭＯＳＦＥＴ）の電極などを形成した後、表面保護膜を形成して、ローサイド回路部９１、ハイサイド回路部９２および高耐圧接合終端領域９３を有する高耐圧集積回路装置１００が完成する。

ここで、図１に示したように、ＧＮＤ端子に接続する第１ピックアップ電極５９下に第１ユニバーサルコンタクト領域５８を配置することで、Ｖｓ端子を経由してＨ−ＶＤＤ端子に負サージ電圧が入力したときに、ローサイド回路部９１のロジック部（ｎ^-領域２）へ流れ込む電子量を減らすことができる。

図３は、Ｈ−ＶＤＤ端子を経由して負サージ電圧が印加されたときの電子および正孔の挙動を示す説明図である。ｐ領域６１とｎ^-領域４とからなる寄生ｐｎダイオード４６のｎ^-領域４からｐ領域６１へ少数キャリアとして電子が注入され、このｐ領域６１を経由してｎ^-領域２へ電子が流れ込む。そのとき、ｎ^-領域４からｎ^-領域２へ流れ込む電子の移動経路の途中にあるｐ領域６１に入り込んだ電子の一部は、このｐ領域６１より接合障壁が高い（０．６Ｖ程度高い）、すなわち電子エネルギー障壁が低いｎ⁺領域５７でトラップされて第１ピックアップ電極５９で引き抜かれる。

そのため、ｎ^-領域２へ流れ込む電子量が減少して、ローサイド回路部９１のロジック部の誤動作やラッチアップによる破壊を防止することができる。一方、第１ユニバーサルコンタクト領域５８のｐ⁺領域５６からｐ領域６１へ放出される正孔量はｐ⁺領域５６に隣接してｎ⁺領域５７があるために抑制される。そのため、寄生ｐｎダイオード４６のｐ領域６１からｎ^-領域４へ注入される正孔量も低減され、ハイサイド回路部９２のロジック部の誤動作やラッチアップによる破壊を防止することができる。

また、この第１ユニバーサルコンタクト領域５８を形成するために必要となる面積は、図１４に示す従来の第１コンタクト領域であるｐ⁺領域５６の面積と同じである。このため、チップサイズの増大はなく製造コストは増加しない。

図１５は、本発明の高耐圧集積回路装置の要部の平面構造の一例を示す平面図である。図１５において、切断線Ａ−Ａにおける断面構造は、図１に示す断面図に対応する。切断線Ｂ−Ｂにおける断面構造は、図１４に示す断面図に対応する。ｐ領域６１の全周に亘って第１ユニバーサルコンタクト領域５８を形成せずに、ローサイド回路部９１と対向する箇所のｐ領域６１の表面層にのみ第１ユニバーサルコンタクト領域５８を形成しても効果が得られる。また、ｐ領域６１の全周に亘って第１ユニバーサルコンタクト領域５８を形成することが望ましい。以下の実施の形態２〜４にかかる高耐圧集積回路装置においても同様の平面レイアウトで第１ユニバーサルコンタクト領域５８が形成される。

また、図１５では、第２コンタクト領域であるｎ⁺領域６２は、ハイサイド回路部９２を囲むように全周に亘って形成されているが、全周に亘って形成しなくてもよい。ｎ⁺領域６２は、ハイサイド回路部９２のＣ−ＭＯＳ回路と高耐圧接合終端領域との距離が近い場合、少なくともハイサイド回路部９２のＣ−ＭＯＳ回路と高耐圧接合終端領域との間に設けることが望ましい。以下の実施の形態２〜４にかかる高耐圧集積回路装置においても同様の平面レイアウトでｎ⁺領域６２が形成される。

図１６は、本発明の高耐圧集積回路装置の要部の別の一例を示す断面図である。図１６に示す高耐圧集積回路装置１００は、ｐ支持基板上にｎエピタキシャル成長層（ｎ ｅｐｉ）が形成されたエピタキシャル基板を用いて作製されている。エピタキシャル基板には、ｎエピタキシャル成長層を貫通してｐ支持基板に達するｐ領域６１が形成され、その表面層にｐ⁺領域５６とｎ⁺領域５７とで構成される第１ユニバーサルコンタクト領域５８が形成される。また、以下の実施の形態２〜４にかかる高耐圧集積回路装置においても同様にエピタキシャル基板を用いて作製された高耐圧集積回路装置としてもよい。

以上、説明したように、実施の形態１によれば、ハイサイド回路部９２を囲む高耐圧接合終端領域９３の外側のＧＮＤ電位に固定されるピックアップ領域として第１ユニバーサルコンタクト領域５８を形成することで、ローサイド回路部９１に流れ込むキャリア量を低減することができて、ローサイド回路部９１のロジック部の誤動作やラッチアップによる破壊を防止することができる。

（実施の形態２）
図４は、この発明の実施の形態２にかかる高耐圧集積回路装置の要部を示す断面図である。実施の形態２にかかる高耐圧集積回路装置２００が図１の実施の形態１にかかる高耐圧集積回路装置１００と異なるのは、Ｈ−ＶＤＤ端子が接続する第２ピックアップ電極６９下にも第２ユニバーサルコンタクト領域６８が形成されている点である。第２ユニバーサルコンタクト領域６８は、ｐ半導体基板１の表面に沿って互いに接して交互に配置されるｎ⁺領域６２とｐ⁺領域６３とからなる。尚、説明を省略するが、第１ユニバーサルコンタクト領域５８の平面パターンは、実施の形態１の第１ユニバーサルコンタクト領域の平面パターン（図２）と同じである。

図５は、第２ユニバーサルコンタクト領域の平面パターンを示す平面図である。第２ユニバーサルコンタクト領域６８は、ｎ⁺領域６２で囲むように、長方形の平面形状を有し、かつ島状に配置されたｐ⁺領域６３を多数配置した平面レイアウトを有する。尚、第２ユニバーサルコンタクト領域６８の平面パターンとして、島状に配置されたｐ⁺領域６３の平面形状が円形、四角形、多角形の場合もある。また、ｐ⁺領域６３とｎ⁺領域６２とが縞状（例えばストライプ状）で互いに接して形成される場合もある。

次に、第２ユニバーサルコンタクト領域６８の形成方法について説明する。Ｈ−ＶＤＤ端子とオーミック接触する第２ユニバーサルコンタクト領域６８は、図５に示した平面パターンによるパターニング工程を経て、ｎ⁺領域６２を、例えば、砒素を表面濃度１×１０²⁰／ｃｍ³程度になるようにイオン注入する。続いて、ｐ⁺領域６３を、例えば、ＢＦ₂を表面濃度１×１０²⁰／ｃｍ³程度になるようにイオン注入する。その後、例えば、７５０℃〜９００℃程度のアニール工程で、０．２μｍから０．５μｍ程度の深さで拡散して第２ユニバーサルコンタクト領域６８は形成される。

図６は、Ｈ−ＶＤＤ端子を経由して負サージ電圧が印加されたときの電子と正孔の挙動を示す説明図である。第２ユニバーサルコンタクト領域６８のｎ⁺領域６２に隣接してｐ⁺領域６３があるため、ｐ領域６１とｎ^-領域４とからなる寄生ｐｎダイオード４６に流れる電流のうち、ｎ⁺領域６２からｎ^-領域４へ放出される電子量が抑制される。そのため、ｎ^-領域４からｐ領域６１に注入される電子量が低下する。

さらに、ｐ領域６１に入り込んだ電子は、第１ユニバーサルコンタクト領域５８を構成するｎ⁺領域５７から引き抜かれる。このため、ｎ^-領域２に入り込む電子量は、図１の高耐圧集積回路装置１００に比べて少なくなる。その結果、ローサイド回路部９１のロジック部の誤動作やラッチアップによる破壊をさらに防止することができる。

一方、ｐ領域６１とｎ^-領域４とからなる寄生ｐｎダイオード４６のｐ領域６１からｎ^-領域４へ少数キャリアとして正孔が注入され、このｎ^-領域４を経由してｎ領域３へ流れ込む。そのとき、正孔の一部は、このｎ領域３より接合障壁が高い（０．６Ｖ程度高い）ｐ⁺領域６３でトラップされて第２ピックアップ電極６９で引き抜かれる。

さらに、第１ユニバーサルコンタクト領域５８のｐ⁺領域５６からｐ領域６１へ放出される正孔量はｐ⁺領域５６に隣接してｎ⁺領域５７があるために抑制される。そのため寄生ｐｎダイオード４６のｐ領域６１からｎ^-領域４へ注入される正孔量も低減されて、ハイサイド回路部９２のロジック部の誤動作やラッチアップによる破壊を防止することができる。

また、第１ユニバーサルコンタクト領域５８および第２ユニバーサルコンタクト領域６８を形成するために必要となる面積は、図１４に示す従来の第１コンタクト領域であるｐ⁺領域５６および第２コンタクト領域であるｎ⁺領域６２の面積と同じである。このため、チップサイズの増大はなく製造コストは増加しない。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、ハイサイド回路部９２の外周部に配置される、ハイサイド回路部９２の電源の高電位側の電位に固定されるピックアップ領域として第２ユニバーサルコンタクト領域６８を形成することで、ローサイド回路部９１に流れ込むキャリア量を低減することができて、ローサイド回路部９１のロジック部の誤動作やラッチアップによる破壊を防止することができる。

（実施の形態３）
図７は、この発明の実施の形態３にかかる高耐圧集積回路装置の要部を示す断面図である。実施の形態３にかかる高耐圧集積回路装置３００が図４の実施の形態２にかかる高耐圧集積回路装置２００と異なるのは、第２ユニバーサルコンタクト領域６８のみを形成し、第１ユニバーサルコンタクト領域５８を形成していない点である。

この第２ユニバーサルコンタクト領域６８を形成することで、Ｖｓ端子を経由してＨＶＤＤ端子に負サージ電圧が印加されたとき、実施の形態２において図６を参照して説明したように、ｐ領域６１への電子の注入量が低減される。その結果、ｎ^-領域２に流れ込む電子量が減少してローサイド回路部９１のロジック部の誤動作や破壊を防止することができる。

一方、ｎ^-領域４へ注入された正孔の一部は第２ユニバーサルコンタクト領域６８のｐ⁺領域６３へ吸い込まれ、第２ピックアップ電極６９へ流れて行く。そのため、ｎ領域３へ流れ込む正孔量が減少して、ハイサイド回路部９２のロジック部の誤動作やラッチアップによる破壊を防止することができる。

また、この第２ユニバーサルコンタクト領域６８を形成するために必要となる面積は、図１４の従来の第２コンタクト領域であるｎ⁺領域６２の面積と同じである。このため、チップサイズの増大はなく製造コストは増加しない。

以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。

（実施の形態４）
図８は、この発明の実施の形態４にかかる高耐圧集積回路装置の要部を示す断面図である。実施の形態４にかかる高耐圧集積回路装置４００が図１の実施の形態１にかかる高耐圧集積回路装置１００と異なるのは、第１ユニバーサルコンタクト領域５８のｎ⁺領域５７に代えて、ｐ⁺領域５６よりも拡散深さが深いｎオフセット領域９７を有する第３ユニバーサルコンタクト領域９８を形成した点である。ｎオフセット領域９７は、ｐ領域６１を貫通しｐ半導体基板１に達する。

このｎオフセット領域９７は、例えば、ｐオフセット領域であるｐ領域２１を形成するための高温（１１００〜１２００℃程度）の拡散工程、もしくは１ＭｅＶ程度の高加速度のイオン注入とｎ⁺領域５７のドライブ工程と同一の７５０℃〜９００℃程度のアニール工程により、０．６μｍから５μｍ程度の拡散深さで形成する。

このｎオフセット領域９７を設けることで、負サージ電圧が入力されたとき、ｐ領域６１とｎ^-領域４とからなる寄生ｐｎダイオード４６を流れる少数キャリアである電子がｎオフセット領域９７に効率よくトラップされて、ローサイド回路部９１のロジック部（ｎ^-領域２）へ流れ込む電子量を効果的に減らすことができる。

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。

以上において本発明では、上述した実施の形態１〜４に限らず、Ｌ−ＶＤＤ電位より低く設定してある内部電源回路（内部基準電圧回路）のロジック部やレベルシフタ素子である高耐圧ｎチャネルＭＯＳＦＥＴのゲートを駆動するためのパルスジェネレータ回路のロジック部においても有効である。本発明においては、これらの回路はローサイド回路部９１に含まれるものとする。

以上のように、本発明にかかる高耐圧集積回路装置は、例えばＰＷＭインバータ、スイッチング電源等における、パワーデバイスのゲートに、オン・オフの駆動信号を伝達する場合などに使用される高耐圧集積回路装置に有用であり、特に、回路内に過電流が流れることで誤動作が起こることを防止したものである。

１ ｐ半導体基板
２，４ ｎ^-領域
３ ｎ領域
２１，６１ ｐ領域
２２，２６，２７，３２，３６，３７，５７，６２ ｎ⁺領域
２３，２４，２８，３３，３４，３８，５６，６３ ｐ⁺領域
５８ 第１ユニバーサルコンタクト領域
５９ 第１ピックアップ電極
６８ 第２ユニバーサルコンタクト領域
６９ 第２ピックアップ電極
８１ 第１ソース電極
８２ 第１ドレイン電極
８３ 第２ソース電極
８４ 第２ドレイン電極
８５ 第３ソース電極
８６ 第３ドレイン電極
８７ 第４ソース電極
８８ 第４ドレイン電極
９１ ローサイド回路部
９２ ハイサイド回路部
９３ 高耐圧接合終端領域
９７ ｎオフセット領域
９８ 第３ユニバーサルコンタクト領域
１００，２００，３００，４００ 高耐圧集積回路装置

Claims (7)

1. 第１導電型の半導体基板と、
   前記半導体基板上に配置された、ＧＮＤ電位を基準とする低電圧電源に接続された第２導電型のローサイド回路部と、
   前記半導体基板上に前記ローサイド回路部と離れて配置された、ＧＮＤ電位よりも高い中間電位を基準とする低電圧電源に接続される第２導電型のハイサイド回路部と、
   ＧＮＤ電位に電気的に接続され、かつ前記ハイサイド回路部を取り囲んで配置され、前記ローサイド回路部の外周部と共に高耐圧接合終端領域を形成する第１導電型領域と、
   前記第１導電型領域に配置された第１ピックアップ電極と、
   前記高耐圧接合終端領域の内側であって前記ハイサイド回路部の外周部に配置され、前記中間電位を基準とする低電圧電源の高電位側に接続された第２ピックアップ電極と、
   前記第１ピックアップ電極にオーミック接触する第１導電型の第１高濃度コンタクト領域と、
   前記第２ピックアップ電極にオーミック接触する第２導電型の第２高濃度コンタクト領域と、
   を備え、
   前記第１高濃度コンタクト領域および前記第２高濃度コンタクト領域の少なくとも一方の領域が、前記半導体基板の表面に沿ってｐ領域とｎ領域とが互いに接して交互に配置された構成のユニバーサルコンタクト領域であることを特徴とする高耐圧集積回路装置。
2. 第１導電型の半導体基板と、
   前記半導体基板上に配置されたローサイド回路部を備えた第２導電型の第１半導体領域と、
   前記半導体基板上に前記第１半導体領域と離れて配置されたハイサイド回路部を備えた第２導電型の第２半導体領域と、
   前記第１半導体領域の表面層に配置された第１導電型のソース領域および第１導電型のドレイン領域を有する第１ＭＯＳＦＥＴと、前記第１半導体領域の表面層に前記第１ＭＯＳＦＥＴと離れて配置された第１導電型の第３半導体領域と、前記第３半導体領域の表面層に配置された第２導電型のソース領域および第２導電型のドレイン領域を有する第２ＭＯＳＦＥＴと、からなる第１Ｃ−ＭＯＳ回路と、
   前記第２半導体領域の表面層に配置された第１導電型のソース領域および第１導電型のドレイン領域を有する第３ＭＯＳＦＥＴと、前記第２半導体領域の表面層に前記第３ＭＯＳＦＥＴと離れて配置された第１導電型の第４半導体領域と、前記第４半導体領域の表面層に配置された第２導電型のソース領域および第２導電型のドレイン領域を有する第４ＭＯＳＦＥＴと、からなる第２Ｃ−ＭＯＳ回路と、
   前記半導体基板の表面層に配置され前記第２半導体領域を囲み、前記半導体基板より高不純物濃度の第１導電型の第５半導体領域と、
   前記第５半導体領域の表面層に配置された、前記第５半導体領域より高不純物濃度の第１導電型の第１コンタクト領域と、
   前記第５半導体領域と前記第２半導体領域の外周部とにより構成される高耐圧接合終端領域と、
   前記第２半導体領域の表面層であって前記高耐圧接合終端領域の内側に配置された、前記第２半導体領域より高不純物濃度の第２導電型の第２コンタクト領域と、
   前記第１半導体領域の表面層に配置され、前記第１ＭＯＳＦＥＴのソース領域と接する第２導電型の第３コンタクト領域と、
   前記第３半導体領域の表面層に配置され、前記第２ＭＯＳＦＥＴのソース領域と接する第１導電型の第４コンタクト領域と、
   前記第２半導体領域の表面層に配置され、前記第３ＭＯＳＦＥＴのソース領域と接する第２導電型の第５コンタクト領域と、
   前記第４半導体領域の表面層に配置され、前記第４ＭＯＳＦＥＴのソース領域と接する第１導電型の第６コンタクト領域と、
   前記第１コンタクト領域上に配置され当該第１コンタクト領域とオーミック接触する第１ピックアップ電極と、
   前記第２コンタクト領域上に配置され当該第２コンタクト領域とオーミック接触する第２ピックアップ電極と、
   前記第１ＭＯＳＦＥＴのソース領域および第３コンタクト領域に接する第１ソース電極と、
   前記第１ＭＯＳＦＥＴのドレイン領域に接する第１ドレイン電極と、
   前記第２ＭＯＳＦＥＴのソース領域および第４コンタクト領域に接する第２ソース電極と、
   前記第２ＭＯＳＦＥＴのドレイン領域に接する第２ドレイン電極と、
   前記第３ＭＯＳＦＥＴのソース領域および第５コンタクト領域に接する第３ソース電極と、
   前記第３ＭＯＳＦＥＴのドレイン領域に接する第３ドレイン電極と、
   前記第４ＭＯＳＦＥＴのソース領域および第６コンタクト領域に接する第４ソース電極と、
   前記第４ＭＯＳＦＥＴのドレイン領域に接する第４ドレイン電極と、
   前記第２ソース電極および前記第１ピックアップ電極が接続されたＧＮＤ端子と、
   前記第３ソース電極および前記第２ピックアップ電極が接続された高電位側端子と、
   を備え、
   前記第１コンタクト領域および前記第２コンタクト領域の少なくとも一方の領域が、前記半導体基板の表面に沿ってｐ領域とｎ領域とが互いに接して交互に配置された構成のユニバーサルコンタクト領域であることを特徴とする高耐圧集積回路装置。
3. 前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの一方の領域が他方の領域に囲まれていることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
4. 前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域の平面形状が共に帯状であることを特徴とする請求項１または２に記載の高耐圧集積回路装置。
5. 前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの、前記第１導電型領域の導電型と異なる導電型の領域の深さは、前記第１導電型領域の深さ以上の深さであることを特徴とする請求項１に記載の高耐圧集積回路装置。
6. 前記ユニバーサルコンタクト領域を構成する前記ｐ領域および前記ｎ領域のうちの、前記第５半導体領域の導電型と異なる導電型の領域の深さは、前記第５半導体領域の深さ以上の深さであることを特徴とする請求項２に記載の高耐圧集積回路装置。
7. 前記ハイサイド回路部は、ハーフブリッジ回路を構成する上アームのスイッチング素子および下アームのスイッチング素子の接続点を基準電位とする電源に接続された、前記上アームのスイッチング素子を駆動するための回路部であり、
   前記高電位側端子は、前記電源の高電位側に接続され、
   前記ＧＮＤ端子は、ＧＮＤ電位に接続されていることを特徴とする請求項２に記載の高耐圧集積回路装置。

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