JP6413467B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ハイサイド側のスイッチング素子を駆動する駆動回路を備えた電力用集積回路（パワーＩＣ）に関するものである。
主に低容量のインバータにおいては、電力変換用ブリッジ回路を構成するスイッチング素子を駆動するため、半導体装置としての高耐圧ＩＣ（ＨＶＩＣ）が用いられている。この高耐圧ＩＣは、一般に、ハイサイド駆動回路、ローサイド駆動回路、レベルシフタ、制御回路等を備えている。そして、この高耐圧ＩＣは、入力端子から入力された信号に応じて、スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、高耐圧ＩＣからの信号を受けたハイサイド回路のスイッチング素子が動作することで電力変換を行う。
ハイサイド駆動回路は、ｐチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）と、ｎチャネルＭＯＳＦＥＴとが相補うように接続されたＣＭＯＳ（相補型ＣＭＯＳ）回路で構成されている。ｐチャネルＭＯＳＦＥＴは、ｐ型半導体基板の表層部に設けられたｎ型ウエル領域に形成されている。ｎチャネルＭＯＳＦＥＴは、ｎ型ウエル領域の表層部に設けられたｐ型ウエル領域に形成されている。
ハイサイド回路を駆動するハイサイド駆動回路は、ＶＳ電位を基準電位とし、ＶＢ電位を電源電位として動作し、レベルシフト回路から受け取った信号を元に出力端子から駆動信号を出力する。ＶＢ電位は高耐圧ＩＣに印加されている最高電位であり、ノイズの影響を受けていない通常状態では、ブーストストラップコンデンサ等でＶＳ電位よりも１５Ｖ程度高く保たれている。
ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子と低圧側スイッチング素子との接続点（出力ノード部）の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
このような高耐圧ＩＣにおいては、スイッチング素子の動作によって生じる様々なノイズが入力されるが、このノイズに耐えて誤動作や動作不能を起こさない高耐圧ＩＣの設計が重要である。ノイズ耐量を上げるには寄生素子の動作抑制が必要であり、特にハイサイド領域直下（高圧側スイッチング素子駆動回路周辺）の基板縦方向に形成される寄生素子の動作抑制が重要である。これは、基板縦方向の寄生素子は面積が大きく、大電流が流れ易いためである。
なお、特許文献１には、ｐ型半導体基板とｎ型半導体層との間にｎ型高濃度埋め込み領域を設けることにより、寄生ｐｎｐトランジスタの動作を抑制する技術が開示されている。
また、特許文献２には、ｎ型ウエル領域にクランプ用のｐチャネルＭＯＳＦＥＴを設けることにより、負電圧サージによる寄生ｐｎｐバイポーラトランジスタの動作を抑制する技術が開示されている。
特開２００４−４７９３７号公報 ＷＯ２０１４／０５８０２８号公報
本発明の目的は、ハイサイド駆動回路形成領域にかける寄生バイポーラトランジスタの動作を抑制した新規の半導体装置を提供することにある。
上記目的を達成するため、本発明の一態様に係る半導体装置は、第１電位が印加される第１導電型の第１ウエル領域と、第１ウエル領域の表層部に形成され、かつ第１電位とは異なる第２電位が印加される第２導電型の第２ウエル領域と、第２ウエル領域の表層部に形成され、かつ第１電位が印加される第１導電型の電荷引き抜き領域とを備えることを要旨とする。
本発明によれば、寄生バイポーラトランジスタの動作を抑制した半導体装置を提供することができる。
本発明の第１の実施形態に係る半導体装置の概略構成を示す回路図である。 本発明の第１の実施形態に係る半導体装置において、ハイサイド形成領域における各半導体領域のレイアウトを示す要部平面図である。 図２のIIａ−IIａ線に沿った断面構造を示す断面図である。 本発明の第２の実施形態に係る半導体装置の断面構造を示す要部断面図である。 本発明の第３の実施形態に係る半導体装置の断面構造を示す要部断面図である。 本発明の第４の実施形態に係る半導体装置の概略構成を示す回路図である。 本発明の第４の実施形態に係る半導体装置を用いた昇圧コンバータの概略構成を示す回路図である。
以下、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。
本明細書において、「主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域の何れか一方となる低比抵抗の半導体領域を意味する。ＩＧＢＴにおいてはエミッタ領域又はコレクタ領域の何れか一方となる低比抵抗の半導体領域を意味するので、「半導体装置」に依拠した名称となる。より具体的には、上記の「一方となる半導体領域」を「第１主電極領域」として定義すれば、「他方の半導体領域」は、「第２主電極領域」となる。すなわち、「第２主電極領域」とは、ＦＥＴ，ＳＩＴにおいては第１主電極領域とはならないソース領域又はドレイン領域の何れか一方となる半導体領域、ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域の何れか一方となる半導体領域を意味する。以下の実施形態では、絶縁ゲート型電界効果トランジスタを用いたパワーＩＣに着目して説明するので、ソース領域を「第１主電極領域」、ドレイン領域を「第２主電極領域」と呼ぶ。
以下の実施形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。
また、本明細書および添付図面においては、ｎ又はｐを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、＋および−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。
なお、以下の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
また、実施形態で説明される添付図面は、見易く又は理解し易くするために正確なスケール、寸法で描かれていない。本発明はその要旨を超えない限り、以下に説明する第１および第２の実施形態の記載に限定されるものではなない。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る半導体装置４０は、制御回路３１、レベルシフト回路３２、ハイサイド駆動回路３３及びローサイド駆動回路（図示せず）などを備えたパワーＩＣである。この半導体装置４０は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部５０を駆動する高耐圧のパワーＩＣである。
電力変換部５０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続してハイサイド回路を構成している。高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は例えばＩＧＢＴ等の能動素子で構成されている。高圧側及び低圧側スイッチング素子Ｓ１，Ｓ２には、還流ダイオードＦＷＤ１，ＦＷＤ２が並列に逆接続されている。
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、高圧の主電源（正極側）ＨＶと、この主電源の負極側であるＧＮＤ（グランド）電位との間に直列に接続されている。第２電位としてのＶＳ端子４３は、高圧側スイッチング素子と低圧側スイッチング素子との接続点５１に接続される。この接続点５１は、電力変換用ブリッジ回路の一相分である電力変換部５０の出力点であり、例えば負荷であるモータ等が接続される。
半導体装置４０の動作中、ＶＳ端子４３に印加されるＶＳ電位は、ハイサイド回路を構成する高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補にオン・オフされることによって、主電源ＨＶの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。
ハイサイド駆動回路３３は、ゲート駆動回路３４を備えている。ゲート駆動回路３４は、第１導電型チャネルの第１電界効果トランジスタとして例えばｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと呼ぶ）３６と、第２導電型チャネルの第２電界効果トランジスタとして例えばｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと呼ぶ）３５とが相補うように直列に接続されたＣＭＯＳ回路で構成されている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。
ゲート駆動回路３４は、ＶＳ端子４３に印加されるＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して高圧側スイッチング素子Ｓ１を駆動する。
制御回路３１は、ＧＮＤ（グランド）端子４６に印加されるＧＮＤ電位を基準電位とし、ＶＣＣ端子４５に印加されるＶＣＣ電位を電源電位として動作し、高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号、及び低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成する。
レベルシフト回路３２は、制御回路３１によって生成されたローサイドレベルのオン・オフ信号を、ハイサイドレベルのオン・オフ信号に変換する。
第１の実施形態に係る半導体装置４０では、高圧側スイッチング素子Ｓ１を駆動する場合、制御回路３１によって高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号が生成される。このローサイドレベルのオン・オフ信号は、レベルシフト回路３２によりハイサイドレベルのオン・オフ信号に変換された後、ハイサイド駆動回路３３に入力される。
制御回路３１からハイサイド駆動回路３３に入力されたオン・オフ信号は、ゲート駆動回路３４を介して高圧側スイッチング素子Ｓ１のゲートに入力される。高圧側スイッチング素子Ｓ１は、制御回路３１からのオン・オフ信号に基づいてオン・オフされる。
ＶＢ電位は半導体装置４０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブーストストラップコンデンサ等でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、電力変換用ブリッジ回路の高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２との接続点（出力ノード部）５１の電位であり、電力変換の過程で０Ｖから数百Ｖの間で変化し、マイナスの電位になる場合もある。
次に、第１の実施形態に係る半導体装置４０の具体的な構造について説明する。
図２及び図３に示すように、第１の実施形態に係る半導体装置４０は、第２導電型（ｐ−型）の半導体基板１に自己分離型ＩＣプロセスによって作製された素子分離構造によってパワーＩＣを構成している。半導体基板１は例えば単結晶シリコン基板で構成されている。
図３に示すように、半導体基板１の主面側の表層部には第１導電型（ｎ型）の第１ウエル領域２が形成され、この第１ウエル領域２の表層部には第２導電型（ｐ−型）の第２ウエル領域３が形成されている。また、半導体基板１の主面側の表層部には第１導電型（ｎ−型）のウエル領域４及び第２導電型（ｐ−型）のウエル領域５が形成されている。第１及び第２ウエル領域２，３の各々は、半導体基板１のハイサイド駆動回路形成領域１Ａに設けられている。
図２及び図３に示すように、第１ウエル領域２は、ウエル領域４で周囲を囲まれ、ウエル領域４と接している。ウエル領域４は、ウエル領域５で周囲を囲まれ、ウエル領域５と接している。すなわち、ウエル領域４は、第１ウエル領域２とウエル領域５との間に設けられ、第１ウエル領域２及びウエル領域５の各々と接している。
図３に示すように、ｐＭＯＳ３５は、第１ウエル領域２の表層部に構成された能動素子である。ｎＭＯＳ３６は、第２ウエル領域３の表層部に構成された能動素子である。第１ウエル領域２は半導体基板１からｐＭＯＳ３５を電気的に分離する分離領域であり、第２ウエル領域３は第１ウエル領域２からｎＭＯＳ３６を電気的に分離する分離領域である。
ｐＭＯＳ３５は、第１ウエル領域２からなるチャネル形成領域と、半導体基板１の主面であって第１ウエル領域２の表面に形成されたゲート絶縁膜１６と、チャネル形成領域上にゲート絶縁膜１６を介して設けられたゲート電極１８と、第１ウエル領域２の表層部に設けられた第２導電型（ｐ＋型）の第１主電極領域（ソース領域）１２と、第１ウエル領域２の表層部にチャネル形成領域を挟んで第１主電極領域１２から離間するように設けられた第２導電型（ｐ＋型）の第２主電極領域（ドレイン領域）１３とを有している。
ｎＭＯＳ３６は、第２ウエル領域３からなるチャネル形成領域と、半導体基板１の主面であって第２ウエル領域３の表面に形成されたゲート絶縁膜１５と、チャネル形成領域上にゲート絶縁膜１５を介して設けられたゲート電極１７と、第２ウエル領域３の表層部に設けられた第１導電型（ｎ＋型）の第１主電極領域（ソース領域）６と、第２ウエル領域３の表層部にチャネル形成領域を挟んで第１主電極領域６から離間するように設けられた第１導電型（ｎ＋型）の第２主電極領域（ドレイン領域）７とを有している。
ゲート絶縁膜１５及び１６の各々は、例えば二酸化シリコン膜で形成されている。ゲート電極１７及び１８の各々は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ｐＭＯＳ３５の第１及び第２主電極領域１２，１３の各々は、第１ウエル領域２よりも高い不純物濃度で形成されている。ｎＭＯＳ３６の第１及び第２主電極領域６，７の各々は、第２ウエル領域３よりも高い不純物濃度で形成されている。
なお、二酸化シリコン膜には熱酸化法で形成する熱酸化膜や化学的気相堆積（ＣＶＤ）法で形成する堆積酸化膜があるが、ＭＯＳＦＥＴにおいては緻密にすぐれた熱酸化膜をゲート絶縁膜１５，１６として用いることが好ましい。第１の実施形態では、ゲート絶縁膜１５，１６が二酸化シリコン膜からなるＭＯＳＦＥＴを用いた場合で説明しているが、トランジスタとしては、ゲート絶縁膜が窒化シリコン膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜で形成されたＭＩＳＦＥＴでも構わない。
第１ウエル領域２の表層部には、この第１ウエル領域よりも不純濃度が高い第１導電型（ｎ＋型）の第１コンタクト領域８が選択的に形成されている。第１ウエル領域２及びウエル領域４の表層部には、この第１ウエル領域２及びウエル領域４に亘って第１導電型（ｎ＋型）のコンタクト領域９が選択的に形成されている。このコンタクト領域９は第１ウエル領域２及びウエル領域４よりも高い不純物濃度で形成されている。
第２ウエル領域３の表層部には、この第２ウエル領域３よりも不純物濃度が高い第２導電型の第２コンタクト領域１４が形成されている。また、第２ウエル領域３の表層部には、この第２ウエル領域よりも不純物濃度が高い第１導電型の電荷引き抜き領域１０が形成されている。
半導体基板１の主面上には、ゲート電極１７及び１８を覆うようにして層間絶縁膜２０が形成されている。この層間絶縁膜２０上には、接地電極５ａ，ソース電極６ａ，ドレイン電極７ａ，コンタクト電極８ａ，コンタクト電極９ａ，電荷引き抜き電極１０ａ，ソース電極１２ａ，ドレイン電極１３ａ，コンタクト電極１４ａの各々が形成されている。これらの電極５ａ〜１４ａは、例えばアルミニウム膜で形成されている。
接地電極５ａは、層間絶縁膜２０に埋め込まれた導電性プラグ５ｂを介してウエル領域５と電気的に接続されている。ソース電極６ａは、層間絶縁膜２０に埋め込まれた導電性プラグ６ｂを介して第１主電極領域（ソース領域）６と電気的に接続されている。ドレイン電極７ａは、層間絶縁膜２０に埋め込まれた導電性プラグ７ｂを介して第２主電極領域（ドレイン領域）７と電気的に接続されている。
コンタクト電極８ａは、層間絶縁膜２０に埋め込まれた導電性プラグ８ｂを介して第１コンタクト領域８と電気的に接続されている。コンタクト電極９ａは、層間絶縁膜２０に埋め込まれた導電性プラグ９ｂを介してコンタクト領域９と電気的に接続されている。
電荷引き抜き電極１０ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１０ｂを介して電荷引き抜き領域１０と電気的に接続されている。ソース電極１２ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１２ｂを介して第１主電極領域（ソース領域）１２と電気的に接続されている。ドレイン電極１３ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１３ｂを介して第２主電極領域（ドレイン領域）１３と電気的に接続されている。コンタクト電極１４ａは、層間絶縁膜２０に埋め込まれた導電性プラグ１４ｂを介して第２コンタクト領域１４と電気的に接続されている。
接地電極５ａは、ＧＮＤ端子４６と電気的に接続され、ＧＮＤ電位が印加される。ソース電極６ａ及びコンタクト電極１４ａは、ＶＳ端子４３と電気的に接続され、ＶＳ電位が印加される。コンタクト電極８ａ、コンタクト電極９ａ、ソース電極１２ａ及び電荷引き抜き電極１０ａは、ＶＢ端子４４と電気的に接続され、ＶＢ電位が印加される。
すなわち、ウエル領域５にはＧＮＤ電位が印加される。また、第１ウエル領域２及びウエル領域４には、第１ウエル領域２及びウエル領域４に亘って設けられたコンタクト領域９及び第１ウエル領域２の内部に設けられた第１コンタクト領域８を介してＶＢ電位が印加される。また、第２ウエル領域３には、第２コンタクト領域１４を介してＶＳ電位が印加される。また、ｐＭＯＳ３５の第１主電極領域１２にはＶＢ電位が印加され、ｎＭＯＳ３６の第１主電極領域６にはＶＳ電位が印加される。また、電荷引き抜き領域１０にはＶＢ電位が印加される。
図２に示すように、第１コンタクト領域８は、平面形状がＬ字形で形成され、ｐＭＯＳ３５のゲート電極１８の長手方向に沿って伸びる部分がｐＭＯＳ３５の第１主電極領域（ソース領域）１２と接触し、この部分を除く他の部分がｐＭＯＳ３５の第１主電極領域１２及び第２主電極領域１３から離間するようにして配置されている。
第２コンタクト領域１４は、平面形状がコの字形で形成され、ｎＭＯＳ３６を囲むようにして配置されている。第２コンタクト領域１４は、ｎＭＯＳ３６のゲート電極１７の長手方向に沿って伸びる一方の部分がｎＭＯＳ３６の第１主電極領域（ソース領域）６と接触し、この部分を除く他の部分がｐＭＯＳ３６の第１主電極領域６及び第２主電極領域７から離間するようにして配置されている。
コンタクト領域９は、平面形状が枠状で形成され、ｐＭＯＳ３５及びｎＭＯＳ３６の周囲を囲むようにして環状に形成されている。
電荷引き抜き領域１０は、平面形状が枠状で形成され、ｎＭＯＳ３６の周囲を囲むようにして環状に形成されている。電荷引き抜き領域１０は、図２及び図３に示すように、第２コンタクト領域１４の外側に配置され、第２コンタクト領域１４の近傍、すなわち第２コンタクト領域１４の隣に配置されている。また、電荷引き抜き領域１０は、第１コンタクト領域８と第２コンタクト領域１４との間に第１コンタクト領域８及び第２コンタクト領域１４から離間して配置されている。電荷引き抜き領域１０は、図３に示すように、第２ウエル領域３よりも浅く形成され、半導体基板１の厚さ方向において第１ウエル領域２から離間、換言すれば第１ウエル領域２との間に第２ウエル領域３が介在させるようにして設けられている。
図３に示すように、ｐ−型の第２ウエル領域３の内部には、互いに隣り合ってｐ＋型の第２コンタクト領域１４及びｎ＋型の電荷引き抜き領域１０が設けられている。したがって、第２ウエル領域３の表層部には、ｐ＋型の第２コンタクト領域１４及び第２ウエル領域３をアノード領域とし、ｎ＋型の電荷引き抜き領域１０をカソード領域とするｐｉｎダイオード（ｐ-ｉｎｔｒｉｎｓｉｃ-ｎ Ｄｉｏｄｅ）２８が形成されている。
第１電位であるＶＢ電位及び第２電位であるＶＳ電位は、第１ウエル領域２と第２ウエル領域３との間のｐｎ接合が半導体装置４０の通常動作で逆方向にバイアスされる電位である。
第１の実施形態に係る半導体装置４０は、自己分離型ＩＣプロセスが用いられている。自己分離型ＩＣプロセスによって作製された半導体装置４０では、図３に示すように、ハイサイド駆動回路形成領域１Ａに、ｐ−型の第２ウエル領域３、ｎ型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９が形成される。この寄生ｐｎｐバイポーラトランジスタ２９のベース、エミッタ、コレクタは、ＶＢ端子４４、ＶＳ端子４３、ＧＮＤ端子４６に夫々接続された状態となる。
半導体装置４０の通常動作では、電源電位であるＶＢ電位は中間電位であるＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ２９は動作しない。しかしながら、負電圧サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合における拡散電位である０．６Ｖ以上低下した場合、すなわちＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ２９がオン状態となる。これにより、従来の半導体装置（高耐圧ＩＣ）では、ハイサイド回路側の高電圧（ＨＶの高電位側電位）が印加されたＶＳ端子４３とＧＮＤ端子４６との間、すなわち第２ウエル領域３から半導体基板１に大電流が流れるため、大電流による発熱によって半導体装置４０に誤動作や動作不良が生じ、信頼性低下の要因となる。
これに対し、第１の実施形態に係る半導体装置４０では、第２ウエル領域３の内部に電荷引き抜き領域１０が設けられ、この電荷引き抜き領域１０にハイサイド回路のＶＢ電位が印加される。したがって、負電圧サージによりＶＢ電位がＶＳ電位よりもシリコンｐｎ接合の拡散電位である０．６Ｖ以上低下した場合、ｐ＋型の第２コンタクト領域１４及びｐ−型の第２ウエル領域３をアノード領域とし、ｎ＋型の電荷引き抜き領域１０をカソード領域とするｐｉｎダイオード２８が順方向にバイアスされ、このｐｉｎダイオード２８に電流が流れる、換言すれば電荷引き抜き領域１０で電流を引き抜くことができるので、寄生ｐｎｐバイポーラトランジスタ２９に流れ込む電流を減少させることができ、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、大電流による発熱によって半導体装置４０に生じる誤動作や動作不良を防止することができるので、第１の実施形態に係る半導体装置４０の信頼性向上を図ることができる。
電荷引き抜き領域１０は、第２ウエル領域３よりも浅く形成されている。電荷引き抜き領域１０が第２ウエル領域３よりも深い、すなわち第１ウエル領域２に接していると、電荷引き抜き領域１０と第１ウエル領域２とが導通し、電荷引き抜き領域１０も寄生ｐｎｐバイポーラトランジスタ２９の一部となり、寄生ｐｎｐバイポーラトランジスタ２９の動作抑制効果がなくなるためである。
ｐ＋型の第２コンタクト領域１４及びｐ−型の第２ウエル領域３をアノード領域とし、ｎ＋型の電荷引き抜き領域１０をカソード領域とするｐｉｎダイオード２８は、ノイズの影響を受けていない通常状態において逆方向にバイアスされている。この逆方向バイアスでは電流が流れないように耐圧を維持する必要がある。第１の実施形態に係る半導体装置４０では、第２コンタクト領域１４と電荷引き抜き領域１０とを離間し、第２コンタクト領域１４と電荷引き抜き領域１０との間に第２コンタクト領域１４よりも低不純物濃度の第２ウエル領域３を配置しているので、逆方向バイアスでは電流が流れないように耐圧を維持することができる。
負電圧サージによりＶＢ電位がＶＳ電位よりも０．６Ｖ以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９の電流経路の一端は第２コンタクト領域１４である。第１の実施形態に係る半導体装置４０では、第２コンタクト領域１４の周囲を囲むようにして電荷引き抜き領域１０が設けられているので、寄生ｐｎｐバイポーラトランジスタに電流が流れ込む前に電流を効率よく引き抜くことができ、寄生ｐｎｐバイポーラトランジスタ２９の動作抑制効果を高めることができる。
また、負電圧サージによりＶＢ電位がＶＳ電位よりも０．６以上低下した場合、寄生ｐｎｐバイポーラトランジスタ２９のベース電流は、ＶＢ電位が印加される第１コンタクト領域８に流れる。第１の実施形態に係る半導体装置４０では、第２コンタクト領域１４と第１コンタクト領域８との間に電荷引き抜き領域１０を設けているので、第１コンタクト領域８に流れるベース電流を抑制することができる。この結果、寄生ｐｎｐバイポーラトランジスタ２９の動作抑制効果を高めることができる。
ここで、ｐＭＯＳ３５は、ソース領域である第１主電極領域１２がＶＢ端子と電気的に接続され、ドレイン領域である第２主電極領域１３がｎＭＯＳ３６のドレイン領域である第２主電極領域７と電気に接続されている。このため、ｐＭＯＳ３５がオン状態のときには、ｐＭＯＳ３５を介してｎＭＯＳ３６のドレイン領域である第２主電極領域７にＶＢ電位が印加されるので、寄生ｐｎｐトランジスタ２９の動作を抑制する効果を有すると考えられる。しかしながら、この場合、ｐＭＯＳ３５のオン・オフ状態に依存してしまうことや、ｐＭＯＳ３５のオン抵抗の影響を受ける。
これに対し、第１の実施形態に係る半導体装置４０では、電荷引き抜き領域１０がｐＭＯＳ３５を介さずにＶＢ端子４４と電気的に接続されているため、ｐＭＯＳ３５のオン・オフ状態への依存やｐＭＯＳ３５のオン抵抗の影響を受けることなく、寄生ｐｎｐトランジスタ２９の動作を抑制した駆動回路（パワーＩＣ）の動作を実現できる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置４０Ａは、第１の実施形態に係る半導体装置４０とほぼ同様の構成になっているが、半導体基板の構成が異なっている。
すなちわ、第１の実施形態に係る半導体装置４０では、図３に示すように、ｐ−型の半導体基板１を用いた。これに対し、第２の実施形態に係る半導体装置４０Ａでは、図４に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に第１導電型（ｎ−型）の半導体層１ｂが設けられた半導体基体２３を用いている。この半導体基体２３のハイサイド駆動回路形成領域１Ａにおいて、半導体基板１ａと半導体層１ｂとの間には、半導体基板１ａ及び半導体層１ｂよりも不純物濃度が高い第１導電型（ｎ＋型）の埋め込み領域２２が形成されている。
第１ウエル領域２及びウエル領域５は、半導体層１ｂに形成されている。第１ウエル領域２は、埋め込み領域２２上の半導体層１ｂにこの埋め込み領域２２と接するようにして形成されている。第１の実施形態では、第１ウエル領域２とウエル領域５との間にウエル領域４を設けた構成になっているが、第２の実施形態ではウエル領域４の代わりに半導体層１ｂが第１ウエル領域２とウエル領域５との間に設けられている。したがって、ｎ＋型のコンタクト領域９は、第１ウエル領域２及び半導体層１ｂの表層部にこの第１ウエル領域２及び半導体層１ｂに亘って形成されている。この他の構成は、第１の実施形態と同様になっている。
第２の実施形態に係る半導体装置４０Ａは、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル２と接するようにして半導体基板１ａと半導体層１ｂとの間に高濃度の埋め込み領域２２が設けられている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第２の実施形態に係る半導体装置４０Ａは、第１の実施形態と同様に、ハイサイド駆動回路形成領域１Ａにおいて、第２ウエル領域３の内部にＶＢ電位が印加される電荷引き抜き領域１０を設けている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第２の実施形態に係る半導体装置４０Ａは、第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
(第３の実施形態)
本発明の第３の実施形態に係る半導体装置４０Ｂは、第２の実施形態に係る半導体装置４０Ａとほぼ同様の構成になっているが、半導体基体の構成が異なっている。
すなわち、第２の実施形態に係る半導体装置４０Ａでは、図４に示すように、ｐ−型の半導体層１ａ上にｎ−型の半導体層１ｂが設けられた半導体基体２３を用いた。これに対し、第３の実施形態に係る半導体装置４０Ｂでは、図５に示すように、第２導電型（ｐ−型）の半導体基板１ａ上に第２導電型（ｐ−型）の半導体層１ｃが設けられた半導体基体２４を用いている。この半導体基体２４のハイサイド駆動回路形成領域１Ａにおいて、半導体基板１ａと半導体層１ｃとの間には、半導体基板１ａ及び半導体層１ｃよりも不純物濃度が高い第１導電型(ｎ＋型)の埋め込み領域２２が形成されている。
ウエル領域５は、半導体層１ｃに形成されている。半導体層１ｃには第１導電型（ｎ−型）のウエル領域２５が形成されている。第１ウエル領域２は、ウエル領域２５の内部に形成されている。また、第１ウエル領域２は、ウエル領域２５の内部において、埋め込み領域２２上にこの埋め込み領域２２と接するようにして形成されている。第２の実施形態では、第１ウエル領域２とウエル領域５との間に半導体層１ｂを設けた構成になっているが、第３の実施形態では半導体層１ｂの代わりにウエル領域２５が第１ウエル領域２とウエル領域５との間に設けられている。したがって、ｎ＋型のコンタクト領域９は、第１ウエル領域２及びウエル領域２５の表層部にこの第１ウエル領域２及びウエル領域２５に亘って形成されている。この他の構成は、第２の実施形態と同様になっている。
第３の実施形態に係る半導体装置４０Ｂは、ハイサイド駆動回路形成領域１Ａにおいて、第１ウエル２と接するようにして半導体基板１ａと半導体層１ｃとの間に高濃度の埋め込み領域２２が設けられている。したがって、寄生ｐｎｐバイポーラトランジスタ２９のベース濃度が高くなり、寄生ｐｎｐバイポーラトランジスタ２９の電流増幅率ＨＦＥを下げることができるので、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
更に、第３の実施形態に係る半導体装置４０Ｂは、第１の実施形態と同様に、ハイサイド駆動回路形成領域１Ａにおいて、第２ウエル領域３の内部にＶＢ電位が印加される電荷引き抜き領域１０を設けている。したがって、第１の実施形態と同様に、寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。この結果、第３の実施形態に係る半導体装置４０Ｂは、第１の実施形態と比較して、寄生ｐｎｐバイポーラトランジスタ２９の動作を更に抑制することができる。
（第４の実施形態）
図６に示すように、本発明の第４の実施形態に係る半導体装置４０Ｃは、制御回路３１、レベルシフト回路３２、駆動回路３３ａ等を備えたパワーＩＣの駆動回路である。この半導体装置４０Ｃは、図７に示すように、駆動対象として、例えば降圧コンバータ６０のスイッチング素子Ｓ３を駆動する。降圧コンバータ６０は、ダイオード６１、キャパシタ６２、コイル６３及びスイッチング素子Ｓ３等で構成されている。スイッチング素子Ｓ３は例えばＩＧＢＴ等の能動素子で構成されている。
駆動回路３３ａは、ゲート駆動回路３４ａを備えている。このゲート駆動回路３４ａは、第１の実施形態のゲート駆動回路３４と同様の構成になっている。具体的には、ｐＭＯＳ３５のソースはＶＢ端子に接続され、ｐＭＯＳ３５のドレインはｎＭＯＳ３６のドレインに接続されている。ｎＭＯＳ３６のソースはＶＳ端子４３に接続されている。ｐＭＯＳ３５とｎＭＯＳ３６との接続点には、降圧コンバータ６０を構成するスイッチング素子Ｓ３のゲートが接続される。
ゲート駆動回路３４ａは、ＶＳ端子４３に印加されるＶＳ電位を基準電位とし、ＶＢ端子４４に印加される第１電位としてのＶＢ電位を電源電位として動作し、レベルシフト回路３２から受け取った信号を元に出力端子４２から駆動信号を出力して降圧コンバータ６０のスイッチング素子Ｓ３を駆動する。
このように降圧コンバータ６０のスイッチング素子Ｓ３を駆動する第４の実施形態４に係る半導体装置４０Ｃにおいても、第１の実施形態と同様に、図３を参照して説明すれば、ｐ−型の第２ウエル領域３、ｎ−型の第１ウエル領域２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ２９の動作を抑制することができる。
なお、第４の実施形態では、降圧コンバータ６０のスイッチング素子Ｓ３を駆動する半導体装置について説明したが、本発明はこれに限定されるものではなく、例えば、昇降コンバータ、フライバックコンバータ、フォワードコンバータなどのスイッチング素子を駆動する半導体装置に適用できる。
１，１ａ…半導体基板、１ｂ，１ｃ…半導体層
２…第１ウエル領域、３…第２ウエル領域、４，５…ウエル領域
６，１２…第１主電極領域、７，１３…第２主電極領域
８…第１コンタクト領域、１４…第２コンタクト領域、９…コンタクト領域
１０…電荷引き抜き領域
５ａ…接地電極、６ａ…ソース電極、７ａ…ドレイン電極、８ａ，９ａ…コンタクト電極、１０ａ…電荷引き抜き電極、１２ａ…ソース電極、１３ａ…ドレイン電極、１４ａ…コンタクト電極
５ｂ，６ｂ，７ｂ，８ｂ，９ｂ，１０ｂ，１２ｂ，１３ｂ，１４ｂ…導電性プラグ

Claims (15)

  1. 第１電位が印加される第１導電型の第１ウエル領域と、
    前記第１ウエル領域の表層部に形成され、かつ前記第１電位とは異なる第２電位が印加される第２導電型の第２ウエル領域と、
    前記第２ウエル領域の表層部に形成され、かつ前記第１電位が印加される第１導電型の電荷引き抜き領域と、
    を備え、
    前記第１ウエル領域が前記第２導電型の半導体基板の表層部に形成されていることを特徴とする半導体装置。
  2. 第１電位が印加される第１導電型の第１ウエル領域と、
    前記第１ウエル領域の表層部に形成され、かつ前記第１電位とは異なる第２電位が印加される第２導電型の第２ウエル領域と、
    前記第２ウエル領域の表層部に形成され、かつ前記第１電位が印加される第１導電型の電荷引き抜き領域と、
    を備え、
    前記第１ウエル領域が第２導電型の半導体基板の主面上に第１導電型の埋め込み領域を介して形成された半導体層の表層部に形成されていることを特徴とする半導体装置。
  3. 前記第１電位及び前記第２電位は、前記第１ウエル領域と前記第２ウエル領域との間のｐｎ接合が通常動作で逆バイアスされる電位であることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記電荷引き抜き領域は、前記第２ウエル領域よりも浅く形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
  5. 前記第１ウエル領域の表層部に形成され、前記第１電位が印加される第１導電型の第１コンタクト領域と、
    前記第２ウエル領域の表層部に形成され、前記第２電位が印加される第２導電型の第２コンタクト領域と、
    を更に備え、
    前記電荷引き抜き領域は、前記第２コンタクト領域の近傍に配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記電荷引き抜き領域は、前記第１コンタクト領域と前記第２コンタクト領域との間に配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記電荷引き抜き領域は、前記第２コンタクト領域を囲むようにして環状に形成されていることを特徴とする請求項５に記載の半導体装置。
  8. 前記第１ウエル領域の表層部に第１能動素子を構成する第２導電型の第１及び第２主電極領域が、
    前記第２ウエル領域の表層部に第２能動素子を構成する第１導電型の第１及び第２主電極領域が、
    更に備えられていることを特徴とする請求項１または請求項２に記載の半導体装置。
  9. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    前記第１能動素子と前記第２能動素子との接続点には、前記ゲート駆動回路の駆動対象となるスイッチング素子のゲートが接続されることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    高圧側のスイッチング素子と低圧側のスイッチング素子とが直列に接続されたハイサイド回路を前記ゲート駆動回路の駆動対象とするとき、前記第１能動素子と前記第２能動素子との接続点には、前記高圧側のスイッチング素子のゲートが接続されることを特徴とする請求項８に記載の半導体装置。
  11. 前記第１及び第２能動素子の各々の第２主電極領域が接続されており、前記第１能動素子の第１主電極領域に前記第１電位が印加され、前記第２能動素子の第１主電極領域に前記第２電位が印加されることを特徴とする請求項９または１０に記載の半導体装置。
  12. 第１電位が印加される第１導電型の第１ウエル領域と、
    前記第１ウエル領域の表層部に形成され、かつ前記第１電位とは異なる第２電位が印加される第２導電型の第２ウエル領域と、
    前記第２ウエル領域の表層部に形成され、かつ前記第１電位が印加される第１導電型の電荷引き抜き領域と、
    を備え、
    前記第１ウエル領域の表層部に第１能動素子を構成する第２導電型の第１及び第２主電極領域が、
    前記第２ウエル領域の表層部に第２能動素子を構成する第１導電型の第１及び第２主電極領域が、
    更に備えられていることを特徴とする半導体装置。
  13. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    前記第１能動素子と前記第２能動素子との接続点には、前記ゲート駆動回路の駆動対象となるスイッチング素子のゲートが接続されることを特徴とする請求項１２に記載の半導体装置。
  14. 前記第１能動素子と前記第２能動素子とが直列に接続されたゲート駆動回路を更に備え、
    高圧側のスイッチング素子と低圧側のスイッチング素子とが直列に接続されたハイサイド回路を前記ゲート駆動回路の駆動対象とするとき、前記第１能動素子と前記第２能動素子との接続点には、前記高圧側のスイッチング素子のゲートが接続されることを特徴とする請求項１２に記載の半導体装置。
  15. 前記第１及び第２能動素子の各々の第２主電極領域が接続されており、前記第１能動素子の第１主電極領域に前記第１電位が印加され、前記第２能動素子の第１主電極領域に前記第２電位が印加されることを特徴とする請求項１３または１４に記載の半導体装置。
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