JP5998852B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に出力端子と電源端子あるいは接地端子との間に流れる電流を制御する半導体装置に関する。

従来より、図７に示すように半導体装置の出力回路４００は、整流回路４１０が、出力端子Ｖｏｕｔと、出力ドライバであるＮＭＯＳトランジスタＭ５の端子４３０との間に接続されている。整流回路４１０は、出力端子Ｖｏｕｔの電圧が接地電圧より低くなった場合に、接地電圧から出力端子Ｖｏｕｔに流れる逆流電流を防止する（非特許文献１など）。

"MAX13020-MAX13021_jp.pdf page4"、［online］、平成１８年５月、ＭＡＸＩＭ発行、［平成２３年１０月１５日検索］、インターネット＜ＵＲＬ：http://datasheets.maximintegrated.com/jp/ds/MAX13020-MAX13021_jp.pdf＞

図７の整流回路４１０を、一般的にＰ型の半導体基板（以下、「Ｐｓｕｂ」と略記する）に形成する場合を、図４を用いて説明する。まず、Ｐｓｕｂ３１の表面にはＮ型ウエル領域（以下、「Ｎｗｅｌｌ」と略記する）３２と、その中に形成されたＰ型拡散層（Ｐ）３３と、が形成される。これにより、Ｐ型拡散層（Ｐ）３３とＮｗｅｌｌ３２とのＰＮ接合によりダイオードが形成される。Ｎｗｅｌｌ３２に端子４３０、Ｐ型拡散層（Ｐ）３３に出力端子Ｖｏｕｔが接続される。これにより、出力端子Ｖｏｕｔの電圧が接地電圧より低くなった場合には、ダイオードは逆バイアスされ、接地電圧から出力端子Ｖｏｕｔに流れる逆流電流を防止できる。

しかしながら、図４に示す整流回路４１０は、Ｐｓｕｂ３１、Ｎｗｅｌｌ３２、Ｐ型拡散層（Ｐ）３３の縦構造により、Ｎｗｅｌｌ３２をベース端子、Ｐ型拡散層（Ｐ）３３をエミッタ端子、Ｐｓｕｂ３１をコレクタ端子とする寄生のＰＮＰ型バイポーラトランジスタＢ４が形成される。ＮＭＯＳトランジスタＭ５がオン状態となる場合に、出力端子Ｖｏｕｔから、Ｐ型拡散層（Ｐ）３３とＮｗｅｌｌ３２とのＰＮ接合により形成されるダイオードを介して、接地電圧に電流が流れる。この電流は、バイポーラトランジスタＢ４にとってはベース電流である。Ｐｓｕｂ３１には接地電圧が印加されているため、バイポーラトランジスタＢ４はバイポーラ動作を行い、コレクタ電流が流れる。つまり、図４に示す整流回路４１０は、出力端子Ｖｏｕｔから端子４３０に電流が流れるとき、寄生のバイポーラトランジスタＢ４のコレクタ電流によって、出力端子ＶｏｕｔからＰｓｕｂ３１に電流がリークする恐れがある。例えば、ＮＭＯＳトランジスタＭ５（図７）がカレントミラー回路を構成する場合、整流回路４１０に流れる電流は、寄生のバイポーラトランジスタＢ４のリーク電流分が分流してしまう。カレントミラー回路に、所定の電流が供給されず、電流精度に誤差が生じ、また回路動作が不安定となる課題がある。

本願に開示の技術は、そのような実情に鑑みてなされたものであり、出力端子と電源端子、あるいは出力端子と接地端子との間に流れる電流を制御する半導体装置において、半導体基板へのリーク電流を防止することが可能な半導体装置を提供することを目的とする。

上記課題を解決するために、本願に開示される技術に係る半導体装置は、第１導電型の基板上に形成されて、出力端子と電源端子、あるいは出力端子と接地端子との間に流れる電流を制御する半導体装置である。第１導電型とは異なる第２導電型の第１領域と、第１領域内に形成される第１導電型の第２領域と、第２領域内に形成される第２導電型の第３領域と、第１導電型の電界効果トランジスタとを備えている。また、第１ないし第３結線を有している。第１結線は第１領域と電界効果トランジスタの第１のソース・ドレイン端子とを接続する。第２結線は第２領域と電界効果トランジスタの第２のソース・ドレイン端子とを接続し、出力端子に至る経路を形成する。第３結線は第３領域と電界効果トランジスタのゲート端子とを接続し、電源端子に至る経路、あるいは接地端子に至る経路を形成する。

本願に開示の技術が提供する半導体装置では、出力端子を介して流れる逆流電流を防止しながら、通常動作時には、出力端子に流れる電流のうち半導体基板にリークしてしまうリーク電流を抑制することができる。半導体基板へのリーク電流を流す寄生のバイポーラトランジスタの動作を抑止することができ、また、動作を抑止できない寄生のバイポーラトランジスタについては小さなトランジスタサイズとすることができるためである。

実施形態に係る整流回路を備えたデバイス１００が接続されるシステムのブロック図である。 第１実施形態に係る整流回路１の基板断面図である。 図２に示す整流回路１を備えた出力回路２００の回路図である。 一般的な整流回路４１０の基板断面図である。 第２実施形態に係る整流回路２の基板断面図である。 図５に示す整流回路２を備えた出力回路３００の回路図である。 整流回路４１０を備えた出力回路４００の回路図である。

図１は、実施形態に係る整流回路を備えたデバイス１００が接続されるシステム図である。図１に示すデバイス１００には、バス線１２０が接続され、接地端子１１０を介して接地電圧が接続されている。デバイス１００は、図３に図示する出力回路２００を備え、バス線１２０に接続されており、信号を出力する。出力回路２００に逆流防止用の整流回路が備えられる。デバイス１００間の通信は、ＬＩＮ（Local Interconnect Network）、ＣＡＮ（Controller Area Network）などの車輌に用いられる車載システムの規格に基づいて、バス線１２０を介して行なわれる。こうした車載システムの規格では、デバイス１００の接地端子１１０が接地電圧から外れた場合に、デバイス１００内部の接地電圧を電源電圧と同電位にするように定められている。これは、バス線１２０に接続されるデバイス１００等の接続機器を保護する、フェールセーフの機能である。このとき、接地端子１１０が接地電圧から外れたデバイス１００では、デバイス１００内部の接地電圧が電源電圧と同電位となることで、出力回路２００の接地電圧側から、バス線１２０に電流が流れる恐れがある。出力回路２００を構成する半導体基板の基板電圧は接地電圧に接続されているので、断線により同様に電源電圧となる。この結果、出力回路２００には、接地電圧と出力端子Ｖｏｕｔが接続されるバス線１２０との電位関係が逆転する場合があり、接地電圧側から出力端子Ｖｏｕｔを介してバス線１２０に向かって逆流電流が流れてしまうことが考えられる。この逆流電流を防止するために整流回路１（図３）が備えられる。以下では、デバイス１００内部の接地電圧側からバス線１２０に流れる逆流電流を防止する整流回路について説明する。

図２は、第１実施形態に係る整流回路１の基板断面図である。図３は、図２に示す整流回路１を含む出力回路２００の等価回路図である。まず、図３に示す出力回路２００の説明を行なう。出力回路２００は、整流回路１、抵抗Ｒ１、ＮＭＯＳトランジスタＭ１、および出力バッファ制御回路３を備える。整流回路１は、一端を出力端子Ｖｏｕｔに接続され、他端である端子１０はＮＭＯＳトランジスタＭ１のドレイン端子に接続される。ＮＭＯＳトランジスタＭ１はソース端子が接地電圧を印加される。抵抗Ｒ１は、電源電圧に一端を印加され、他端を出力端子Ｖｏｕｔに接続される。ＮＭＯＳトランジスタＭ１は、出力回路２００において出力端子Ｖｏｕｔを接地電圧に駆動する出力ドライバである。ＮＭＯＳトランジスタＭ１のゲート端子は出力バッファ制御回路３に接続される。出力バッファ制御回路３は、ＮＭＯＳトランジスタＭ１のゲート電圧を制御することで、ＮＭＯＳトランジスタＭ１のオン・オフ状態を制御する。出力端子Ｖｏｕｔが接地電圧より電圧が高い場合には、ＮＭＯＳトランジスタＭ１がオン状態になると、整流回路１は、出力端子Ｖｏｕｔと接地電圧との間をＮＭＯＳトランジスタＭ１を介して接続する。整流回路１には電流が流れる。一方、出力端子Ｖｏｕｔの電圧が接地電圧より低い場合には、整流回路１は、ＮＭＯＳトランジスタＭ１がオン状態であっても逆バイアス状態となり、接地電圧から出力端子Ｖｏｕｔに流れる逆流電流を防止する。

図２の整流回路１の基板断面図を用いて、半導体基板に形成される整流回路１の縦構造の説明をする。まず、整流回路１の基板はＰｓｕｂ１１であって、その表面にはＮｗｅｌｌ（第１領域）１２と、Ｎｗｅｌｌ１２の中にはＰ型ウエル領域（以下、「Ｐｗｅｌｌ」と略記する）（第２領域）１３、さらにＰｗｅｌｌ１３の中にＮ型拡散層（Ｎ）（第３領域）１４が形成される。出力端子Ｖｏｕｔに接続されるＰｗｅｌｌ１３と、ＮＭＯＳトランジスタＭ１に接続されるＮ型拡散層（Ｎ）１４とにより逆電流の防止用のダイオードが形成される。

ここで、Ｐｓｕｂ１１、Ｎｗｅｌｌ１２、Ｐｗｅｌｌ１３、およびＮ型拡散層（Ｎ）１４の縦構造により、図２に示す寄生のバイポーラトランジスタＢ１、Ｂ２が形成される。バイポーラトランジスタＢ１は、Ｐｗｅｌｌ１３をベース端子、Ｎ型拡散層（Ｎ）１４をエミッタ端子、Ｎｗｅｌｌ１２をコレクタ端子とする寄生のＮＰＮ型バイポーラトランジスタである。バイポーラトランジスタＢ２は、Ｎｗｅｌｌ１２をベース端子、Ｐｗｅｌｌ１３をエミッタ端子、Ｐｓｕｂ１１をコレクタ端子とする寄生のＰＮＰ型バイポーラトランジスタである。

また、ＰＭＯＳトランジスタＭ２は、Ｐｓｕｂ１１にあって、Ｎｗｅｌｌ１２とは別の領域に形成される。ＰＭＯＳトランジスタＭ２のバックバイアス領域は、Ｐｓｕｂ１１の中に形成されたＮｗｅｌｌ１５により形成される。ソース・ドレイン端子は、Ｎｗｅｌｌ１５の中に形成されたＰ型拡散層（Ｐ）１６、１７により形成される。ＰＭＯＳトランジスタＭ２の導通により、Ｎｗｅｌｌ１２とＰｗｅｌｌ１３とを略同電位として、寄生のバイポーラトランジスタＢ２の動作を抑止する。

ここで、Ｐｓｕｂ１１、Ｎｗｅｌｌ１５、およびＰ型拡散層（Ｐ）１６の縦構造により、図２に示す寄生のバイポーラトランジスタＢ３が形成される。バイポーラトランジスタＢ３は、Ｎｗｅｌｌ１５をベース端子、Ｐ型拡散層（Ｐ）１６をエミッタ端子、Ｐｓｕｂ１１をコレクタ端子とする寄生のＰＮＰ型バイポーラトランジスタである。尚、Ｐｓｕｂ１１、Ｎｗｅｌｌ１５、およびＰ型拡散層（Ｐ）１７についても同様の縦構造を有しているが、Ｎｗｅｌｌ１５およびＰ型拡散層（Ｐ）１７が同電位に結線されているため、寄生のバイポーラ動作は生じない。

Ｎｗｅｌｌ１２、Ｎｗｅｌｌ１５、およびＰ型拡散層（Ｐ）１７はそれぞれ接続される（第１結線）。出力端子Ｖｏｕｔは、Ｐｗｅｌｌ１３とＰ型拡散層（Ｐ）１６とが接続される（第２結線）。端子１０は、Ｎ型拡散層（Ｎ）１４とＰＭＯＳトランジスタＭ２のゲート端子とが接続される（第３結線）。また、Ｐｓｕｂ１１には、接地電圧が印加される。

次に、ＮＭＯＳトランジスタＭ１がオン状態になり、出力端子Ｖｏｕｔから端子１０に電流が流れる場合について説明する。このとき、整流回路１において、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４とで構成されるダイオードのＰＮ接合が順バイアスされるため、出力端子Ｖｏｕｔが端子１０の端子電圧よりＰＮ接続の順方向電圧ＶＦ１だけ高くなる。ＰＭＯＳトランジスタＭ２のしきい値電圧Ｖｔｈは、チャネル領域の不純物濃度を調整することでＰＮ接合の順方向電圧ＶＦ１と比べ小さく設定することができる。この条件では、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４とのＰＮ接合が順方向にバイアスされて電流が流れる際、ＰＭＯＳトランジスタＭ２はオン状態となる。ＰＭＯＳトランジスタＭ２がオン状態となると、ＰＭＯＳトランジスタＭ２を介してＮｗｅｌｌ１２にも出力端子Ｖｏｕｔと略同電圧が印加される。寄生のバイポーラトランジスタＢ１は、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４との順バイアスにより流れる電流がベース電流となり、動作する。バイポーラトランジスタＢ１のコレクタ端子には、ＰＭＯＳトランジスタＭ２を介して出力端子Ｖｏｕｔから電流が供給されるので、バイポーラトランジスタＢ１のコレクタ電流は端子１０に流れる。寄生のバイポーラトランジスタＢ１がオン状態になったとしても、これにより流れるコレクタ電流は端子１０に流れることとなり、端子１０に流れる電流には影響を与えない。

また、ＰＭＯＳトランジスタＭ２がオン状態となることで、Ｎｗｅｌｌ１２とＰｗｅｌｌ１３とが略同電位となることにより、バイポーラトランジスタＢ２のベース・エミッタ端子には略同電位が印加される。これにより、バイポーラトランジスタＢ２のベース・エミッタ端子間は順バイアスされず、バイポーラトランジスタＢ２のバイポーラ動作が抑制される。出力端子ＶｏｕｔからＰｓｕｂ１１に流れるリーク電流が抑止される。

また、ＰＭＯＳトランジスタＭ２は、寄生のＰＮＰ型バイポーラトランジスタＢ３の縦構造を有している。このため、ＰＮＰ型バイポーラトランジスタにおいて、ベース端子となるＰＭＯＳトランジスタＭ２のバックバイアス領域（Ｎｗｅｌｌ１５）とエミッタ端子となるＰＭＯＳトランジスタＭ２のソース端子（Ｐ型拡散層（Ｐ）１６）とで形成されるＰＮ接合のバイアス状態によっては、バイポーラ動作することも考えられる。

しかしながら、ＰＭＯＳトランジスタＭ２のドレイン端子（Ｐ型拡散層（Ｐ）１７）とバックバイアス領域（Ｎｗｅｌｌ１５）とは結線されている。そのため、ＰＭＯＳトランジスタＭ２に電流が流れるオン状態においては、ＰＭＯＳトランジスタＭ２のバックバイアス領域（Ｎｗｅｌｌ１５）とソース端子（Ｐ型拡散層（Ｐ）１６）との電位差は小さなものとなり、その結果、ＰＮＰ型バイポーラトランジスタにおいて、ベース端子とエミッタ端子との間は十分に電流が流れるほどの順バイアスには至らず、寄生のＰＮＰ型バイポーラトランジスタＢ３のバイポーラ動作は小さなものとなる。これにより、Ｐ型拡散層（Ｐ）１６からＰｓｕｂ１１に流れるリーク電流は小さな値に留めることができる。

また、寄生のＰＮＰ型バイポーラトランジスタＢ３は、縦構造的に図４に示す一般的な整流回路４１０における寄生のバイポーラトランジスタＢ４に対応する構成である。ここで、ＰＮＰ型バイポーラトランジスタＢ３はＰＭＯＳトランジスタＭ２のＰ型拡散層（Ｐ）１６をエミッタ端子として構成される。Ｐ型拡散層（Ｐ）１６はＰＭＯＳトランジスタＭ２のソース端子を構成するものであるため、Ｐ型拡散層（Ｐ）１６とＮｗｅｌｌ１５とのＰＮ接合の面積は限定された面積に過ぎない。一方、ＰＮＰ型バイポーラトランジスタＢ４はＰ型拡散層（Ｐ）３３をエミッタ端子として構成されるところ、Ｐ型拡散層（Ｐ）３３は逆流電流を防止するために設けられるダイオードを構成するものであり、このダイオードは通常動作時には十分に電流を流す能力が要求される。このため、ダイオードを構成するＰ型拡散層（Ｐ）３３とＮｗｅｌｌ３２とで形成されるＰＮ接合の面積は十分に大きな面積を確保する必要がある。このことからも、寄生のＰＮＰ型バイポーラトランジスタＢ３のエミッタ面積は、一般的な整流回路４１０に用いられる寄生のバイポーラトランジスタＢ４のエミッタ面積に比して充分に小面積となる。このため、整流回路４１０の場合と比してリーク電流は小さな値となる。

次に、端子１０から出力端子Ｖｏｕｔに電流が逆流する場合について説明する。図１において説明したように、ＮＭＯＳトランジスタＭ１を介して端子１０に印加される接地電圧が出力端子Ｖｏｕｔの電圧より高くなる場合、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４とにより形成されるＰＮ接合に逆バイアスが印加され、Ｎ型拡散層（Ｎ）１４からＰｗｅｌｌ１３に流れる逆流電流が防止される。同様に、接地電圧が印加されているＰｓｕｂ１１より出力端子Ｖｏｕｔの方が高い電圧になるが、この場合、Ｐｗｅｌｌ１３とＮｗｅｌｌ１２で構成されるＰＮ接合、およびＰ型拡散層（Ｐ）１６とＮｗｅｌｌ１５とで構成されるＰＮ接合が、共に逆バイアスになり、Ｐ型基板１１からの逆流電流も防止される。

図５は、第２実施形態に係る整流回路２の基板断面図である。図６は、図５に示す整流回路２を含む出力回路３００の等価回路図である。まず、図６に示す出力回路３００の説明を行なう。出力回路３００は、整流回路２、抵抗Ｒ２、ＰＭＯＳトランジスタＭ４、および出力バッファ制御回路４を備える。整流回路２は、一端を出力端子Ｖｏｕｔに接続され、他端である端子２０はＰＭＯＳトランジスタＭ４のドレイン端子に接続される。抵抗Ｒ２は、接地電圧に一端を印加され、他端を出力端子Ｖｏｕｔに接続される。ＰＭＯＳトランジスタＭ４は、出力回路３００において出力端子Ｖｏｕｔを電源電圧に駆動する出力ドライバである。ＰＭＯＳトランジスタＭ４のゲート端子は出力バッファ制御回路４に接続される。出力バッファ制御回路４は、ＰＭＯＳトランジスタＭ４のゲート電圧を制御することで、ＰＭＯＳトランジスタＭ４のオン・オフ状態を制御する。出力端子Ｖｏｕｔが電源電圧より電圧が低い場合には、ＰＭＯＳトランジスタＭ４がオン状態になると、整流回路２は、出力端子Ｖｏｕｔと電源電圧との間をＰＭＯＳトランジスタＭ４を介して接続する。整流回路２には電流が流れる。一方、出力端子Ｖｏｕｔの電圧が電源電圧より高い場合には、整流回路２は、ＰＭＯＳトランジスタＭ４がオン状態であっても、整流回路２によって、電源電圧から出力端子Ｖｏｕｔに流れる逆流電流を防止する。

図５の整流回路２の基板断面図を用いて、整流回路２の基板に形成される縦構造の説明をする。まず、整流回路２の基板はＮ型基板（以下、「Ｎｓｕｂ」と略記する）２１であって、その表面にはＰｗｅｌｌ（第１領域）２２と、Ｐｗｅｌｌ２２の中にはＮｗｅｌｌ（第２領域）２３、さらにＮｗｅｌｌ２３の中にＰ型拡散層（Ｐ）（第３領域）２４が形成される。ＮＭＯＳトランジスタＭ４に接続されるＰ型拡散層（Ｐ）２４と、出力端子Ｖｏｕｔに接続されるＮｗｅｌｌ２３とにより逆電流の防止用のダイオードが形成される。

ここで、Ｐｗｅｌｌ２２、Ｎｗｅｌｌ２３、およびＰ型拡散層（Ｐ）２４の縦構造により、図６に示す寄生のバイポーラトランジスタＢ５、Ｂ６が形成される。バイポーラトランジスタＢ５は、Ｎｗｅｌｌ２３をベース端子、Ｐ型拡散層（Ｐ）２４をエミッタ端子、Ｐｗｅｌｌ２２をコレクタ端子とする寄生のＰＮＰ型バイポーラトランジスタである。バイポーラトランジスタＢ６は、Ｐｗｅｌｌ２２をベース端子、Ｎｗｅｌｌ２３をエミッタ端子、Ｎｓｕｂ２１をコレクタ端子とする寄生のＮＰＮ型バイポーラトランジスタである。

また、ＮＭＯＳトランジスタＭ３は、Ｎｓｕｂ２１にあって、Ｐｗｅｌｌ２２とは別の領域に形成される。ＮＭＯＳトランジスタＭ３のバックバイアス領域は、Ｎｓｕｂ２１の中に形成されたＰｗｅｌｌ２５により形成される。ソース・ドレイン端子は、Ｐｗｅｌｌ２５の中に形成されたＮｗｅｌｌ２６、２７により形成される。ＮＭＯＳトランジスタＭ３の導通により、Ｐｗｅｌｌ２２とＮｗｅｌｌ２３とを略同電位として、バイポーラトランジスタＢ２の場合と同様に、寄生のバイポーラトランジスタＢ６の動作を抑止する。

ここで、Ｎｓｕｂ２１、Ｐｗｅｌｌ２５、およびＮ型拡散層（Ｎ）２６の縦構造により、図６に示す寄生のバイポーラトランジスタＢ７が形成される。バイポーラトランジスタＢ７は、Ｐｗｅｌｌ２５をベース端子、Ｎ型拡散層（Ｎ）２６をエミッタ端子、Ｎｓｕｂ２１をコレクタ端子とする寄生のＮＰＮ型バイポーラトランジスタである。尚、Ｎｓｕｂ２１、Ｐｗｅｌｌ２５、およびＮ型拡散層（Ｎ）２７についても同様の縦構造を有しているが、バイポーラトランジスタＢ３の場合と同様に、Ｐｗｅｌｌ２５およびＮ型拡散層（Ｎ）２７が同電位に結線されているため、寄生のバイポーラ動作は生じない。

Ｐｗｅｌｌ２２、Ｐｗｅｌｌ２５、およびＮ型拡散層（Ｎ）２７はそれぞれ接続される（第１結線）。出力端子Ｖｏｕｔには、Ｐｗｅｌｌ２２とＮｗｅｌｌ２６とが接続される（第２結線）。端子２０には、Ｐ型拡散層（Ｐ）２４とＮＭＯＳトランジスタＭ３のゲート端子が接続される（第３結線）。また、Ｎｓｕｂ２１には、電源電圧が印加される。

次に、ＰＭＯＳトランジスタＭ４がオン状態になり、端子２０から出力端子Ｖｏｕｔに電流が流れる場合について説明する。このとき、整流回路２において、Ｐ型拡散層（Ｐ）２４とＮｗｅｌｌ２３とで構成されるダイオードのＰＮ接合が順バイアスされるため、端子２０が出力端子Ｖｏｕｔの端子電圧よりＰＮ接続の順方向電圧ＶＦ５だけが高くなるので、Ｐ型拡散層（Ｐ）２４、Ｎｗｅｌｌ２３のＰＮ接合に順バイアスが印加される。ＮＭＯＳトランジスタＭ３のしきい値電圧Ｖｔｈ３は、Ｐ型拡散層（Ｐ）２４、Ｎｗｅｌｌ２３によるＰＮ接合の順方向電圧ＶＦ５と比べ小さく設定される。この条件では、Ｐ型拡散層（Ｐ）２４、Ｎｗｅｌｌ２３のＰＮ接合が順方向にバイアスされて電流が流れる際、ＮＭＯＳトランジスタＭ３はオン状態となる。ＮＭＯＳトランジスタＭ３がオン状態となると、Ｐｗｅｌｌ２２にも出力端子Ｖｏｕｔと略同電圧が印加される。寄生のバイポーラトランジスタＢ５はＰ型拡散層（Ｐ）２４、Ｎｗｅｌｌ２３との順バイアスにより流れる電流がベース電流となり、動作する。バイポーラトランジスタＢ５のコレクタ端子は、ＮＭＯＳトランジスタＭ３を介して出力端子Ｖｏｕｔに接続されるので、バイポーラトランジスタＢ５のコレクタ電流は出力端子Ｖｏｕｔに流れる。寄生のバイポーラトランジスタＢ５がオン状態になったとしても、これにより流れるコレクタ電流は出力端子Ｖｏｕｔに流れることとなり、バイポーラトランジスタＢ２の場合と同様に、出力端子Ｖｏｕｔに流れる電流には影響を与えない。

また、ＮＭＯＳトランジスタＭ３がオン状態となることで、Ｐｗｅｌｌ２２とＮｗｅｌｌ２３とが略同電位となることにより、バイポーラトランジスタＢ６のベース・エミッタ端子には略同電位が印加される。これにより、バイポーラトランジスタＢ６のベース・エミッタ端子間は順バイアスされず、バイポーラトランジスタＢ６のバイポーラ動作が抑制される。Ｎｓｕｂ２１から出力端子Ｖｏｕｔに流れるリーク電流が抑止される。

また、ＮＭＯＳトランジスタＭ３は、寄生のＮＰＮ型バイポーラトランジスタＢ７の縦構造を有している。しかしながら、ＮＭＯＳトランジスタＭ３のドレイン端子（Ｎ型拡散層（Ｎ）２７）とバックバイアス領域（Ｐｗｅｌｌ２５）とは結線されている。そのため、ＮＭＯＳトランジスタＭ３に電流が流れるオン状態においては、ＮＭＯＳトランジスタＭ３のバックバイアス領域（Ｐｗｅｌｌ２５）とソース端子（Ｎ型拡散層（Ｎ）２６）との電位差は小さなものとなる。その結果、寄生のＮＰＮ型バイポーラトランジスタＢ７のベース端子とエミッタ端子との間は十分に電流が流れるほどの順バイアスには至らず、バイポーラ動作は小さなものとなる。これにより、バイポーラトランジスタＢ３の場合と同様に、Ｎｓｕｂ２１からＮ型拡散層（Ｎ）２６に流れるリーク電流は小さな値に留めることができる。

また、寄生のＮＰＮ型バイポーラトランジスタＢ７は、縦構造的に図４に示す一般的な整流回路４１０における寄生のバイポーラトランジスタＢ４に対応する構成である。バイポーラトランジスタＢ３の場合と同様に、寄生のＮＰＮ型バイポーラトランジスタＢ７のエミッタ面積は、一般的な整流回路４１０に用いられる寄生のバイポーラトランジスタＢ４のエミッタ面積に比して充分に小面積となる。このため、整流回路４１０の場合と比してリーク電流は小さな値となる。

次に、出力端子Ｖｏｕｔから端子２０に電流が逆流する場合について説明する。ＰＭＯＳトランジスタＭ４を介して端子２０に印加される電源電圧が出力端子Ｖｏｕｔの電圧より低くなる場合、Ｐ型拡散層（Ｐ）２４と、Ｎｗｅｌｌ２３とにより形成されるＰＮ接合に逆バイアスが印加され、Ｎｗｅｌｌ２３からＰ型拡散層（Ｐ）２４に流れる逆流電流が防止される。同様に、電源電圧が印加されているＮｓｕｂ２１より出力端子Ｖｏｕｔの方が低い電圧になるが、この場合、この場合、Ｐｗｅｌｌ２２とＮｗｅｌｌ２３とで構成されるＰＮ接合、およびＰｗｅｌｌ２５とＮ型拡散層（Ｎ）２６とで構成されるＰＮ接合が、共に逆バイアスになり、Ｎｓｕｂ２１からの逆流電流も防止される。

以上、詳細に説明したように、本願に開示される技術の実施形態によれば、整流回路１において、端子１０に印加される接地電圧が出力端子Ｖｏｕｔの電圧より高くなり、端子１０から出力端子Ｖｏｕｔに電流が逆流する場合がある。このとき、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４とにより形成されるＰＮ接合に逆バイアスが印加され逆流電流を防止することが可能となる。この場合、同様に接地電圧が印加されているＰｓｕｂ１１より出力端子Ｖｏｕｔの方が高い電圧になるところ、Ｐｗｅｌｌ１３とＮｗｅｌｌ１２で構成されるＰＮ接合、およびＰ型拡散層（Ｐ）１６とＮｗｅｌｌ１５とで構成されるＰＮ接合が、共に逆バイアスになり、Ｐｓｕｂ１１からの逆流電流も防止することが可能となる。
同様に、整流回路２においても、端子２０に印加される電源電圧が出力端子Ｖｏｕｔの電圧より低くる場合には、Ｐ型拡散層（Ｐ）２４と、Ｎｗｅｌｌ２３とにより形成されるＰＮ接合に逆バイアスが印加され、逆流電流を防止することが可能となる。更に、Ｐｗｅｌｌ２５とＮ型拡散層（Ｎ）２６とで構成されるＰＮ接合が逆バイアスになり、Ｎｓｕｂ２１に向かって流れる逆流電流も防止することが可能となる。

また、通常動作において、整流回路１では、出力端子Ｖｏｕｔから端子１０に電流が流れると、Ｐｗｅｌｌ１３とＮ型拡散層（Ｎ）１４とで構成されるＰＮ接合が順バイアスされる。ＰＮ接合間の電位差がＰＭＯＳトランジスタＭ２のしきい値電圧を上回ると、ＰＭＯＳトランジスタＭ２がオン状態となり、バイポーラトランジスタＢ２のベース・エミッタ端子には、出力端子Ｖｏｕｔと略同電圧が印加される。これにより、バイポーラトランジスタＢ２のベース・エミッタ端子間は順バイアスされず、バイポーラトランジスタＢ２のバイポーラ動作が抑制される。出力端子ＶｏｕｔからＰｓｕｂ１１に流れるリーク電流を抑止することが可能となる。
同様に、通常動作において、整流回路２では、端子２０から出力端子Ｖｏｕｔに電流が流れると、Ｐ型拡散層（Ｐ）２４とＮｗｅｌｌ２３とで構成されるＰＮ接合が順バイアスされる。ＰＮ接合間の電位差がＮＭＯＳトランジスタＭ３のしきい値電圧を上回ると、ＮＭＯＳトランジスタＭ３がオン状態となり、バイポーラトランジスタＢ６のベース・エミッタには、出力端子Ｖｏｕｔと略同電圧が印加される。これにより、バイポーラトランジスタＢ６のバイポーラ動作が抑制される。Ｎｓｕｂ２１から出力端子Ｖｏｕｔに流れるに流れるリーク電流を抑止することが可能となる。

また、整流回路１において、寄生のＰＮＰ型バイポーラトランジスタＢ３は、ＰＭＯＳトランジスタＭ２のドレイン端子（Ｐ型拡散層（Ｐ）１７）とバックバイアス領域（Ｎｗｅｌｌ１５）とは結線されているため、ＰＭＯＳトランジスタＭ２がオンする場合には、Ｎｗｅｌｌ１５とＰ型拡散層（Ｐ）１６との電位差は小さなものとなる。ベース端子とエミッタ端子との間は十分に電流が流れるほどの順バイアスには至らず、寄生のＰＮＰ型バイポーラトランジスタＢ３のバイポーラ動作は小さなものとなる。これにより、Ｐ型拡散層（Ｐ）１６からＰｓｕｂ１１に流れるリーク電流は小さな値に留めることが可能となる。また、寄生のＰＮＰ型バイポーラトランジスタＢ３のエミッタ面積は、一般的な整流回路４１０（図４）に用いられる寄生のバイポーラトランジスタＢ４のエミッタ面積に比して充分に小面積となる。このため、整流回路４１０の場合と比してリーク電流は小さな値となる。
同様に、整流回路２において、寄生のＮＰＮ型バイポーラトランジスタＢ７は、ベース端子とエミッタ端子との間は十分に電流が流れるほどの順バイアスには至らず、バイポーラ動作は小さなものとなる。これにより、Ｎｓｕｂ２１からＮ型拡散層（Ｎ）２６に流れるリーク電流は小さな値に留めることが可能となる。また、寄生のＮＰＮ型バイポーラトランジスタＢ７のエミッタ面積は、一般的な整流回路に用いられる寄生のバイポーラトランジスタＢ４のエミッタ面積に比して充分に小面積となる。このため、整流回路４１０の場合と比してリーク電流は小さな値となる。

ここで、出力回路２００、３００は半導体装置の一例、また、Ｎｗｅｌｌ１２、Ｐｗｅｌｌ２２は第１領域の一例、Ｎｗｅｌｌ１２、Ｐｗｅｌｌ２２は第２領域の一例、Ｎ型拡散層（Ｎ）１４、Ｐ型拡散層（Ｐ）２４は第３領域の一例、Ｎｗｅｌｌ１５、Ｐｗｅｌｌ２５はバックゲート端子の一例である。

尚、本願に開示される技術は前記実施例に限定されるものではなく、本願に開示される技術の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、整流回路１のＮｗｅｌｌ１２とＮｗｅｌｌ１５は、結線により接続されることで同電位とされているが、Ｎ型ウエル領域をＮｗｅｌｌ１２とＮｗｅｌｌ１５とで共有化することで同電位としてもよい。同様に、整流回路２のＰｗｅｌｌ２２とＰｗｅｌｌ２５も共有化してもよい。
また、本実施形態では、出力回路２００、３００を半導体装置の一例として説明したが、本願はこれに限定されるものではない。例えば、整流回路１、２を半導体装置の一例としてもよい。例えば、出力ドライバであるＮＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ４が、大電流の制御を行なうパワートランジスタ素子である場合、ＮＭＯＳトランジスタＭ１と出力回路２００、ＰＭＯＳトランジスタＭ４と出力回路３００とは、各々、別体に構成される。整流回路１、２等の電流制御を行なう素子は、同じ電流経路にあっても、パワートランジスタ素子とは独立して実装される場合があるからである。
同様に、デバイス１００が半導体装置の一例であってもよい。例えば、デバイス１００は、様々な機能ブロックの一つとして外部Ｉ／Ｏに信号を出力する出力回路を備えているからである。

１ 整流回路
１０ 端子
１１ Ｐ型の半導体基板
１２、１５ Ｎ型ウエル領域
１３ Ｐ型ウエル領域
１４ Ｎ型拡散層
１６、１７ Ｐ型拡散層
Ｂ１ ＮＰＮ型バイポーラトランジスタ
Ｂ２、Ｂ３ ＰＮＰ型バイポーラトランジスタ
Ｍ２ ＰＭＯＳトランジスタ
Ｖｏｕｔ 出力端子

Claims (4)

1. 第１導電型の基板上に形成され、出力端子と電源端子あるいは接地端子との間に流れる電流を制御する半導体装置であって、
   前記第１導電型とは異なる第２導電型の第１領域と、
   前記第１領域内に形成される第１導電型の第２領域と、
   前記第２領域内に形成される第２導電型の第３領域と、
   第１導電型の電界効果トランジスタとを備え、
   前記第１領域と前記電界効果トランジスタの第１のソース・ドレイン端子とを接続する第１結線と、
   前記第２領域と前記電界効果トランジスタの第２のソース・ドレイン端子とを接続し、前記出力端子に至る経路を形成する第２結線と、
   前記第３領域と前記電界効果トランジスタのゲート端子とを接続し、前記電源端子あるいは前記接地端子に至る経路を形成する第３結線とを備えることを特徴とする半導体装置。
2. 前記電界効果トランジスタの閾値電圧は、前記第２領域と前記第３領域とで形成されるダイオードの順方向電圧に比較して、絶対値で小さい電圧値であることを特徴とする請求項１に記載の半導体装置。
3. 前記電界効果トランジスタのバックゲート端子は、前記第１結線に接続されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記電界効果トランジスタの前記第１および第２のソース・ドレイン端子と前記バックゲート端子とのＰＮ接合の面積は、前記２領域と前記第３領域とのＰＮ接合の面積に比して小面積であることを特徴とする請求項１ないし３の何れか１項に記載の半導体装置。

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