KR102230214B1 - 래치업 방지 회로 및 집적 회로 - Google Patents

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Abstract

본 발명은 제1 제어 전압을 수신하는 제어단, 제1 전력공급 전압을 수신하는 제1단을 구비하는, 제1 트랜지스터; 제2 제어 전압을 수신하고 제1 트랜지스터의 제2 단에 연결되는 제어단, 제1 트랜지스터의 제어단에 연결되는 제1단, 및 제2 전력공급 전압을 수신하는 제2 단을 포함하고, 제1 트랜지스터의 유형과 반대되는, 제2 트랜지스터; 및 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 설치되어, 제1 제어 전압 및/또는 제2 제어 전압이 기설정 범위를 초과한 경우 통로를 차단하는, 제어 회로를 포함하는 래치업 방지 회로를 개시하였다. 본 발명이 제공하는 래치업 방지 회로는 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 제어 회로를 설치하여, 제1 제어 전압 및/또는 제2 제어 전압이 기설정 범위를 초과한 경우 통로를 차단함으로써 전기가 흐르는 상황에서의 래치업 효과의 발생을 방지한다.

Description

래치업 방지 회로 및 집적 회로
본 출원은 출원일이 2018년 3월 20일이고 출원번호가 201810227939.X이며 발명의 명칭이 "래치업 방지 회로 및 집적 회로"인 중국 발명 출원의 우선권을 주장하며 모든 내용을 참조로 본 출원에 원용한다.
본 발명은 집적 회로 기술분야에 관한 것으로, 특히 래치업 방지 회로 및 집적 회로에 관한 것이다.
IC 제조공정이 발전함에 따라 칩의 사이즈가 점점 작아지고 칩 패키징 밀도 및 집적도가 점점 높아지면서 래치업 효과(Latch up)의 가능성이 점점 커지고 모듈 사이의 간섭 가능성도 점점 커진다. 일반적인 집적 회로에는 모두 기생 트랜지스터(사이리스터라고도 하고 SCR로 약칭)가 존재하는데, 래치업 효과는 기생 양극성 트랜지스터가 트리거되어 도통될 경우 전원 VDD와 그라운드 GND 사이에 저저항 대전류 경로가 형성되어 회로가 정상적으로 작동할 수 없게 되어 심각할 경우 타버리는 현상을 가리킨다. 이러한 기생 양극성 트랜지스터는 예를 들면 입력단, 출력단, 내부 역변환 장치 등 집적 회로의 각 부분에 존재한다.
도 1 및 도 2는 각각 선행기술 중 기생 사이리스터(parasitic thyristor)의 구조 모식도 및 등가 회로도이다. 도 1 및 도 2에 도시된 바와 같이, 기생 양극성 트랜지스터는 하나의 PNP 트랜지스터 및 하나의 횡방향 NPN 트랜지스터로 이루어진다. Q1은 수직형 트랜지스터(Bipolar Junction Transistor, BJT)인데 제어단은 N형 웰 영역이고 제2 단은 P형 기판이며 제1 단은 P 채널이다. Q2는 측면형 트랜지스터인데 제어단은 p형 기판이고 제2 단은 N형 웰 영역이며 제1 단은 N 채널이다. 이 두 소자는 사이리스터(SCR) 회로를 구성하고, 외계 간섭에 의한 트리거가 없을 경우 두 개의 BJT가 차단(cut-off) 상태로서 제2 단 전류가 제2 단-제어단의 역방향 드레인 전류로 이루어지고 전류 이득이 아주 작으며, 이때 래치업 효과가 발생하지 않는다. 그중 하나의 BJT의 제2 전류가 외부 간섭을 받아 갑자기 소정값으로 증가할 경우, 다른 BJT에 피드백하게 되는데 두 개의 BJT는 트리거되어 도통되고 전원 VDD와 그라운드 GND 사이에 저저항 대전류 경로가 형성되어 래치업 효과가 발생한다. 예를 들면 Q1의 제2 단 부분의 전압(VP)이 상승하고 Q2의 제2 단 부분의 전압(VN)이 하강할 경우 래치업 효과가 발생한다.
이를 감안하여 본 발명의 목적은 래치업 방지 능력을 구비하는 래치업 방지 회로 및 집적 회로를 제공하는 데 있다.
본 발명의 일 양태에 따르면, 제1 제어 전압을 수신하는 제어단, 제1 전력공급 전압을 수신하는 제1단, 및 제2단을 구비하는, 제1 트랜지스터; 제2 제어 전압을 수신하고 제1 트랜지스터의 제2 단에 연결되는 제어단, 제1 트랜지스터의 제어단에 연결되는 제1단, 및 제2 전력공급 전압을 수신하는 제2 단을 포함하고, 제1 트랜지스터의 유형과 반대되는, 제2 트랜지스터; 및 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 설치되어, 제1 제어 전압 및/또는 제2 제어 전압이 기설정 범위를 초과한 경우 상기 통로를 차단하는 제어 회로를 포함하는 래치업 방지 회로를 제공한다.
바람직하게, 상기 제어 회로는 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이에 설치되고, 상기 제어 회로는, 제1 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈을 턴오프 하기 위한 제1 스위치 신호를 출력하는, 제1 비교 모듈; 및 제1 스위치 신호가 수신된 경우 제1 전력공급 전압과 제1 트랜지스터 사이의 연통 경로를 차단하는, 제1 스위치 모듈을 포함한다.
바람직하게, 상기 제1 비교 모듈은 제1 비교기이고, 상기 제1 스위치 모듈은 제1 스위치 트랜지스터이며, 상기 제1 비교기의 제1 입력단은 제1 제어 전압을 수신하고, 제2 입력단은 제1 기준 전압을 수신하며, 출력단은 상기 제1 스위치 트랜지스터의 제어단에 연결되고, 상기 제1 스위치 트랜지스터의 제1 단은 제1 전력공급 전압을 수신하고, 제2 단은 상기 제1 트랜지스터의 제1 단에 연결된다.
바람직하게, 상기 제어 회로는 상기 제2 전력공급 전압과 상기 제2 트랜지스터 사이에 설치되고, 상기 제어 회로는, 제2 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈을 턴오프 하기 위한 제2 스위치 신호를 출력하는, 제2 비교 모듈; 및 제2 스위치 신호가 수신된 경우 제2 전력공급 전압과 제2 트랜지스터 사이의 연통 경로를 차단하는, 제2 스위치 모듈을 포함한다.
바람직하게, 상기 제2 비교 모듈은 제2 비교기이고, 상기 제2 스위치 모듈은 제2 스위치 트랜지스터이며, 상기 제2 비교기의 제1 입력단은 제2 제어 전압을 수신하고, 제2 입력단은 제2 기준 전압을 수신하며, 출력단은 상기 제2 스위치 트랜지스터의 제어단에 연결되고, 상기 제2 스위치 트랜지스터의 제1 단은 제2 전력공급 전압을 수신하고, 제2 단은 상기 제2 트랜지스터의 제1 단에 연결된다.
바람직하게, 상기 제어 회로는 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이 및 제2 전력공급 전압과 상기 제2 트랜지스터 사이에 설치되고, 상기 제어 회로는, 제1 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈을 턴오프 하기 위한 제1 스위치 신호를 출력하는, 제1 비교 모듈; 제1 스위치 신호가 수신된 경우 제1 전력공급 전압과 제1 트랜지스터 사이의 연통 경로를 차단하는, 제1 스위치 모듈; 제2 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈을 턴오프 하기 위한 제2 스위치 신호를 출력하는 제2 비교 모듈; 및 제2 스위치 신호가 수신된 경우 제2 전력공급 전압과 제2 트랜지스터 사이의 연통 경로를 차단하는, 제2 스위치 모듈을 포함한다.
바람직하게, 상기 제1 비교 모듈은 제1 비교기이고 상기 제1 스위치 모듈은 제1 스위치 트랜지스터이며, 상기 제2 비교 모듈은 제2 비교기이고 상기 제2 스위치 모듈은 제2 스위치 트랜지스터이며, 상기 제1 비교기의 제1 입력단은 제1 제어 전압을 수신하고, 제2 입력단은 제1 기준 전압을 수신하며, 출력단은 상기 제1 스위치 트랜지스터의 제어단에 연결되고, 상기 제1 스위치 트랜지스터의 제1 단은 제1 전력공급 전압을 수신하고, 제2 단은 상기 제1 트랜지스터의 제1 단에 연결되며, 상기 제2 비교기의 제1 입력단은 제2 제어 전압을 수신하고, 제2 입력단은 제2 기준 전압을 수신하며, 출력단은 상기 제2 스위치 트랜지스터의 제어단에 연결되고, 상기 제2 스위치 트랜지스터의 제1 단은 제2 전력공급 전압을 수신하고, 제2 단은 상기 제2 트랜지스터의 제1 단에 연결된다.
바람직하게, 상기 제1 스위치 트랜지스터는 PMOS 트랜지스터이고 상기 제2 스위치 트랜지스터는 NMOS 트랜지스터이다.
바람직하게, 상기 제1 트랜지스터는 PNP형 트랜지스터이고 상기 제2 트랜지스터는 NPN형 트랜지스터이다.
바람직하게, 상기 제1 전력공급 전압은 제2 전력공급 전압보다 크다.
본 발명의 다른 양태에 따르면, 상기 래치업 방지 회로를 포함하는 집적 회로를 제공한다.
본 발명이 제공하는 래치업 방지 회로 및 집적 회로는 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 제어 회로를 설치하여, 제1 제어 전압 및/또는 제2 제어 전압이 기설정 범위를 초과한 경우 통로를 차단함으로써 전기가 흐르는 상황에서의 래치업 효과의 발생을 방지한다.
아래 도면을 참조하여 본 발명의 실시예를 설명하며, 본 발명의 상기 및 다른 목적, 특징 및 장점이 더 명확해질 것이다.
도 1은 선행기술 중 기생 사이리스터의 구조 모식도이다.
도 2는 도 1에 도시된 기생 사이리스터의 등가 회로도이다.
도 3은 본 발명의 제1 실시예가 제공하는 래치업 방지 회로의 회로도이다.
도 4는 본 발명의 제2 실시예가 제공하는 래치업 방지 회로의 회로도이다.
도 5는 본 발명의 제3 실시예가 제공하는 래치업 방지 회로의 회로도이다.
아래 도면을 참조하여 본 발명을 더 상세히 설명한다. 각 도면에서 동일한 소자는 유사한 도면부호로 표기하였다. 명확함을 위해 도면에서 각 부분은 실제 비율로 도시되지 않았다.
아래 도면 및 실시예를 결부하여 본 발명의 구체적인 실시형태를 더 상세히 설명한다.
도 3은 본 발명의 제1 실시예가 제공하는 래치업 방지 회로의 회로도이다. 도 1에 도시된 바와 같이, 상기 래치업 방지 회로는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 제어 회로(10)를 포함한다.
제1 트랜지스터(Q1)는 제어단, 제1 단 및 제2 단을 구비하고, 제어단은 제1 제어 전압(VN)을 수신하며 제1 단은 제1 전력공급 전압(VH)을 수신한다.
제2 트랜지스터(Q2)는 제1 트랜지스터의 유형과 반대되고, 제어단, 제1 단 및 제2 단을 구비하며, 제어단은 제2 제어 전압(VP)을 수신하고 제1 트랜지스터(Q1)의 제2 단에 연결되며, 제1 단은 제1 트랜지스터(Q1)의 제어단에 연결되고, 제2 단은 제2 전력공급 전압(VL)에 연결된다. 본 실시예에서, 제1 트랜지스터 및 제2 트랜지스터는 유형이 반대되는 양극성 트랜지스터로서 제어단은 베이스, 제1 단은 에미터, 제2 단은 콜렉터이다.
일 바람직한 실시예에서, 제1 트랜지스터(Q1)가 PNP형 양극성 트랜지스터이고 제2 트랜지스터(Q2)가 NPN형 양극성 트랜지스터이다.
제어 회로(10)는 제1 전력공급 전압(VH)와 제2 전력공급 전압(VL) 사이에 제1 트랜지스터(Q1)와 제2 트랜지스터(Q2)로 이루어진 통로에 설치되어, 제1 제어 전압(VN) 및/또는 제2 제어 전압(VP)이 기설정 범위를 초과한 경우 상기 통로를 차단한다.
상기 제어 회로(10)는 상기 제1 전력공급 전압(VH)과 상기 제1 트랜지스터(Q1) 사이에 설치되고, 제1 비교 모듈(101) 및 제1 스위치 모듈(102)을 포함한다.
여기서, 상기 제1 비교 모듈(101)은 제1 제어 전압(VN)이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈(102)을 턴오프 하기 위한 제1 스위치 신호를 출력하고, 제1 스위치 모듈(102)은 제1 스위치 신호가 수신된 경우 제1 전력공급 전압(VH)과 제1 트랜지스터(Q1) 사이의 연통 경로를 차단한다.
본 실시예에서, 상기 제1 비교 모듈(101)이 제1 비교기(U1)이고 상기 제1 스위치 모듈(102)이 제1 스위치 트랜지스터(M1)이다. 상기 제1 비교기(U1)의 제1 입력단은 제1 제어 전압(VN)을 수신하고 제2 입력단은 제1 기준 전압(VRH)을 수신하며 출력단은 상기 제1 스위치 트랜지스터(M1)의 제어단에 연결된다.
상기 제1 스위치 트랜지스터(M1)의 제1 단은 제1 전력공급 전압(VH)을 수신하고 제2 단은 상기 제1 트랜지스터(Q1)의 제1 단에 연결된다.
VN ＜ VRH일 경우, 제1 비교기(U1)가 출력한 제1 스위치 신호에 의해 제1 스위치 트랜지스터(M1)를 턴오프 하도록 제어한다. 여기서, 제1 기준 전압(VRH)은 제1 전력공급 전압(VH)과 같을 수 있다.
일 바람직한 실시예에서, 제1 스위치 트랜지스터(M1)가 PMOS 트랜지스터이고 제1 스위치 트랜지스터(M1)의 제어단은 게이트, 제1 단은 소스, 제2 단은 드레인이다. 제1 스위치 신호는 고레벨이다.
일 바람직한 실시예에서, 제1 스위치 트랜지스터(M1)가 NMOS 트랜지스터이고 제1 스위치 트랜지스터(M1)의 제어단은 게이트, 제1 단은 드레인, 제2 단은 소스이다. 제1 스위치 신호는 저레벨이다.
전압이 무질서한 현상(예를 들면 정전기 또는 회로 조작 오류로 인한 전압 무질서)이 발생할 경우, 제1 제어 전압(VN) 또는 제2 제어 전압(VP)이 변할 수 있다. 제1 제어 전압(VN)이 먼저 하강하면, 제1 트랜지스터(Q1)의 제1 단과 제어단 전압의 차이가 제1 트랜지스터(Q1)의 개시 전압보다 클 경우, 제1 트랜지스터(Q1)가 도통되고 제1 전력공급 전압이 제2 트랜지스터(Q2)의 제어단에 제공되어 제2 트랜지스터(Q2)의 제어단 전압(VP) 상승하며; 제2 트랜지스터(Q2)의 제어단과 제1 단의 전압 차이가 제2 트랜지스터(Q2)의 개시 전압보다 클 경우 제2 트랜지스터(Q2)가 도통되어 래치업 통로가 형성된다. 제2 제어 전압(VP)이 먼저 상승하면, 제2 트랜지스터(Q2)의 제어단과 제1 단의 전압 차이가 제2 트랜지스터(Q2)의 개시 전압보다 클 경우 제2 트랜지스터(Q2)가 도통되고 제2 전력공급 전압이 제1 트랜지스터(Q1)의 제어단에 제공되어 제1 제어 전압(VN)이 하강하며; 제1 트랜지스터(Q1)의 제1 단과 제어단의 전압 차이가 제1 트랜지스터(Q1)의 개시 전압보다 클 경우 제1 트랜지스터(Q1)가 도통되어 래치업 통로가 형성된다.
따라서 전압이 무질서한 경우 직접 또는 간접적으로 제1 제어 전압(VN)이 하강하고, VN과 제1 기준 전압(VRH)을 비교하여 VN ＜ VRH일 경우 제1 비교기(U1)가 제1 스위치 신호를 출력하여 제1 스위치 트랜지스터(M1)가 차단되도록 제어함으로써 전류 경로를 차단하여 래치업 효과가 발생하지 않는다.
본 발명이 제공하는 래치업 방지 회로는 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 제어 회로를 설치하여, 제1 트랜지스터의 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 전력공급 전압과 제1 트랜지스터 사이의 연통 경로를 차단함으로써 전기가 흐르는 상황에서의 래치업 효과의 발생을 방지한다.
도 4는 본 발명의 제2 실시예가 제공하는 래치업 방지 회로의 회로도이다. 제1 실시예와 비교하면 구별은, 상기 제어 회로(20)가 상기 제2 전력공급 전압(VL)과 상기 제2 트랜지스터(Q2) 사이에 설치되고 제2 비교 모듈(201) 및 제2 스위치 모듈(202)을 포함한다는 것이다.
여기서, 상기 제2 비교 모듈(201)은 제2 제어 전압(VP)이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈(202)을 턴오프 하기 위한 제2 스위치 신호를 출력하고, 제2 스위치 모듈(202)은 제2 스위치 신호가 수신된 경우 제2 전력공급 전압(VL)과 제2 트랜지스터(Q2) 사이의 연통 경로를 차단한다.
본 실시예에서, 상기 제2 비교 모듈(201)이 제2 비교기(U2)이고 상기 제2 스위치 모듈(202)이 제2 스위치 트랜지스터(M2)이다. 상기 제2 비교기(U2)의 제1 입력단은 제2 제어 전압(VP)을 수신하고 제2 입력단은 제2 기준 전압(VRL)을 수신하며 출력단은 상기 제2 스위치 트랜지스터(M2)의 제어단에 연결된다.
상기 제2 스위치 트랜지스터(M2)의 제1 단은 제2 전력공급 전압(VL)을 수신하고 제2 단은 상기 제2 트랜지스터(Q2)의 제1 단에 연결된다.
VP ＞ VRL일 경우, 제2 비교기(U2)가 출력한 제2 스위치 신호에 의해 제2 스위치 트랜지스터(M2)를 턴오프 하도록 제어한다. 여기서, 제2 기준 전압(VRL)은 제2 전력공급 전압(VL)과 같을 수 있다.
일 바람직한 실시예에서, 제2 스위치 트랜지스터(M2)가 PMOS트랜지스터이고 제2 스위치 트랜지스터(M2)의 제어단은 게이트, 제1 단은 드레인, 제2 단은 소스이다. 제2 스위치 신호는 고레벨이다.
일 바람직한 실시예에서, 제2 스위치 트랜지스터(M2)가 NMOS트랜지스터이고 제2 스위치 트랜지스터(M2)의 제어단은 게이트, 제1 단은 소스, 제2 단은 드레인이다. 제2 스위치 신호는 저레벨이다.
전압이 무질서한 경우 직접 또는 간접적으로 제2 제어 전압(VP)이 상승하고, VP와 제2 기준 전압(VRL)을 비교하여 VP ＞ VRL일 경우 제2 비교기(U2)가 제2 스위치 신호를 출력하여 제2 스위치 트랜지스터(M2)가 차단되도록 제어함으로써 전류 경로를 차단하여 래치업 효과가 발생하지 않는다.
본 발명이 제공하는 래치업 방지 회로는 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 제어 회로를 설치하여, 제2 트랜지스터의 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 공통 전압과 제2 트랜지스터 사이의 연통 경로를 차단함으로써 전기가 흐르는 상황에서의 래치업 효과의 발생을 방지한다.
도 5는 본 발명의 제3 실시예가 제공하는 래치업 방지 회로의 회로도이다. 제1 실시예와 비교하면 구별은, 상기 제어 회로가 제1 제어 회로(10) 및 제2 제어 회로(20)를 포함하고, 여기서, 제1 제어 회로(10)가 상기 제1 전력공급 전압(VH) 및 상기 제1 트랜지스터(Q1) 사이에 설치되고 제1 비교 모듈(101) 및 제1 스위치 모듈(102)을 포함하며, 제2 제어 회로(20)가 상기 제2 전력공급 전압(VL) 및 상기 제2 트랜지스터(Q2) 사이에 설치되고 제2 비교 모듈(201) 및 제2 스위치 모듈(202)을 포함한다는 것이다.
여기서, 상기 제1 비교 모듈(101)은 제1 제어 전압(VN)이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈(102)을 턴오프 하기 위한 제1 스위치 신호를 출력하고, 제1 스위치 모듈(102)은 제1 스위치 신호가 수신된 경우 제1 전력공급 전압(VH)과 제1 트랜지스터(Q1) 사이의 연통 경로를 차단한다.
본 실시예에서, 상기 제1 비교 모듈(101)이 제1 비교기(U1)이고 상기 제1 스위치 모듈(102)이 제1 스위치 트랜지스터(M1)이다. 상기 제1 비교기(U1)의 제1 입력단은 제1 제어 전압(VN)을 수신하고 제2 입력단은 제1 기준 전압(VRH)을 수신하며 출력단은 상기 제1 스위치 트랜지스터(M1)의 제어단에 연결된다.
상기 제1 스위치 트랜지스터(M1)의 제1 단은 제1 전력공급 전압(VH)을 수신하고 제2 단은 상기 제1 트랜지스터(Q1)의 제1 단에 연결된다.
VN ＜ VRH일 경우, 제1 비교기(U1)가 출력한 제1 스위치 신호에 의해 제1 스위치 트랜지스터(M1)를 턴오프 하도록 제어한다. 여기서, 제1 기준 전압(VRH)은 제1 전력공급 전압(VH)과 같을 수 있다.
일 바람직한 실시예에서, 제1 스위치 트랜지스터(M1)가 PMOS 트랜지스터이고 제1 스위치 트랜지스터(M1)의 제어단은 게이트, 제1 단은 소스, 제2 단은 드레인이다. 제1 스위치 신호는 고레벨이다.
일 바람직한 실시예에서, 제1 스위치 트랜지스터(M1)가 NMOS 트랜지스터이고 제1 스위치 트랜지스터(M1)의 제어단은 게이트, 제1 단은 드레인, 제2 단은 소스이다. 제1 스위치 신호는 저레벨이다.
상기 제2 비교 모듈(201)은 제2 제어 전압(VP)이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈(202)을 턴오프 하기 위한 제2 스위치 신호를 출력하고, 제2 스위치 모듈(202)은 제2 스위치 신호가 수신된 경우 제2 전력공급 전압(VL)과 제2 트랜지스터(Q2) 사이의 연통 경로를 차단한다.
본 실시예에서, 상기 제2 비교 모듈(201)이 제2 비교기(U2)이고 상기 제2 스위치 모듈(202)이 제2 스위치 트랜지스터(M2)이다. 상기 제2 비교기(U2)의 제1 입력단은 제2 제어 전압(VP)을 수신하고 제2 입력단은 제2 기준 전압(VRL)을 수신하며 출력단은 상기 제2 스위치 트랜지스터(M2)의 제어단에 연결된다.
상기 제2 스위치 트랜지스터(M2)의 제1 단은 제2 전력공급 전압(VL)을 수신하고 제2 단은 상기 제2 트랜지스터(Q2)의 제1 단에 연결된다.
VP ＞ VRL일 경우, 제2 비교기(U2)가 출력한 제2 스위치 신호에 의해 제2 스위치 트랜지스터(M2)를 턴오프 하도록 제어한다. 여기서, 제2 기준 전압(VRL)은 제2 전력공급 전압(VL)과 같을 수 있다.
일 바람직한 실시예에서, 제2 스위치 트랜지스터(M2)가 PMOS 트랜지스터이고 제2 스위치 트랜지스터(M2)의 제어단은 게이트, 제1 단은 드레인, 제2 단은 소스이다. 제2 스위치 신호는 고레벨이다.
일 바람직한 실시예에서, 제2 스위치 트랜지스터(M2)가 NMOS 트랜지스터이고 제2 스위치 트랜지스터(M2)의 제어단은 게이트, 제1 단은 소스, 제2 단은 드레인이다. 제2 스위치 신호는 저레벨이다.
전압이 무질서한 경우 직접 또는 간접적으로 제1 제어 전압(VN)이 하강하거나 제2 제어 전압(VP)이 상승하고, VN과 제1 기준 전압(VRH)을 비교하고 VP와 제2 기준 전압(VRL)을 비교하여 VN ＜ VRH일 경우 제1 비교기(U1)가 제1 스위치 신호를 출력하여 제1 스위치 트랜지스터(M1)가 차단되도록 제어하고, VP ＞ VRL일 경우 제2 비교기(U2)가 제2 스위치 신호를 출력하여 제2 스위치 트랜지스터(M2)가 차단되도록 제어함으로써 전류 경로를 차단하여 래치업 효과가 발생하지 않는다.
본 발명이 제공하는 래치업 방지 회로는 제1 전력공급 전압과 제2 전력공급 전압 사이에 제1 트랜지스터와 제2 트랜지스터로 형성된 통로에 제어 회로를 설치하여, 제1 트랜지스터의 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 전력공급 전압과 제1 트랜지스터 사이의 연통 경로를 차단하고, 제2 트랜지스터의 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 공통 전압과 제2 트랜지스터 사이의 연통 경로를 차단함으로써 전기가 흐르는 상황에서의 래치업 효과의 발생을 방지한다.
본 발명은 상기 임의의 실시예에 따른 래치업 방지 회로를 포함하는 집적 회로를 더 제공한다.
본 발명의 실시예는 상술한 바와 같고, 이러한 실시예는 모든 세부사항을 상세히 설명하지 않았으며 해당 발명이 상기 구체적인 실시예라고 한정하는 것이 아니다. 이상의 설명에 따라 다양한 수정 및 변화를 진행할 수 있다. 본 명세서에서 이러한 실시예를 선택하여 구체적으로 설명한 것은 본 발명의 원리 및 실제 응용을 더 잘 해석하기 위한 것으로서, 본 기술분야의 통상의 기술자가 본 발명을 잘 이용하고 본 발명의 기초상에서 수정을 진행할 수 있도록 한다. 본 발명은 청구범위 및 그 모든 범위와 등가물의 제한만 받는다.

Claims (11)

  1. 래치업 방지 회로에 있어서,
    제1 제어 전압을 수신하는 제어단, 제1 전력공급 전압을 수신하는 제1단, 및 제2단을 구비하는, 제1 트랜지스터;
    제2 제어 전압을 수신하고 상기 제1 트랜지스터의 제2 단에 연결되는 제어단, 상기 제1 트랜지스터의 제어단에 연결되는 제1단, 및 제2 전력공급 전압을 수신하는 제2 단을 포함하고, 상기 제1 트랜지스터의 채널 유형과 반대되는, 제2 트랜지스터; 및
    상기 제1 전력공급 전압과 상기 제2 전력공급 전압 사이에 상기 제1 트랜지스터와 상기 제2 트랜지스터로 형성된 통로에 설치되어, 상기 제1 제어 전압 및/또는 상기 제2 제어 전압이 기설정 범위를 초과한 경우 상기 통로를 차단하는, 제어 회로
    를 포함하고,
    상기 제어 회로는,
    상기 제1 제어 전압 및 제1 기준 전압 간의 비교 결과를 나타내는 신호, 및/또는
    상기 제2 제어 전압 및 제2 기준 전압 간의 비교 결과를 나타내는 신호에 따라,
    상기 통로를 턴오프 제어하도록 구성된
    것을 특징으로 하는, 래치업 방지 회로.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이에 설치되고,
    상기 제어 회로는,
    상기 제1 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈을 턴오프 하기 위한 제1 스위치 신호를 출력하는, 제1 비교 모듈; 및
    상기 제1 스위치 신호가 수신된 경우 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이의 경로를 차단하는, 상기 제1 스위치 모듈
    을 포함하는 것을 특징으로 하는, 래치업 방지 회로.
  3. 제2항에 있어서,
    상기 제1 비교 모듈은 제1 비교기이고, 상기 제1 스위치 모듈은 제1 스위치 트랜지스터이며,
    상기 제1 비교기의 제1 입력단은 상기 제1 제어 전압을 수신하고, 제2 입력단은 상기 제1 기준 전압을 수신하며, 출력단은 상기 제1 스위치 트랜지스터의 제어단에 연결되고,
    상기 제1 스위치 트랜지스터의 제1 단은 상기 제1 전력공급 전압을 수신하고, 제2 단은 상기 제1 트랜지스터의 제1 단에 연결되는
    것을 특징으로 하는, 래치업 방지 회로.
  4. 제1항에 있어서
    상기 제어 회로는 상기 제2 전력공급 전압과 상기 제2 트랜지스터 사이에 설치되고,
    상기 제어 회로는,
    상기 제2 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈을 턴오프 하기 위한 제2 스위치 신호를 출력하는, 제2 비교 모듈; 및
    상기 제2 스위치 신호가 수신된 경우 상기 제2 전력공급 전압과 상기 제2 트랜지스터 사이의 경로를 차단하는, 제2 스위치 모듈
    을 포함하는 것을 특징으로 하는, 래치업 방지 회로.
  5. 제4항에 있어서,
    상기 제2 비교 모듈은 제2 비교기이고, 상기 제2 스위치 모듈은 제2 스위치 트랜지스터이며,
    상기 제2 비교기의 제1 입력단은 상기 제2 제어 전압을 수신하고, 제2 입력단은 상기 제2 기준 전압을 수신하며, 출력단은 상기 제2 스위치 트랜지스터의 제어단에 연결되고,
    상기 제2 스위치 트랜지스터의 제1 단은 상기 제2 전력공급 전압을 수신하고, 제2 단은 상기 제2 트랜지스터의 제1 단에 연결되는
    것을 특징으로 하는, 래치업 방지 회로.
  6. 제1항에 있어서
    상기 제어 회로는 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이 및 상기 제2 전력공급 전압과 상기 제2 트랜지스터 사이에 설치되고,
    상기 제어 회로는,
    상기 제1 제어 전압이 기설정된 제1 범위를 초과한 경우 제1 스위치 모듈을 턴오프 하기 위한 제1 스위치 신호를 출력하는, 제1 비교 모듈;
    상기 제1 스위치 신호가 수신된 경우 상기 제1 전력공급 전압과 상기 제1 트랜지스터 사이의 경로를 차단하는, 제1 스위치 모듈;
    상기 제2 제어 전압이 기설정된 제2 범위를 초과한 경우 제2 스위치 모듈을 턴오프 하기 위한 제2 스위치 신호를 출력하는, 제2 비교 모듈; 및
    상기 제2 스위치 신호가 수신된 경우 상기 제2 전력공급 전압과 상기 제2 트랜지스터 사이의 경로를 차단하는, 제2 스위치 모듈
    을 포함하는 것을 특징으로 하는, 래치업 방지 회로.
  7. 제6항에 있어서,
    상기 제1 비교 모듈은 제1 비교기이고 상기 제1 스위치 모듈은 제1 스위치 트랜지스터이며, 상기 제2 비교 모듈은 제2 비교기이고 상기 제2 스위치 모듈은 제2 스위치 트랜지스터이며,
    상기 제1 비교기의 제1 입력단은 상기 제1 제어 전압을 수신하고, 제2 입력단은 상기 제1 기준 전압을 수신하며, 출력단은 상기 제1 스위치 트랜지스터의 제어단에 연결되고,
    상기 제1 스위치 트랜지스터의 제1 단은 상기 제1 전력공급 전압을 수신하고, 제2 단은 상기 제1 트랜지스터의 제1 단에 연결되며,
    상기 제2 비교기의 제1 입력단은 상기 제2 제어 전압을 수신하고, 제2 입력단은 상기 제2 기준 전압을 수신하며, 출력단은 상기 제2 스위치 트랜지스터의 제어단에 연결되고,
    상기 제2 스위치 트랜지스터의 제1 단은 상기 제2 전력공급 전압을 수신하고, 제2 단은 상기 제2 트랜지스터의 제1 단에 연결되는
    것을 특징으로 하는, 래치업 방지 회로.
  8. 제7항에 있어서,
    상기 제1 스위치 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 스위치 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는, 래치업 방지 회로.
  9. 제1항에 있어서,
    상기 제1 트랜지스터는 PNP형 트랜지스터이고, 상기 제2 트랜지스터는 NPN형 트랜지스터인 것을 특징으로 하는, 래치업 방지 회로.
  10. 제9항에 있어서,
    상기 제1 전력공급 전압은 상기 제2 전력공급 전압보다 큰 것을 특징으로 하는, 래치업 방지 회로.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 래치업 방지 회로를 포함하는, 집적 회로.

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