JP3597897B2 - 動的バイアス回路とその方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は一般に、電子回路分野に関するものであり、更に詳細には進歩した動的バイアス回路とその方法に関する。
【０００２】
【従来の技術】
バイポーラートランジスタや電界効果トランジスタのような半導体デバイスは電子回路に広く使用されている。それらの半導体デバイスを使用する時にはそれらを適正にバイアスすることが必要である。正しくバイアスすることで、それらのデバイスは予め予測できる動作をするし、電子回路中の要素として貴重なものとなる。
【０００３】
半導体デバイスの許容範囲を外れて変動する電圧レベルを持つ電子回路は、それら同じ半導体デバイスのバイアスに関して問題を引き起こす可能性がある。半導体デバイスはしばしば一定の電圧基準によってバイアスを与えられることがある。この一定のバイアスであれば、半導体デバイスが所望される動作を行うことに失敗する原因となり、さらにはいくつかのデバイスを破損に至らしめるような、半導体デバイスの望ましくないバイアスを回避することができる。しかしながら数多くのケースにおいて、電子回路中の半導体デバイスは電子回路中のその他の電圧レベルと同じように、時間変動する電圧レベルで以てバイアスされる。そのような変動するバイアス電圧レベルは、特にそのデバイスの他のバイアス地点が一定の電圧レベルにある時に、半導体デバイスの適正なバイアスという点で問題を引き起こす可能性がある。
【０００４】
【発明の概要】
バイアス電圧が時間とともに変化する時に、半導体デバイスが適正にバイアスされることを許容する動的バイアス回路に対する需要が発生する。本発明に従えば、動的バイアス回路が提供され、それは従来のバイアス回路に付随する欠点や問題点を本質的に解消する。
【０００５】
本発明の１つの実施例に従えば動的バイアス回路が提供され、それは動的電圧レベルを有する第１のノードと第２のノードとへつながれたブロッキング電流源（ｂｌｏｃｋｉｎｇ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）を含む。このブロッキング電流源は、第１ノードから第２ノードへの電流を許容し、第２ノードから第１ノードへの電流を阻止するように動作する。前記第１ノードと第２ノードとに対してリニヤーソースフォロワー（ｌｉｎｅａｒ ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）がつながれる。前記リニヤーソースフォロワーに対して、本質的に一定の電圧レベルを有する電圧基準がつながれ、このリニヤーソースフォロワーは、前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第２ノードを前記電圧基準へつなぎ、また前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第２ノードの電圧レベルを前記第１ノードの動的電圧レベルに追随させるように動作する。
【０００６】
本発明の別の実施例に従えば、動的バイアス回路が提供され、それは、電源と第１のノードとにつながれて前記電源から前記第１ノードへの電流を許容し、また前記電源から前記第１ノードへの電流を阻止するように動作する制御されたブロッキング電流源を含む。前記第１ノードと動的電圧レベルを有する第２のノードとに対してリニヤーソースフォロワーがつながれる。このリニヤーソースフォロワーに対して、本質的に一定の電圧レベルを有する電圧基準がつながれ、前記リニヤーソースフォロワーは、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作する。
【０００７】
本発明の別の実施例に従えば、半導体デバイスを動的にバイアスする方法が提供され、その方法は次の工程を含んでいる。第１の工程は、電流源を第１のノードへつなぐことであり、ここで前記電流源は前記第１ノードへの電流流入を許容し、前記第１ノードからの電流流出を阻止するように動作する。第２の工程は前記第１ノードと動的電圧レベルを有する第２のノードとに対してリニヤーソースフォロワーを接続することである。次の工程は、本質的に一定の電圧レベルを有する電圧基準を前記リニヤーソースフォロワーへつなぐことであって、前記リニヤーソースフォロワーは、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようになっている。最後の工程は前記第１ノードを半導体デバイスへつないで、半導体デバイスを動的にバイアスすることである。
【０００８】
本発明およびその特長をより完全に理解するために、以下に図面を参照した詳細な説明を行う。各図面では同等な部品に対して同じ参照符号を用いてある。
【０００９】
【実施例】
ｐチャンネル電界効果トランジスタがバイアスされて、そのソースあるいはドレイン電圧レベルが時間とともに変化するような場合に寄生ダイオードが活性化されることがある。多くの場合、ｐチャンネル電界効果トランジスタはそれのソースおよびドレインをｐ−基板上のｎ形井戸中のｐ＋領域として形成される。ソースおよびドレインの電圧レベルが変動することによって、そのデバイス領域によって構成される寄生ダイオードによる問題が生じてくる。多くの例で、ｎ形井戸、即ちバックゲートは、バックゲートをソースへつなぐことによってバイアスするのが一般的である。このバイアスはｐ＋ソースとバックゲートとの間の寄生ダイオードの活性化を阻止する。バックゲートはバックゲートをその電子回路中で最も正の電圧源へつなぐことで静的にバイアスすることもできる。このバイアスもまた、ソースとｎ形井戸との間の寄生ダイオードの活性化を阻止する。ｐチャンネル電界効果トランジスタに対するこの両方の静的バイアス方式は、もしデバイスのソースにおける電圧が負になれば問題を引き起こす。ｐ＋ソースまたはドレインはｎ形井戸に対して降服を起こすので、バックゲートを最も正の電位へつなぐことができなくなる。こうして、動的バイアスが必要とされることになる。
【００１０】
本発明は、半導体トランジスタデバイスを動的にバイアスして、そのデバイス構造中で寄生ダイオードの望ましくない活性化を阻止し、ソースおよびドレインの接合のｎ形井戸のバックゲートへの降服を阻止するように動作する。
【００１１】
図１を参照すると、制御電流源１０が制御信号ＣＯＮＴＲＯＬ１によって制御されている。この制御電流源１０は２つの端子を持っている。１つは正の電源ＶＣＰへつながれている。制御電流源１０の第２の端子はＮＯＤＥ１へつながれている。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２はそのゲートを制御信号ＣＯＮＴＲＯＬ２へつながれている。Ｐ−ＦＥＴ１２はそのドレインをＮＯＤＥ２へつながれ、そのソースをＮＯＤＥ１へつながれ、そのバックゲートをＮＯＤＥ３へつながれている。ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）１４はそれのドレインを正の電源ＶＢＡＴ へつながれている。Ｎ−ＦＥＴ１４のソースはＮＯＤＥ２へつながれ、そのゲートはＮＯＤＥ１へつながれている。誘導性負荷１６は２つの端子を持っている。１つはＮＯＤＥ２へつながれ、他方はアース電位へつながれている。本発明の教えるところに従って構築される動的バイアス回路１８はブロッキング電流源２０を有している。このブロッキング電流源は、ＮＯＤＥ１へつながれた第１の電流経路と、ＮＯＤＥ３へつながれた第２の電流経路とを有する。リニヤーソースフォロワー２２は、ＮＯＤＥ１へつながれた入力、ＮＯＤＥ３へつながれた第１の電流経路、および電圧基準２４へつながれた第２の電流経路を有する。ＮＯＤＥ１は寄生容量２６を有し、それはＮＯＤＥ１とアース電位とにつながっている。寄生容量２６は回路要素ではないが、回路に寄生するものとしてＮＯＤＥ１に付随して存在する。ＮＯＤＥ３は寄生容量２８を有し、それはＮＯＤＥ３とアース電位とにつながっている。寄生容量２８もまたこの回路の寄生物である。
【００１２】
動作時には、図１に示された電子回路は誘導性負荷１６に対してフラックスを増減させるように動作する。フラックスの増加時には、ＣＯＮＴＲＯＬ１信号は制御電流源１０をターンオンさせ、ＣＯＮＴＲＯＬ２信号はＰ−ＦＥＴ１２をターンオフさせる。この状態において、制御電流源１０はＮＯＤＥ１に対して電流を供給する。ブロッキング電流源２０はＮＯＤＥ１からＮＯＤＥ３への電流を許容するが、ＮＯＤＥ３からＮＯＤＥ１への電流は許容しないように動作する。ブロッキング電流源２０両端の電圧は一定しない。ＮＯＤＥ３における寄生容量２８がＮＯＤＥ１における寄生容量２６よりもずっと小さいので、ＮＯＤＥ３の電圧レベルはＮＯＤＥ１に追随する。言い換えれば、ＮＯＤＥ３における電圧の時間変化はＮＯＤＥ１におけるそれよりも大きい。こうして、ＮＯＤＥ３における電圧レベルＶＢ は、ＮＯＤＥ１における電圧レベルＶＧ とほぼ等しい。ＶＢ がＶＧ にほぼ等しいという事実は、Ｐ−ＦＥＴ１２のバックゲートとソースとの間に寄生ダイオードが活性化されないことを保証する。
【００１３】
制御電流源１０がＮＯＤＥ１に対して電流を供給し、ブロッキング電流源２０がＮＯＤＥ３への電流を許容することによって、電圧レベルＶＢ とＶＧ とは上昇する。リニヤーソースフォロワー２２はこの電圧レベルＶＧ を入力として利用している。ＶＧ がＮＯＤＥ３の電位よりもしきい値電圧１個分低いレベルよりも高い時には、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間でオープン回路となり、ＮＯＤＥ３のＶＢ がＮＯＤＥ１のＶＧ を追随するように働く。ＶＧ が上昇するとＮ−ＦＥＴ１４はターンオンし、ＶＢＡＴ とＮＯＤＥ２との間でクローズ回路として動作する。Ｎ−ＦＥＴ１４がオンの時は、電流が誘導性負荷１６中へ流れてフラックスを増加させる。Ｐ−ＦＥＴ１２はオフであるから、それはＮＯＤＥ１とＮＯＤＥ２との間でオープン回路として機能する。従って、誘導性負荷１６からＰ−ＦＥＴ１２を通って電流は流れない。このように、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオンし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオフする時、この回路は誘導性負荷１６に対してフラックスを増加させるように動作する。
【００１４】
誘導性負荷１６からフラックスを減少させるためには、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオフし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオンする。一旦オンすると、Ｐ−ＦＥＴ１２はＮＯＤＥ１とＮＯＤＥ２との間でクローズ回路として機能しようとする。従って、Ｎ−ＦＥＴ１４のゲートソース電圧は消失し、Ｎ−ＦＥＴ１４は誘導性負荷１６によって要求される必要な電流を供給することができない。Ｎ−ＦＥＴ１４がこのように動作するので、ＶＢＡＴ からＮＯＤＥ２へ流れる電流は減少する。誘導性負荷１６はこの誘導性負荷１６中を流れる電流の変化に対して抵抗し、Ｐ−ＦＥＴ１２から電流を引き出そうとする。ＮＯＤＥ１からＰ−ＦＥＴ１２を通り、ＮＯＤＥ２を経て誘導性負荷１６中を電流が流れるに従って、ＮＯＤＥ１の電圧レベルＶＧ とＮＯＤＥ２のＶＳ は低下する。ＮＯＤＥ３における電圧レベルＶＢ はＶＧ とともに低下する。電圧レベルＶＢ およびＶＧ は両方とも、ＶＢ が電圧基準２４の本質的に一定の電圧レベルに達するまで低下する。ＶＧ が電圧基準２４の電圧レベル以下に低下すると、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間のオープン回路として働く。リニヤーソースフォロワー２２と電圧基準２４とはＮＯＤＥ３を、電圧基準２４によって設定される本質的に一定の電圧レベルに設定するように動作する。ＶＧ が電圧基準２４の本質的に一定の電圧レベル以下に低下すると、ブロッキング電流源２０はＮＯＤＥ３からＮＯＤＥ１への電流の流れを許容しなくなる。従って、ＮＯＤＥ３における電圧レベルは電圧基準２４のレベルに設定されたままに留まり、ＮＯＤＥ１における電圧レベルは負へ移行し続けることを許容される。
【００１５】
誘導性負荷１６は、ＶＧ とＶＳ が負の値に達するまで電圧レベルＶＧ とＶＳ を引き下げ続ける。その時点で、誘導性負荷１６はフラックスを除去されてしまっており、ＮＯＤＥ２の電圧レベルは比較的大きい負の値にある。電圧レベルＶＧ はＮＯＤＥ２の電圧レベルＶＳ まで低下することはない。誘導性負荷１６がＮＯＤＥ２から電流を引き出すことによってＰ−ＦＥＴ１２はコンデンサとして機能し始める。こうして、電荷がＮＯＤＥ２から誘導性負荷１６を通して引き出されるが、ＮＯＤＥ１における電荷はそのままである。ＮＯＤＥ３を電圧基準２４の本質的に一定の電圧レベルにクランプすることは、Ｐ−ＦＥＴ１２のバックゲートと基板との間の寄生ダイオードが電流を流さず、またＰ−ＦＥＴ１２のバックゲートとソース、あるいはバックゲートとドレインが逆方向降伏を起こさないことを保証する。
【００１６】
本発明の教示に従って構築される動的バイアス回路１８は図１の電子回路中で、ＮＯＤＥ１の電圧レベルが正の電源ＶＣＰにほぼ等しい場合には誘導性負荷１６のフラックス増加中はＰ−ＦＥＴ１２のバックゲートとドレインとの間に寄生ダイオードが活性化されないことを保証する。動的バイアス回路１８はまた、ＮＯＤＥ１が比較的大きな負の値に低下した時に、誘導性負荷１６がフラックスを減少している間はＰ−ＦＥＴ１２のバックゲートとドレイン、あるいはバックゲートとソースとの間に寄生ダイオードが逆方向降伏を起こさないこと、およびバックゲートと基板との間に寄生ダイオードが活性化されないことを保証する。このように、本発明はＰ−ＦＥＴ１２の動的バイアスを提供するので、Ｐ−ＦＥＴ１２の構造内で寄生ダイオードの活性化は発生しない。
【００１７】
図２は本発明の教示に従って構築される動的バイアス回路１８の別の実施例を含む電子回路を示している。図２の電子回路は本質的に図１の回路と類似している。図１の電子回路と図２の電子回路との間の違いは動的バイアス回路１８の構造である。図１のブロッキング電流源２０は図２では制御されたブロッキング電流源３０で置き換えられている。図１と図２の両動的バイアス回路１８はＰ−ＦＥＴ１２のバックゲートへの入出電流を阻止するように動作する電流源を含む。既に述べたように、図１および図２に示されたように、図１の動的バイアス回路１８はブロッキング電流源を含み、図２の動的バイアス回路は制御されたブロッキング電流源を含んでいる。制御されたブロッキング電流源３０は正の電源ＶＣＰにつながれた第１の電流経路と、リニヤーソースフォロワー２２へつながれた第２の電流経路とを有する。図２の電子回路は、制御された電流源３０とＮＯＤＥ３の電圧レベルＶＢ とを除いて、既に図１の回路に関して説明したように動作する。
【００１８】
制御電流源１０がオンで、誘導性負荷１６にフラックスを増加させる時、制御されたブロッキング電流源３０はターンオンし、ＮＯＤＥ３へ電流を供給する。制御されたブロッキング電流源３０はＮＯＤＥ３の電圧レベルＶＢ を電圧源ＶＣＰのレベルまで上昇駆動する。こうして、ＶＧ がＶＣＰへ上昇する間、ＮＯＤＥ３の電圧レベルはＮＯＤＥ１の電圧レベルＶＧ に等しいかそれよりも高いレベルに留まる。ＶＢ がＶＧ に等しいかあるいはそれよりも高い値に留まることはＰ−ＦＥＴ１２のソースとバックゲートとの間に寄生ダイオードが活性化されないことを保証する。既に図１に関して説明したように、ＶＧ がＮＯＤＥ３よりもしきい値電圧１個分低い値よりも高いレベルにある間、リニヤーソースフォロワー２２はオフ状態にあって、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間でオープン回路として動作し、ＮＯＤＥ３のＶＢ をＮＯＤＥ１のＶＧ に追随させる。
【００１９】
誘導性負荷１６からフラックスを減ずる時、制御電流源１０はオフであって、Ｐ−ＦＥＴ１２はオンであり、制御されたブロッキング電流源３０はターンオフする。こうして、ＶＧ が低下してＮＯＤＥ３とＶＧ との間のしきい値電圧がリニヤーソースフォロワー２２がターンオンするのに十分になるまで、ＮＯＤＥ３はＶＣＰに留まる。リニヤーソースフォロワー２２は、既に図１に関して述べたように、ＮＯＤＥ３を電圧基準２４の本質的に一定の電圧レベルに設定する。ＮＯＤＥ３は、制御されたブロッキング電流源３０がターンオフした時に、電圧基準２４の本質的に一定の電圧レベルに設定される。制御されたブロッキング電流源３０は、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオフしてＶＣＰからＮＯＤＥ３への電流が流れないことが保証された時にターンオフする。ＮＯＤＥ３は電圧基準２４の本質的に一定の電圧レベルにクランプされ、この回路はそれ以外は図１に関して述べたように動作する。
【００２０】
図１と図２の動的バイアス回路１８の技術的な特長点は、Ｐ−ＦＥＴ１２のバックゲートをバイアスすることによって、それぞれ図１と図２のＰ−ＦＥＴ１２中の寄生ダイオードの活性化を阻止することである。
【００２１】
図３を参照すると、ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）３４とｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）３６の物理的構造が示され、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６はｐ−基板上に形成されている。Ｐ−ＦＥＴ３４はゲート３８と、デバイスのソース４０およびドレイン４２として働く２つのｐ＋領域とを含んでいる。これらのｐ＋領域はデバイスのバックゲート４４であるｎ形井戸中に設けられる。Ｐ−ＦＥＴ３４はｐ−基板４６上に形成される。Ｎ−ＦＥＴ３６はゲート４８を含む。Ｎ−ＦＥＴ３６は更に、デバイスのソース５０およびドレイン５２として働く２つのｎ＋領域を含んでいる。Ｎ−ＦＥＴ３６もまたｐ−基板４６上に形成される。
【００２２】
動作時には、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６は標準的な電界効果トランジスタとして機能する。ゲート３８、ソース４０、およびドレイン４２はｐチャンネル電界効果トランジスタのゲート、ソース、およびドレインである。基板４６はアース電位へつながれる。ゲート３８とソース４０を介して供給される負電圧レベルはＰ−ＦＥＴ３４をターンオンし、ソース４０からドレイン４２への電流の流れを許容する。Ｎ−ＦＥＴ３６はソース５０、ドレイン５２、およびゲート４８を有する。ゲート４８とソース５０間に供給される正の電圧レベルはＮ−ＦＥＴ３６をターンオンして、ドレイン５２からソース５０への電流の流れを許容する。
【００２３】
図４は、図３のｐチャンネルおよびｎチャンネル電界効果トランジスタの物理的構造内に存在する寄生ダイオードを示している。Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６は図４において回路要素として示されているが、図３に示された物理的構造を有している。半導体デバイスにおいて、ｐ形領域とｎ形領域とが一緒になって、ｐ領域をアノードに、ｎ領域をカソードにしたダイオードを構成する。ｐ／ｎ接合両端に印加される正の電圧レベルはそれがダイオードのターンオン電圧レベルよりも大きければそのダイオードを活性化する。従って、図３に示された物理的構造中のｐ／ｎ接合両端に十分大きい正の電圧レベルがセットアップされれば、ダイオードが活性化される。図４中に示したダイオードは、この構造の設計された機能ではなく、そのため”寄生ダイオード”と呼ばれる。図４に示すように、寄生ダイオード６０はアノードとしてＰ−ＦＥＴ３４のソース４０を、カソードとしてバックゲート４４を有する。Ｐ−ＦＥＴ３４はまた、ドレイン４２をアノードとし、バックゲート４４をカソードとする寄生ダイオード６２、ｐ−基板４６をアノードとし、バックゲート４４をカソードとする寄生ダイオード６４をも含んでいる。Ｎ−ＦＥＴ３６は２つの寄生ダイオードを含んでいる。寄生ダイオード６６はＮ−ＦＥＴ３６の基板４６をアノードとし、ソース５０をカソードとしており、また寄生ダイオード６８はＮ−ＦＥＴ３６の基板４６をアノードとし、ドレイン５２をカソードとしている。
【００２４】
動作時には、任意の寄生ダイオード両端の電圧レベルがｐ／ｎ接合ダイオードのターンオン電圧よりも大きくなれば、その寄生ダイオードは活性化される。一旦活性化されると、寄生ダイオードはｐ領域からｐ−ｎ接合を通ってｎ領域への電流の流れを引き起こす。これらの寄生ダイオードの１つが活性化されると、Ｐ−ＦＥＴ３６またはＮ−ＦＥＴ３８の適正な機能は損なわれよう。
【００２５】
図５は、本発明の教えるところに従って構築される動的バイアス回路の別の１つの実施例を示す。図５の電子回路は図１に示された回路のトポロジーを有しており、動的バイアス回路１８を構築する特定のやり方を示している。図５を参照すると、ショットキーダイオード８０はＮＯＤＥ１につながれたアノードと、ＮＯＤＥ３につながれたカソードとを有する。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）８２はＮＯＤＥ１へつながれたゲート、ＮＯＤＥ３へつながれたドレイン、アース電位８４へつながれたソース、およびＮＯＤＥ３へつながれたバックゲートを有する。アース電位８４は一定の電圧レベルを供給する。
【００２６】
動作時には、ショットキーダイオード８０、Ｐ−ＦＥＴ８２、およびアース電位８４がＰ−ＦＥＴ１２のバックゲートを動的にバイアスする。ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオンする時、誘導性負荷１６ではフラックスが増加する。ＮＯＤＥ１の電圧レベルＶＧ が増大すると、ショットキーダイオード８０はＮＯＤＥ１からＮＯＤＥ３への電流の流れを許容する。この電流がＮＯＤＥ３を充電し、ＮＯＤＥ３の電圧レベルが上昇する。電圧レベルＶＧ が増大すれば、電圧ＶＢ も一緒に上昇する。これら２つはショットキーダイオード８０によって結び付けられているからである。ショットキーダイオード８０はＶＢ をほぼＶＧ に等しく保つように働く。このことはＰ−ＦＥＴ１２のバックゲートとドレインとの間の寄生ダイオードが活性化されないことを保証する。ショットキーダイオード８０はまた、バックゲートとソースの間、およびバックゲートとドレインとの間の寄生ダイオードが降伏しないことを保証もする。
【００２７】
誘導性負荷１６からフラックスを減ずる時、ＶＧ はアース電位へ向かって低下する。ＶＧ がアース電位以下に低下すると、Ｐ−ＦＥＴ８２がターンオンする。Ｐ−ＦＥＴ８２がターンオンすると、Ｐ−ＦＥＴ８２はＮＯＤＥ３をアース電位８４にクランプする。このように、アース電位８４はＮＯＤＥ３の電圧レベルをクランプする、本質的に一定の電圧レベルとして役立つ。一旦、ＮＯＤＥ３がアース電位８４にクランプされると、ショットキーダイオード８０はＮＯＤＥ３からＮＯＤＥ１へ電流が流れるのを阻止する。このように、ＶＧ がアース電位よりも低い負へ低下すると、ＮＯＤＥ３からＮＯＤＥ１への電流は流れなくなる。ＮＯＤＥ３と基板とがアース電位へつながれるため、このことはバックゲートと基板との間の寄生ダイオードが活性化されないことを保証する。
【００２８】
図６は本発明の教えるところに従って構築される動的バイアス回路の別の１つの実施例を示す。図６の電子回路は図２に示した回路のトポロジーを有しており、動的バイアス回路を構築する特定のやり方の１つを示している。制御電流源９０は電源ＶＣＰへつながれた第１の入力、ＮＯＤＥ３へつながれた出力、および第２の入力を有する。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）９２はＮＯＤＥ３へつながれたソース、ＮＯＤＥ１へつながれたゲート、アース電位９４へつながれたドレイン、およびＮＯＤＥ３へつながれたバックゲートを有する。アース電位９４は本質的に一定の電圧基準を供給する。
【００２９】
制御電流源９０は、図２に関して既に述べた制御されたブロッキング電流源３０と同じように動作する。ＣＯＮＴＲＯＬ１が制御電流源１０をターンオンする時、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオンする。こうして、ＮＯＤＥ１の電圧レベルＶＧ が上昇すれば、ＮＯＤＥ３の電圧レベルＶＢ もまた同様に上昇する。このことはまた、誘導性負荷１６にフラックスが増加する時、ＶＢ とＶＧ とがほぼ等しい値に留まることを保証する。こうして、Ｐ−ＦＥＴ１２のバックゲートとドレインとの間の寄生ダイオードは活性化されない。誘導性負荷１６からフラックスが減ぜられる時、ＣＯＮＴＲＯＬ１は制御電流源１０をターンオフし、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオフする。制御電流源９０は従ってオープン回路となって電圧源ＶＣＰからＮＯＤＥ３への電流を阻止する。ＶＧ がアース電位９４以下に低下すると、Ｐ−ＦＥＴ９２がターンオンしてＮＯＤＥ３をアース電位９４へクランプする。ＮＯＤＥ３が一旦アース電位９４にクランプされると、制御電流源９０がオープン回路として働くので、ＮＯＤＥ３へは電流が流れ込まなくなる。
【００３０】
図７は本発明の教えるところに従って構築される集積された上側（ｈｉｇｈ
ｓｉｄｅ）ドライバー回路を示す。ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）１００は、それのドレインを電圧源ＶＢＡＴ へつながれ、それのゲートをＮＯＤＥ１へつながれ、それのソースをＮＯＤＥ２へつながれている。ＮＯＤＥ１の電圧レベルはＶＧ であり、ＮＯＤＥ２の電圧レベルはＶＳ である。誘導性負荷１０２はＮＯＤＥ２とアース電位とへつながれている。制御信号ＣＯＮＴＲＯＬ１はＮＯＤＥ１へつながれ、従ってＮ−ＦＥＴ１００のゲートへつながれている。図示のように、ターンオフ回路１０４が、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路１０６へつながれている。スナッビングクランプ回路網（ｓｎｕｂｂｉｎｇ ｃｌａｍｐ ｎｅｔｗｏｒｋ）１０８が、図示のように、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路１０６へつながれている。図示のように、寄生容量１１２はＮＯＤＥ１とアース電位とへつながり、寄生容量１１４はターンオフ回路１０４と動的バイアス回路１０６とへつながっている。
【００３１】
動作時には、この集積された上側ドライバー回路は誘導性負荷１０２を駆動するように動作する。動的バイアス回路１０６は上述のように、ターンオフ回路１０４とスナッビングクランプ回路網１０８とに対して動的なバイアスを提供するように動作する。ターンオフ回路１０４の一例が、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１８３９３号）に述べられている。この開示を本出願の開示中へ、ここに完全な形で明示するものとして引用する。スナッビングクランプ回路網の一例が、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１６号”スナッビングクランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１７７５０号）に述べられている。この開示を本出願の開示中へここに完全な形で明示するものとして引用する。
【００３２】
図８は本発明の教えるところに従って構築される集積された上側ドライバー回路を示す。図８の回路は図７に示された回路のトポロジーを有しており、動的バイアス回路１０６を構築する特定のやり方を示している。図８に示された動的バイアス回路１０６は、アノードをＣＯＮＴＲＯＬ１へつながれ、カソードをｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２２へつながれたショットキーダイオード１２０を含んでいる。Ｐ−ＦＥＴ１２２は、ショットキーダイオードのアノードへつながれたソース、アース電位１２４へつながれたドレイン、ＮＯＤＥ１へつながれたゲート、およびショットキーダイオードへつながれたバックゲートを有する。この動的バイアス回路１０６は図５に示されたものと同じ構成を有する。動的バイアス回路１０６は図５に関して述べたのと同じように動作する。動的バイアス回路１０６によって提供される動的なバイアス機能はスナッビングクランプ回路網１０８とターンオフ回路１０４の両方に対して供給される。ターンオフ回路１０４の一例は、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１８３９３号）に述べられている。スナッビングクランプ回路網の一例は、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１６号”スナッビングクランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１７７５０号）に述べられている。
【００３３】
本発明について詳細に説明してきたが、特許請求の範囲に定義された本発明の本質および展望から外れることなしに各種の変更、置換、および代替えが可能であることは理解されるべきである。
【００３４】
以上の説明に関して更に以下の項を開示する。
（１）動的バイアス回路であって、
動的電圧レベルを有する第１のノードと第２のノードとへつながれたブロッキング電流源であって、前記第１ノードから前記第２ノードへの電流を許容するが、前記第２ノードから前記第１ノードへの電流を阻止するように動作するブロッキング電流源、
前記第１ノードと前記第２ノードとへつながれたリニヤーソースフォロワー、前記リニヤーソースフォロワーへつながれ、本質的に一定の電圧レベルを有する電圧基準であって、ここにおいて、前記リニヤーソースフォロワーが、前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第２ノードを前記電圧基準へつなぎ、また前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第２ノードの電圧レベルを前記第１ノードの動的電圧レベルに追随させるように動作するようになった電圧基準、
を含む動的バイアス回路。
【００３５】
（２）第１項記載の動的バイアス回路であって、前記ブロッキング電流源が、前記第１ノードへつながれたアノードと、前記第２ノードへつながれたカソードとを有するダイオードを含んでいる動的バイアス回路。
【００３６】
（３）第１項記載の動的バイアス回路であって、前記ブロッキング電流源が、前記第１ノードへつながれたアノードと、前記第２ノードへつながれたカソードとを有するショットキーダイオードを含む動的バイアス回路。
【００３７】
（４）第１項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれた入力、前記第２ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる動的バイアス回路。
【００３８】
（５）第１項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第２ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第１ノードへつながれたゲート、および前記第２ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる動的バイアス回路。
【００３９】
（６）第１項記載の動的バイアス回路であって、前記電圧基準が回路のアース電位を含んでいる動的バイアス回路。
【００４０】
（７）動的バイアス回路であって、
電源と第１のノードとへつながれた制御されたブロッキング電流源であって、前記電源から前記第１ノードへの電流を許容し、また前記電源から前記第１ノードへの電流を阻止するように動作するブロッキング電流源、
前記第１ノードと動的電圧レベルを有する第２ノードとへつながれたリニヤーソースフォロワー、
前記リニヤーソースフォロワーへつながれ、本質的に一定の電圧レベルを有する電圧基準であって、ここにおいて、前記リニヤーソースフォロワーが、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようになった電圧基準、
を含む動的バイアス回路。
【００４１】
（８）第７項記載の動的バイアス回路であって、前記制御されたブロッキング電流源が、
前記電源と前記第１ノードとへつながれた制御電流源、および
前記制御電流源へつながれて、前記制御電流源を活性化および不活性化するように動作する制御信号、
を含んでいる動的バイアス回路。
【００４２】
（９）第７項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれた入力、前記第２ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる動的バイアス回路。
【００４３】
（１０）第７項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第２ノードへつながれたゲート、および前記第１ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる動的バイアス回路。
【００４４】
（１１）第７項記載の動的バイアス回路であって、前記電圧基準が回路のアース電位を含んでいる動的バイアス回路。
【００４５】
（１２）半導体デバイスを動的にバイアスする方法であって、
電流源を第１のノードへつなぐことであって、前記電流源が前記第１ノードへの電流流入を許容するが、前記第１ノードからの電流流出を阻止するように動作するようにすること、
前記第１ノードと、動的電圧レベルを有する第２のノードとにリニヤーソースフォロワーをつなぐこと、
本質的に一定の電圧レベルを有する電圧基準を前記リニヤーソースフォロワーへつなぐことであって、ここにおいて、前記リニヤーソースフォロワーが、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようにすること、および
前記第１ノードを半導体デバイスへつないで、前記半導体デバイスに対して動的なバイアスを提供すること、
の工程を含む方法。
【００４６】
（１３）第１２項記載の方法であって、前記電流源が、前記第２ノードへつながれたアノードと、前記第１ノードへつながれたカソードとを有するダイオードを含んでいる方法。
【００４７】
（１４）第１２項記載の方法であって、前記電流源が、前記第２ノードへつながれたアノードと、前記第１ノードへつながれたカソードとを有するショットキーダイオードを含んでいる方法。
【００４８】
（１５）第１２項記載の方法であって、前記電流源が、
電源と前記第１ノードとへつながれた制御電流源、および
前記制御電流源へつながれて、前記制御電流源をターンオンおよびターンオフさせるように動作する制御信号、
を含んでいる方法。
【００４９】
（１６）第１２項記載の方法であって、前記リニヤーソースフォロワーが、前記第２ノードへつながれた入力、前記第１ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる方法。
【００５０】
（１７）第１２項記載の方法であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第２ノードへつながれたゲート、および前記第１ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる方法。
【００５１】
（１８）第１２項記載の方法であって、前記電圧基準が回路のアース電位を含んでいる方法。
【００５２】
（１９）第１２項記載の方法であって、前記半導体デバイスがトランジスタである方法。
【００５３】
（２０）第１２項記載の方法であって、前記半導体デバイスが、ｐ−基板上にｎ形ウエル中に作製されたｐチャンネル電界効果トランジスタであって、前記ｐチャンネル電界効果トランジスタのｎ形ウエルが前記第１ノードへつながれて前記ｐチャンネル電界効果トランジスタに対して動的バイアスを供給している方法。
【００５４】
（２１）動的バイアス回路が開示されており、それは第１のノード（ＮＯＤＥ１）へつながれた第１の電流経路と、第２のノード（ＮＯＤＥ３）へつながれた第２の電流経路とを有するブロッキング電流源を含む。リニヤーソースフォロワー（２２）は、前記第２ノード（ＮＯＤＥ３）へつながれた第１の電流経路、電圧基準（２４）へつながれた第２の電流経路、および前記第１ノード（ＮＯＤＥ１）へつながれた入力を有する。寄生容量（２６）は前記第１ノード（ＮＯＤＥ１）とアース電位とへつながり、寄生容量（２８）は前記第２ノード（ＮＯＤＥ３）とアース電位とへつながっている。
【図面の簡単な説明】
【図１】本発明の教えるところに従って構築された動的バイアス回路の１つの実施例を含む電子回路。
【図２】本発明の教えるところに従って構築された動的バイアス回路の別の１つの実施例を含む電子回路。
【図３】ｐ形半導体基板上に形成されたｐチャンネルおよびｎチャンネル電界効果トランジスタの物理的構造。
【図４】図３に示された物理的構造中に存在する寄生ダイオード。
【図５】本発明の教えるところに従って構築された動的バイアス回路の別の１つの実施例を含む電子回路。
【図６】本発明の動的バイアス回路の別の１つの実施例を含む電子回路。
【図７】本発明の教えるところに従って構築された集積された上側（ｈｉｇｈ ｓｉｄｅ）ドライバー回路。
【図８】本発明の教えるところに従って構築された集積された上側ドライバー回路の別の実施例。
【符号の説明】
１０ 制御電流源
１２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
１４ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
１６ 誘導性負荷
１８ 動的バイアス回路
２０ ブロッキング電流源
２２ リニヤーソースフォロワー
２４ 電圧基準
２６ 寄生容量
２８ 寄生容量
３０ 制御されたブロッキング電流源
３４ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
３６ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
３８ ゲート
４０ ソース
４２ ドレイン
４４ バックゲート
４６ ｐ−基板
４８ ゲート
５０ ソース
５２ ドレイン
６０ 寄生ダイオード
６２ 寄生ダイオード
６４ 寄生ダイオード
６６ 寄生ダイオード
６８ 寄生ダイオード
８０ ショトキーダイオード
８２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
８４ アース電位
９０ 制御電流源
９２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
９４ アース電位
１００ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
１０２ 誘導性負荷
１０４ ターンオフ回路
１０６ 動的バイアス回路
１０８ スナッビングクランプ回路網
１１２ 寄生容量
１１４ 寄生容量
１２０ ショットキーダイオード
１２２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
１２４ アース電位
【産業上の利用分野】
本発明は一般に、電子回路分野に関するものであり、更に詳細には進歩した動的バイアス回路とその方法に関する。
【０００２】
【従来の技術】
バイポーラートランジスタや電界効果トランジスタのような半導体デバイスは電子回路に広く使用されている。それらの半導体デバイスを使用する時にはそれらを適正にバイアスすることが必要である。正しくバイアスすることで、それらのデバイスは予め予測できる動作をするし、電子回路中の要素として貴重なものとなる。
【０００３】
半導体デバイスの許容範囲を外れて変動する電圧レベルを持つ電子回路は、それら同じ半導体デバイスのバイアスに関して問題を引き起こす可能性がある。半導体デバイスはしばしば一定の電圧基準によってバイアスを与えられることがある。この一定のバイアスであれば、半導体デバイスが所望される動作を行うことに失敗する原因となり、さらにはいくつかのデバイスを破損に至らしめるような、半導体デバイスの望ましくないバイアスを回避することができる。しかしながら数多くのケースにおいて、電子回路中の半導体デバイスは電子回路中のその他の電圧レベルと同じように、時間変動する電圧レベルで以てバイアスされる。そのような変動するバイアス電圧レベルは、特にそのデバイスの他のバイアス地点が一定の電圧レベルにある時に、半導体デバイスの適正なバイアスという点で問題を引き起こす可能性がある。
【０００４】
【発明の概要】
バイアス電圧が時間とともに変化する時に、半導体デバイスが適正にバイアスされることを許容する動的バイアス回路に対する需要が発生する。本発明に従えば、動的バイアス回路が提供され、それは従来のバイアス回路に付随する欠点や問題点を本質的に解消する。
【０００５】
本発明の１つの実施例に従えば動的バイアス回路が提供され、それは動的電圧レベルを有する第１のノードと第２のノードとへつながれたブロッキング電流源（ｂｌｏｃｋｉｎｇ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）を含む。このブロッキング電流源は、第１ノードから第２ノードへの電流を許容し、第２ノードから第１ノードへの電流を阻止するように動作する。前記第１ノードと第２ノードとに対してリニヤーソースフォロワー（ｌｉｎｅａｒ ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）がつながれる。前記リニヤーソースフォロワーに対して、本質的に一定の電圧レベルを有する電圧基準がつながれ、このリニヤーソースフォロワーは、前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第２ノードを前記電圧基準へつなぎ、また前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第２ノードの電圧レベルを前記第１ノードの動的電圧レベルに追随させるように動作する。
【０００６】
本発明の別の実施例に従えば、動的バイアス回路が提供され、それは、電源と第１のノードとにつながれて前記電源から前記第１ノードへの電流を許容し、また前記電源から前記第１ノードへの電流を阻止するように動作する制御されたブロッキング電流源を含む。前記第１ノードと動的電圧レベルを有する第２のノードとに対してリニヤーソースフォロワーがつながれる。このリニヤーソースフォロワーに対して、本質的に一定の電圧レベルを有する電圧基準がつながれ、前記リニヤーソースフォロワーは、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作する。
【０００７】
本発明の別の実施例に従えば、半導体デバイスを動的にバイアスする方法が提供され、その方法は次の工程を含んでいる。第１の工程は、電流源を第１のノードへつなぐことであり、ここで前記電流源は前記第１ノードへの電流流入を許容し、前記第１ノードからの電流流出を阻止するように動作する。第２の工程は前記第１ノードと動的電圧レベルを有する第２のノードとに対してリニヤーソースフォロワーを接続することである。次の工程は、本質的に一定の電圧レベルを有する電圧基準を前記リニヤーソースフォロワーへつなぐことであって、前記リニヤーソースフォロワーは、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようになっている。最後の工程は前記第１ノードを半導体デバイスへつないで、半導体デバイスを動的にバイアスすることである。
【０００８】
本発明およびその特長をより完全に理解するために、以下に図面を参照した詳細な説明を行う。各図面では同等な部品に対して同じ参照符号を用いてある。
【０００９】
【実施例】
ｐチャンネル電界効果トランジスタがバイアスされて、そのソースあるいはドレイン電圧レベルが時間とともに変化するような場合に寄生ダイオードが活性化されることがある。多くの場合、ｐチャンネル電界効果トランジスタはそれのソースおよびドレインをｐ−基板上のｎ形井戸中のｐ＋領域として形成される。ソースおよびドレインの電圧レベルが変動することによって、そのデバイス領域によって構成される寄生ダイオードによる問題が生じてくる。多くの例で、ｎ形井戸、即ちバックゲートは、バックゲートをソースへつなぐことによってバイアスするのが一般的である。このバイアスはｐ＋ソースとバックゲートとの間の寄生ダイオードの活性化を阻止する。バックゲートはバックゲートをその電子回路中で最も正の電圧源へつなぐことで静的にバイアスすることもできる。このバイアスもまた、ソースとｎ形井戸との間の寄生ダイオードの活性化を阻止する。ｐチャンネル電界効果トランジスタに対するこの両方の静的バイアス方式は、もしデバイスのソースにおける電圧が負になれば問題を引き起こす。ｐ＋ソースまたはドレインはｎ形井戸に対して降服を起こすので、バックゲートを最も正の電位へつなぐことができなくなる。こうして、動的バイアスが必要とされることになる。
【００１０】
本発明は、半導体トランジスタデバイスを動的にバイアスして、そのデバイス構造中で寄生ダイオードの望ましくない活性化を阻止し、ソースおよびドレインの接合のｎ形井戸のバックゲートへの降服を阻止するように動作する。
【００１１】
図１を参照すると、制御電流源１０が制御信号ＣＯＮＴＲＯＬ１によって制御されている。この制御電流源１０は２つの端子を持っている。１つは正の電源ＶＣＰへつながれている。制御電流源１０の第２の端子はＮＯＤＥ１へつながれている。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２はそのゲートを制御信号ＣＯＮＴＲＯＬ２へつながれている。Ｐ−ＦＥＴ１２はそのドレインをＮＯＤＥ２へつながれ、そのソースをＮＯＤＥ１へつながれ、そのバックゲートをＮＯＤＥ３へつながれている。ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）１４はそれのドレインを正の電源ＶＢＡＴ へつながれている。Ｎ−ＦＥＴ１４のソースはＮＯＤＥ２へつながれ、そのゲートはＮＯＤＥ１へつながれている。誘導性負荷１６は２つの端子を持っている。１つはＮＯＤＥ２へつながれ、他方はアース電位へつながれている。本発明の教えるところに従って構築される動的バイアス回路１８はブロッキング電流源２０を有している。このブロッキング電流源は、ＮＯＤＥ１へつながれた第１の電流経路と、ＮＯＤＥ３へつながれた第２の電流経路とを有する。リニヤーソースフォロワー２２は、ＮＯＤＥ１へつながれた入力、ＮＯＤＥ３へつながれた第１の電流経路、および電圧基準２４へつながれた第２の電流経路を有する。ＮＯＤＥ１は寄生容量２６を有し、それはＮＯＤＥ１とアース電位とにつながっている。寄生容量２６は回路要素ではないが、回路に寄生するものとしてＮＯＤＥ１に付随して存在する。ＮＯＤＥ３は寄生容量２８を有し、それはＮＯＤＥ３とアース電位とにつながっている。寄生容量２８もまたこの回路の寄生物である。
【００１２】
動作時には、図１に示された電子回路は誘導性負荷１６に対してフラックスを増減させるように動作する。フラックスの増加時には、ＣＯＮＴＲＯＬ１信号は制御電流源１０をターンオンさせ、ＣＯＮＴＲＯＬ２信号はＰ−ＦＥＴ１２をターンオフさせる。この状態において、制御電流源１０はＮＯＤＥ１に対して電流を供給する。ブロッキング電流源２０はＮＯＤＥ１からＮＯＤＥ３への電流を許容するが、ＮＯＤＥ３からＮＯＤＥ１への電流は許容しないように動作する。ブロッキング電流源２０両端の電圧は一定しない。ＮＯＤＥ３における寄生容量２８がＮＯＤＥ１における寄生容量２６よりもずっと小さいので、ＮＯＤＥ３の電圧レベルはＮＯＤＥ１に追随する。言い換えれば、ＮＯＤＥ３における電圧の時間変化はＮＯＤＥ１におけるそれよりも大きい。こうして、ＮＯＤＥ３における電圧レベルＶＢ は、ＮＯＤＥ１における電圧レベルＶＧ とほぼ等しい。ＶＢ がＶＧ にほぼ等しいという事実は、Ｐ−ＦＥＴ１２のバックゲートとソースとの間に寄生ダイオードが活性化されないことを保証する。
【００１３】
制御電流源１０がＮＯＤＥ１に対して電流を供給し、ブロッキング電流源２０がＮＯＤＥ３への電流を許容することによって、電圧レベルＶＢ とＶＧ とは上昇する。リニヤーソースフォロワー２２はこの電圧レベルＶＧ を入力として利用している。ＶＧ がＮＯＤＥ３の電位よりもしきい値電圧１個分低いレベルよりも高い時には、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間でオープン回路となり、ＮＯＤＥ３のＶＢ がＮＯＤＥ１のＶＧ を追随するように働く。ＶＧ が上昇するとＮ−ＦＥＴ１４はターンオンし、ＶＢＡＴ とＮＯＤＥ２との間でクローズ回路として動作する。Ｎ−ＦＥＴ１４がオンの時は、電流が誘導性負荷１６中へ流れてフラックスを増加させる。Ｐ−ＦＥＴ１２はオフであるから、それはＮＯＤＥ１とＮＯＤＥ２との間でオープン回路として機能する。従って、誘導性負荷１６からＰ−ＦＥＴ１２を通って電流は流れない。このように、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオンし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオフする時、この回路は誘導性負荷１６に対してフラックスを増加させるように動作する。
【００１４】
誘導性負荷１６からフラックスを減少させるためには、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオフし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオンする。一旦オンすると、Ｐ−ＦＥＴ１２はＮＯＤＥ１とＮＯＤＥ２との間でクローズ回路として機能しようとする。従って、Ｎ−ＦＥＴ１４のゲートソース電圧は消失し、Ｎ−ＦＥＴ１４は誘導性負荷１６によって要求される必要な電流を供給することができない。Ｎ−ＦＥＴ１４がこのように動作するので、ＶＢＡＴ からＮＯＤＥ２へ流れる電流は減少する。誘導性負荷１６はこの誘導性負荷１６中を流れる電流の変化に対して抵抗し、Ｐ−ＦＥＴ１２から電流を引き出そうとする。ＮＯＤＥ１からＰ−ＦＥＴ１２を通り、ＮＯＤＥ２を経て誘導性負荷１６中を電流が流れるに従って、ＮＯＤＥ１の電圧レベルＶＧ とＮＯＤＥ２のＶＳ は低下する。ＮＯＤＥ３における電圧レベルＶＢ はＶＧ とともに低下する。電圧レベルＶＢ およびＶＧ は両方とも、ＶＢ が電圧基準２４の本質的に一定の電圧レベルに達するまで低下する。ＶＧ が電圧基準２４の電圧レベル以下に低下すると、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間のオープン回路として働く。リニヤーソースフォロワー２２と電圧基準２４とはＮＯＤＥ３を、電圧基準２４によって設定される本質的に一定の電圧レベルに設定するように動作する。ＶＧ が電圧基準２４の本質的に一定の電圧レベル以下に低下すると、ブロッキング電流源２０はＮＯＤＥ３からＮＯＤＥ１への電流の流れを許容しなくなる。従って、ＮＯＤＥ３における電圧レベルは電圧基準２４のレベルに設定されたままに留まり、ＮＯＤＥ１における電圧レベルは負へ移行し続けることを許容される。
【００１５】
誘導性負荷１６は、ＶＧ とＶＳ が負の値に達するまで電圧レベルＶＧ とＶＳ を引き下げ続ける。その時点で、誘導性負荷１６はフラックスを除去されてしまっており、ＮＯＤＥ２の電圧レベルは比較的大きい負の値にある。電圧レベルＶＧ はＮＯＤＥ２の電圧レベルＶＳ まで低下することはない。誘導性負荷１６がＮＯＤＥ２から電流を引き出すことによってＰ−ＦＥＴ１２はコンデンサとして機能し始める。こうして、電荷がＮＯＤＥ２から誘導性負荷１６を通して引き出されるが、ＮＯＤＥ１における電荷はそのままである。ＮＯＤＥ３を電圧基準２４の本質的に一定の電圧レベルにクランプすることは、Ｐ−ＦＥＴ１２のバックゲートと基板との間の寄生ダイオードが電流を流さず、またＰ−ＦＥＴ１２のバックゲートとソース、あるいはバックゲートとドレインが逆方向降伏を起こさないことを保証する。
【００１６】
本発明の教示に従って構築される動的バイアス回路１８は図１の電子回路中で、ＮＯＤＥ１の電圧レベルが正の電源ＶＣＰにほぼ等しい場合には誘導性負荷１６のフラックス増加中はＰ−ＦＥＴ１２のバックゲートとドレインとの間に寄生ダイオードが活性化されないことを保証する。動的バイアス回路１８はまた、ＮＯＤＥ１が比較的大きな負の値に低下した時に、誘導性負荷１６がフラックスを減少している間はＰ−ＦＥＴ１２のバックゲートとドレイン、あるいはバックゲートとソースとの間に寄生ダイオードが逆方向降伏を起こさないこと、およびバックゲートと基板との間に寄生ダイオードが活性化されないことを保証する。このように、本発明はＰ−ＦＥＴ１２の動的バイアスを提供するので、Ｐ−ＦＥＴ１２の構造内で寄生ダイオードの活性化は発生しない。
【００１７】
図２は本発明の教示に従って構築される動的バイアス回路１８の別の実施例を含む電子回路を示している。図２の電子回路は本質的に図１の回路と類似している。図１の電子回路と図２の電子回路との間の違いは動的バイアス回路１８の構造である。図１のブロッキング電流源２０は図２では制御されたブロッキング電流源３０で置き換えられている。図１と図２の両動的バイアス回路１８はＰ−ＦＥＴ１２のバックゲートへの入出電流を阻止するように動作する電流源を含む。既に述べたように、図１および図２に示されたように、図１の動的バイアス回路１８はブロッキング電流源を含み、図２の動的バイアス回路は制御されたブロッキング電流源を含んでいる。制御されたブロッキング電流源３０は正の電源ＶＣＰにつながれた第１の電流経路と、リニヤーソースフォロワー２２へつながれた第２の電流経路とを有する。図２の電子回路は、制御された電流源３０とＮＯＤＥ３の電圧レベルＶＢ とを除いて、既に図１の回路に関して説明したように動作する。
【００１８】
制御電流源１０がオンで、誘導性負荷１６にフラックスを増加させる時、制御されたブロッキング電流源３０はターンオンし、ＮＯＤＥ３へ電流を供給する。制御されたブロッキング電流源３０はＮＯＤＥ３の電圧レベルＶＢ を電圧源ＶＣＰのレベルまで上昇駆動する。こうして、ＶＧ がＶＣＰへ上昇する間、ＮＯＤＥ３の電圧レベルはＮＯＤＥ１の電圧レベルＶＧ に等しいかそれよりも高いレベルに留まる。ＶＢ がＶＧ に等しいかあるいはそれよりも高い値に留まることはＰ−ＦＥＴ１２のソースとバックゲートとの間に寄生ダイオードが活性化されないことを保証する。既に図１に関して説明したように、ＶＧ がＮＯＤＥ３よりもしきい値電圧１個分低い値よりも高いレベルにある間、リニヤーソースフォロワー２２はオフ状態にあって、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧基準２４との間でオープン回路として動作し、ＮＯＤＥ３のＶＢ をＮＯＤＥ１のＶＧ に追随させる。
【００１９】
誘導性負荷１６からフラックスを減ずる時、制御電流源１０はオフであって、Ｐ−ＦＥＴ１２はオンであり、制御されたブロッキング電流源３０はターンオフする。こうして、ＶＧ が低下してＮＯＤＥ３とＶＧ との間のしきい値電圧がリニヤーソースフォロワー２２がターンオンするのに十分になるまで、ＮＯＤＥ３はＶＣＰに留まる。リニヤーソースフォロワー２２は、既に図１に関して述べたように、ＮＯＤＥ３を電圧基準２４の本質的に一定の電圧レベルに設定する。ＮＯＤＥ３は、制御されたブロッキング電流源３０がターンオフした時に、電圧基準２４の本質的に一定の電圧レベルに設定される。制御されたブロッキング電流源３０は、ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオフしてＶＣＰからＮＯＤＥ３への電流が流れないことが保証された時にターンオフする。ＮＯＤＥ３は電圧基準２４の本質的に一定の電圧レベルにクランプされ、この回路はそれ以外は図１に関して述べたように動作する。
【００２０】
図１と図２の動的バイアス回路１８の技術的な特長点は、Ｐ−ＦＥＴ１２のバックゲートをバイアスすることによって、それぞれ図１と図２のＰ−ＦＥＴ１２中の寄生ダイオードの活性化を阻止することである。
【００２１】
図３を参照すると、ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）３４とｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）３６の物理的構造が示され、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６はｐ−基板上に形成されている。Ｐ−ＦＥＴ３４はゲート３８と、デバイスのソース４０およびドレイン４２として働く２つのｐ＋領域とを含んでいる。これらのｐ＋領域はデバイスのバックゲート４４であるｎ形井戸中に設けられる。Ｐ−ＦＥＴ３４はｐ−基板４６上に形成される。Ｎ−ＦＥＴ３６はゲート４８を含む。Ｎ−ＦＥＴ３６は更に、デバイスのソース５０およびドレイン５２として働く２つのｎ＋領域を含んでいる。Ｎ−ＦＥＴ３６もまたｐ−基板４６上に形成される。
【００２２】
動作時には、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６は標準的な電界効果トランジスタとして機能する。ゲート３８、ソース４０、およびドレイン４２はｐチャンネル電界効果トランジスタのゲート、ソース、およびドレインである。基板４６はアース電位へつながれる。ゲート３８とソース４０を介して供給される負電圧レベルはＰ−ＦＥＴ３４をターンオンし、ソース４０からドレイン４２への電流の流れを許容する。Ｎ−ＦＥＴ３６はソース５０、ドレイン５２、およびゲート４８を有する。ゲート４８とソース５０間に供給される正の電圧レベルはＮ−ＦＥＴ３６をターンオンして、ドレイン５２からソース５０への電流の流れを許容する。
【００２３】
図４は、図３のｐチャンネルおよびｎチャンネル電界効果トランジスタの物理的構造内に存在する寄生ダイオードを示している。Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６は図４において回路要素として示されているが、図３に示された物理的構造を有している。半導体デバイスにおいて、ｐ形領域とｎ形領域とが一緒になって、ｐ領域をアノードに、ｎ領域をカソードにしたダイオードを構成する。ｐ／ｎ接合両端に印加される正の電圧レベルはそれがダイオードのターンオン電圧レベルよりも大きければそのダイオードを活性化する。従って、図３に示された物理的構造中のｐ／ｎ接合両端に十分大きい正の電圧レベルがセットアップされれば、ダイオードが活性化される。図４中に示したダイオードは、この構造の設計された機能ではなく、そのため”寄生ダイオード”と呼ばれる。図４に示すように、寄生ダイオード６０はアノードとしてＰ−ＦＥＴ３４のソース４０を、カソードとしてバックゲート４４を有する。Ｐ−ＦＥＴ３４はまた、ドレイン４２をアノードとし、バックゲート４４をカソードとする寄生ダイオード６２、ｐ−基板４６をアノードとし、バックゲート４４をカソードとする寄生ダイオード６４をも含んでいる。Ｎ−ＦＥＴ３６は２つの寄生ダイオードを含んでいる。寄生ダイオード６６はＮ−ＦＥＴ３６の基板４６をアノードとし、ソース５０をカソードとしており、また寄生ダイオード６８はＮ−ＦＥＴ３６の基板４６をアノードとし、ドレイン５２をカソードとしている。
【００２４】
動作時には、任意の寄生ダイオード両端の電圧レベルがｐ／ｎ接合ダイオードのターンオン電圧よりも大きくなれば、その寄生ダイオードは活性化される。一旦活性化されると、寄生ダイオードはｐ領域からｐ−ｎ接合を通ってｎ領域への電流の流れを引き起こす。これらの寄生ダイオードの１つが活性化されると、Ｐ−ＦＥＴ３６またはＮ−ＦＥＴ３８の適正な機能は損なわれよう。
【００２５】
図５は、本発明の教えるところに従って構築される動的バイアス回路の別の１つの実施例を示す。図５の電子回路は図１に示された回路のトポロジーを有しており、動的バイアス回路１８を構築する特定のやり方を示している。図５を参照すると、ショットキーダイオード８０はＮＯＤＥ１につながれたアノードと、ＮＯＤＥ３につながれたカソードとを有する。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）８２はＮＯＤＥ１へつながれたゲート、ＮＯＤＥ３へつながれたドレイン、アース電位８４へつながれたソース、およびＮＯＤＥ３へつながれたバックゲートを有する。アース電位８４は一定の電圧レベルを供給する。
【００２６】
動作時には、ショットキーダイオード８０、Ｐ−ＦＥＴ８２、およびアース電位８４がＰ−ＦＥＴ１２のバックゲートを動的にバイアスする。ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオンする時、誘導性負荷１６ではフラックスが増加する。ＮＯＤＥ１の電圧レベルＶＧ が増大すると、ショットキーダイオード８０はＮＯＤＥ１からＮＯＤＥ３への電流の流れを許容する。この電流がＮＯＤＥ３を充電し、ＮＯＤＥ３の電圧レベルが上昇する。電圧レベルＶＧ が増大すれば、電圧ＶＢ も一緒に上昇する。これら２つはショットキーダイオード８０によって結び付けられているからである。ショットキーダイオード８０はＶＢ をほぼＶＧ に等しく保つように働く。このことはＰ−ＦＥＴ１２のバックゲートとドレインとの間の寄生ダイオードが活性化されないことを保証する。ショットキーダイオード８０はまた、バックゲートとソースの間、およびバックゲートとドレインとの間の寄生ダイオードが降伏しないことを保証もする。
【００２７】
誘導性負荷１６からフラックスを減ずる時、ＶＧ はアース電位へ向かって低下する。ＶＧ がアース電位以下に低下すると、Ｐ−ＦＥＴ８２がターンオンする。Ｐ−ＦＥＴ８２がターンオンすると、Ｐ−ＦＥＴ８２はＮＯＤＥ３をアース電位８４にクランプする。このように、アース電位８４はＮＯＤＥ３の電圧レベルをクランプする、本質的に一定の電圧レベルとして役立つ。一旦、ＮＯＤＥ３がアース電位８４にクランプされると、ショットキーダイオード８０はＮＯＤＥ３からＮＯＤＥ１へ電流が流れるのを阻止する。このように、ＶＧ がアース電位よりも低い負へ低下すると、ＮＯＤＥ３からＮＯＤＥ１への電流は流れなくなる。ＮＯＤＥ３と基板とがアース電位へつながれるため、このことはバックゲートと基板との間の寄生ダイオードが活性化されないことを保証する。
【００２８】
図６は本発明の教えるところに従って構築される動的バイアス回路の別の１つの実施例を示す。図６の電子回路は図２に示した回路のトポロジーを有しており、動的バイアス回路を構築する特定のやり方の１つを示している。制御電流源９０は電源ＶＣＰへつながれた第１の入力、ＮＯＤＥ３へつながれた出力、および第２の入力を有する。ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）９２はＮＯＤＥ３へつながれたソース、ＮＯＤＥ１へつながれたゲート、アース電位９４へつながれたドレイン、およびＮＯＤＥ３へつながれたバックゲートを有する。アース電位９４は本質的に一定の電圧基準を供給する。
【００２９】
制御電流源９０は、図２に関して既に述べた制御されたブロッキング電流源３０と同じように動作する。ＣＯＮＴＲＯＬ１が制御電流源１０をターンオンする時、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオンする。こうして、ＮＯＤＥ１の電圧レベルＶＧ が上昇すれば、ＮＯＤＥ３の電圧レベルＶＢ もまた同様に上昇する。このことはまた、誘導性負荷１６にフラックスが増加する時、ＶＢ とＶＧ とがほぼ等しい値に留まることを保証する。こうして、Ｐ−ＦＥＴ１２のバックゲートとドレインとの間の寄生ダイオードは活性化されない。誘導性負荷１６からフラックスが減ぜられる時、ＣＯＮＴＲＯＬ１は制御電流源１０をターンオフし、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオフする。制御電流源９０は従ってオープン回路となって電圧源ＶＣＰからＮＯＤＥ３への電流を阻止する。ＶＧ がアース電位９４以下に低下すると、Ｐ−ＦＥＴ９２がターンオンしてＮＯＤＥ３をアース電位９４へクランプする。ＮＯＤＥ３が一旦アース電位９４にクランプされると、制御電流源９０がオープン回路として働くので、ＮＯＤＥ３へは電流が流れ込まなくなる。
【００３０】
図７は本発明の教えるところに従って構築される集積された上側（ｈｉｇｈ
ｓｉｄｅ）ドライバー回路を示す。ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）１００は、それのドレインを電圧源ＶＢＡＴ へつながれ、それのゲートをＮＯＤＥ１へつながれ、それのソースをＮＯＤＥ２へつながれている。ＮＯＤＥ１の電圧レベルはＶＧ であり、ＮＯＤＥ２の電圧レベルはＶＳ である。誘導性負荷１０２はＮＯＤＥ２とアース電位とへつながれている。制御信号ＣＯＮＴＲＯＬ１はＮＯＤＥ１へつながれ、従ってＮ−ＦＥＴ１００のゲートへつながれている。図示のように、ターンオフ回路１０４が、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路１０６へつながれている。スナッビングクランプ回路網（ｓｎｕｂｂｉｎｇ ｃｌａｍｐ ｎｅｔｗｏｒｋ）１０８が、図示のように、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路１０６へつながれている。図示のように、寄生容量１１２はＮＯＤＥ１とアース電位とへつながり、寄生容量１１４はターンオフ回路１０４と動的バイアス回路１０６とへつながっている。
【００３１】
動作時には、この集積された上側ドライバー回路は誘導性負荷１０２を駆動するように動作する。動的バイアス回路１０６は上述のように、ターンオフ回路１０４とスナッビングクランプ回路網１０８とに対して動的なバイアスを提供するように動作する。ターンオフ回路１０４の一例が、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１８３９３号）に述べられている。この開示を本出願の開示中へ、ここに完全な形で明示するものとして引用する。スナッビングクランプ回路網の一例が、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１６号”スナッビングクランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１７７５０号）に述べられている。この開示を本出願の開示中へここに完全な形で明示するものとして引用する。
【００３２】
図８は本発明の教えるところに従って構築される集積された上側ドライバー回路を示す。図８の回路は図７に示された回路のトポロジーを有しており、動的バイアス回路１０６を構築する特定のやり方を示している。図８に示された動的バイアス回路１０６は、アノードをＣＯＮＴＲＯＬ１へつながれ、カソードをｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２２へつながれたショットキーダイオード１２０を含んでいる。Ｐ−ＦＥＴ１２２は、ショットキーダイオードのアノードへつながれたソース、アース電位１２４へつながれたドレイン、ＮＯＤＥ１へつながれたゲート、およびショットキーダイオードへつながれたバックゲートを有する。この動的バイアス回路１０６は図５に示されたものと同じ構成を有する。動的バイアス回路１０６は図５に関して述べたのと同じように動作する。動的バイアス回路１０６によって提供される動的なバイアス機能はスナッビングクランプ回路網１０８とターンオフ回路１０４の両方に対して供給される。ターンオフ回路１０４の一例は、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１８３９３号）に述べられている。スナッビングクランプ回路網の一例は、本発明と同時に出願された１９９４年１月４日付けの米国特許出願第８／１７６，８１６号”スナッビングクランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号第ＴＩ−１７７５０号）に述べられている。
【００３３】
本発明について詳細に説明してきたが、特許請求の範囲に定義された本発明の本質および展望から外れることなしに各種の変更、置換、および代替えが可能であることは理解されるべきである。
【００３４】
以上の説明に関して更に以下の項を開示する。
（１）動的バイアス回路であって、
動的電圧レベルを有する第１のノードと第２のノードとへつながれたブロッキング電流源であって、前記第１ノードから前記第２ノードへの電流を許容するが、前記第２ノードから前記第１ノードへの電流を阻止するように動作するブロッキング電流源、
前記第１ノードと前記第２ノードとへつながれたリニヤーソースフォロワー、前記リニヤーソースフォロワーへつながれ、本質的に一定の電圧レベルを有する電圧基準であって、ここにおいて、前記リニヤーソースフォロワーが、前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第２ノードを前記電圧基準へつなぎ、また前記第１ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第２ノードの電圧レベルを前記第１ノードの動的電圧レベルに追随させるように動作するようになった電圧基準、
を含む動的バイアス回路。
【００３５】
（２）第１項記載の動的バイアス回路であって、前記ブロッキング電流源が、前記第１ノードへつながれたアノードと、前記第２ノードへつながれたカソードとを有するダイオードを含んでいる動的バイアス回路。
【００３６】
（３）第１項記載の動的バイアス回路であって、前記ブロッキング電流源が、前記第１ノードへつながれたアノードと、前記第２ノードへつながれたカソードとを有するショットキーダイオードを含む動的バイアス回路。
【００３７】
（４）第１項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれた入力、前記第２ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる動的バイアス回路。
【００３８】
（５）第１項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第２ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第１ノードへつながれたゲート、および前記第２ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる動的バイアス回路。
【００３９】
（６）第１項記載の動的バイアス回路であって、前記電圧基準が回路のアース電位を含んでいる動的バイアス回路。
【００４０】
（７）動的バイアス回路であって、
電源と第１のノードとへつながれた制御されたブロッキング電流源であって、前記電源から前記第１ノードへの電流を許容し、また前記電源から前記第１ノードへの電流を阻止するように動作するブロッキング電流源、
前記第１ノードと動的電圧レベルを有する第２ノードとへつながれたリニヤーソースフォロワー、
前記リニヤーソースフォロワーへつながれ、本質的に一定の電圧レベルを有する電圧基準であって、ここにおいて、前記リニヤーソースフォロワーが、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようになった電圧基準、
を含む動的バイアス回路。
【００４１】
（８）第７項記載の動的バイアス回路であって、前記制御されたブロッキング電流源が、
前記電源と前記第１ノードとへつながれた制御電流源、および
前記制御電流源へつながれて、前記制御電流源を活性化および不活性化するように動作する制御信号、
を含んでいる動的バイアス回路。
【００４２】
（９）第７項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれた入力、前記第２ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる動的バイアス回路。
【００４３】
（１０）第７項記載の動的バイアス回路であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第２ノードへつながれたゲート、および前記第１ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる動的バイアス回路。
【００４４】
（１１）第７項記載の動的バイアス回路であって、前記電圧基準が回路のアース電位を含んでいる動的バイアス回路。
【００４５】
（１２）半導体デバイスを動的にバイアスする方法であって、
電流源を第１のノードへつなぐことであって、前記電流源が前記第１ノードへの電流流入を許容するが、前記第１ノードからの電流流出を阻止するように動作するようにすること、
前記第１ノードと、動的電圧レベルを有する第２のノードとにリニヤーソースフォロワーをつなぐこと、
本質的に一定の電圧レベルを有する電圧基準を前記リニヤーソースフォロワーへつなぐことであって、ここにおいて、前記リニヤーソースフォロワーが、前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準の本質的に一定の電圧レベルよりも高い時には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようにすること、および
前記第１ノードを半導体デバイスへつないで、前記半導体デバイスに対して動的なバイアスを提供すること、
の工程を含む方法。
【００４６】
（１３）第１２項記載の方法であって、前記電流源が、前記第２ノードへつながれたアノードと、前記第１ノードへつながれたカソードとを有するダイオードを含んでいる方法。
【００４７】
（１４）第１２項記載の方法であって、前記電流源が、前記第２ノードへつながれたアノードと、前記第１ノードへつながれたカソードとを有するショットキーダイオードを含んでいる方法。
【００４８】
（１５）第１２項記載の方法であって、前記電流源が、
電源と前記第１ノードとへつながれた制御電流源、および
前記制御電流源へつながれて、前記制御電流源をターンオンおよびターンオフさせるように動作する制御信号、
を含んでいる方法。
【００４９】
（１６）第１２項記載の方法であって、前記リニヤーソースフォロワーが、前記第２ノードへつながれた入力、前記第１ノードへつながれた第１の電流経路、および前記電圧基準へつながれた第２の電流経路を有するトランジスタを含んでいる方法。
【００５０】
（１７）第１２項記載の方法であって、前記リニヤーソースフォロワーが、前記第１ノードへつながれたソース、前記電圧基準へつながれたドレイン、前記第２ノードへつながれたゲート、および前記第１ノードへつながれたバックゲートを有するｐチャンネル電界効果トランジスタを含んでいる方法。
【００５１】
（１８）第１２項記載の方法であって、前記電圧基準が回路のアース電位を含んでいる方法。
【００５２】
（１９）第１２項記載の方法であって、前記半導体デバイスがトランジスタである方法。
【００５３】
（２０）第１２項記載の方法であって、前記半導体デバイスが、ｐ−基板上にｎ形ウエル中に作製されたｐチャンネル電界効果トランジスタであって、前記ｐチャンネル電界効果トランジスタのｎ形ウエルが前記第１ノードへつながれて前記ｐチャンネル電界効果トランジスタに対して動的バイアスを供給している方法。
【００５４】
（２１）動的バイアス回路が開示されており、それは第１のノード（ＮＯＤＥ１）へつながれた第１の電流経路と、第２のノード（ＮＯＤＥ３）へつながれた第２の電流経路とを有するブロッキング電流源を含む。リニヤーソースフォロワー（２２）は、前記第２ノード（ＮＯＤＥ３）へつながれた第１の電流経路、電圧基準（２４）へつながれた第２の電流経路、および前記第１ノード（ＮＯＤＥ１）へつながれた入力を有する。寄生容量（２６）は前記第１ノード（ＮＯＤＥ１）とアース電位とへつながり、寄生容量（２８）は前記第２ノード（ＮＯＤＥ３）とアース電位とへつながっている。
【図面の簡単な説明】
【図１】本発明の教えるところに従って構築された動的バイアス回路の１つの実施例を含む電子回路。
【図２】本発明の教えるところに従って構築された動的バイアス回路の別の１つの実施例を含む電子回路。
【図３】ｐ形半導体基板上に形成されたｐチャンネルおよびｎチャンネル電界効果トランジスタの物理的構造。
【図４】図３に示された物理的構造中に存在する寄生ダイオード。
【図５】本発明の教えるところに従って構築された動的バイアス回路の別の１つの実施例を含む電子回路。
【図６】本発明の動的バイアス回路の別の１つの実施例を含む電子回路。
【図７】本発明の教えるところに従って構築された集積された上側（ｈｉｇｈ ｓｉｄｅ）ドライバー回路。
【図８】本発明の教えるところに従って構築された集積された上側ドライバー回路の別の実施例。
【符号の説明】
１０ 制御電流源
１２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
１４ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
１６ 誘導性負荷
１８ 動的バイアス回路
２０ ブロッキング電流源
２２ リニヤーソースフォロワー
２４ 電圧基準
２６ 寄生容量
２８ 寄生容量
３０ 制御されたブロッキング電流源
３４ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
３６ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
３８ ゲート
４０ ソース
４２ ドレイン
４４ バックゲート
４６ ｐ−基板
４８ ゲート
５０ ソース
５２ ドレイン
６０ 寄生ダイオード
６２ 寄生ダイオード
６４ 寄生ダイオード
６６ 寄生ダイオード
６８ 寄生ダイオード
８０ ショトキーダイオード
８２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
８４ アース電位
９０ 制御電流源
９２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
９４ アース電位
１００ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）
１０２ 誘導性負荷
１０４ ターンオフ回路
１０６ 動的バイアス回路
１０８ スナッビングクランプ回路網
１１２ 寄生容量
１１４ 寄生容量
１２０ ショットキーダイオード
１２２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
１２４ アース電位
Claims (2)
- 動的バイアス回路であって、
動的電圧レベルを有する第１のノードと第２のノードとに接続されたブロッキング電流源であって、前記第１ノードから前記第２ノードへの電流を許容するが、前記第２ノードから前記第１ノードへの電流を阻止するように動作する前記ブロッキング電流源と、
前記第１ノードと前記第２ノードとに接続されたリニヤーソースフォロワー）と、
前記リニヤーソースフォロワーに接続され、ほぼ一定の電圧レベルを有する電圧基準であって、前記リニヤーソースフォロワーが、前記第１ノードの動的電圧レベルが前記電圧基準のほぼ一定の電圧レベルよりも低い場合には前記第２ノードを前記電圧基準へつなぎ、また前記第１ノードの動的電圧レベルが前記電圧基準のほぼ一定の電圧レベルよりも高い場合には前記第２ノードの電圧レベルを前記第１ノードの動的電圧レベルに追随させるように動作するようになった前記電圧基準と、
を含む動的バイアス回路。 - 半導体デバイスを動的にバイアスする方法であって、
電流源を第１のノードに接続する段階であって、前記電流源が前記第１ノードへの電流流出を許容するが、前記第１ノードからの電流流入を阻止するように動作するようにする前記段階と、
前記第１ノードと、動的電圧レベルを有する第２のノードとにリニヤーソースフォロワーを接続する段階と、
ほぼ一定の電圧レベルを有する電圧基準を前記リニヤーソースフォロワーに接続する段階であって、前記リニヤーソースフォロワーが、前記第２ノードの動的電圧レベルが前記電圧基準のほぼ一定の電圧レベルよりも低い場合には前記第１ノードを前記電圧基準へつなぎ、また前記第２ノードの動的電圧レベルが前記電圧基準のほぼ一定の電圧レベルよりも高い場合には前記第１ノードの電圧レベルを前記第２ノードの動的電圧レベルに追随させるように動作するようにする前記段階と、
前記第１ノードを半導体デバイスに接続して、前記半導体デバイスに対して動的なバイアスを提供する段階と、
を含む方法。
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