JPH07283719A - 動的バイアス回路とその方法 - Google Patents
動的バイアス回路とその方法Info
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- JPH07283719A JPH07283719A JP7000112A JP11295A JPH07283719A JP H07283719 A JPH07283719 A JP H07283719A JP 7000112 A JP7000112 A JP 7000112A JP 11295 A JP11295 A JP 11295A JP H07283719 A JPH07283719 A JP H07283719A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【目的】 バイアス電圧が時間とともに変化する時に、
半導体デバイスが適正にバイアスされることを許容する
動的バイアス回路を得る。 【構成】 本動的バイアス回路は第１のノード（ＮＯＤ
Ｅ１）へつながれた第１の電流経路と、第２のノード
（ＮＯＤＥ３）へつながれた第２の電流経路とを有する
ブロッキング電流源を含む。リニヤーソースフォロワー
（２２）は前記第２ノード（ＮＯＤＥ３）へつながれた
第１の電流経路、電圧基準（２４）へつながれた第２の
電流経路、および前記第１ノード（ＮＯＤＥ１）へつな
がれた入力を有する。寄生容量（２６）は前記第１ノー
ド（ＮＯＤＥ１）とアース電位とへつながり、寄生容量
（２８）は前記第２ノード（ＮＯＤＥ３）とアース電位
とへつながる。
半導体デバイスが適正にバイアスされることを許容する
動的バイアス回路を得る。 【構成】 本動的バイアス回路は第１のノード（ＮＯＤ
Ｅ１）へつながれた第１の電流経路と、第２のノード
（ＮＯＤＥ３）へつながれた第２の電流経路とを有する
ブロッキング電流源を含む。リニヤーソースフォロワー
（２２）は前記第２ノード（ＮＯＤＥ３）へつながれた
第１の電流経路、電圧基準（２４）へつながれた第２の
電流経路、および前記第１ノード（ＮＯＤＥ１）へつな
がれた入力を有する。寄生容量（２６）は前記第１ノー
ド（ＮＯＤＥ１）とアース電位とへつながり、寄生容量
（２８）は前記第２ノード（ＮＯＤＥ３）とアース電位
とへつながる。
Description
【０００１】
【産業上の利用分野】本発明は一般に、電子回路分野に
関するものであり、更に詳細には進歩した動的バイアス
回路とその方法に関する。
関するものであり、更に詳細には進歩した動的バイアス
回路とその方法に関する。
【０００２】
【従来の技術】バイポーラートランジスタや電界効果ト
ランジスタのような半導体デバイスは電子回路に広く使
用されている。それらの半導体デバイスを使用する時に
はそれらを適正にバイアスすることが必要である。正し
くバイアスすることで、それらのデバイスは予め予測で
きる動作をするし、電子回路中の要素として貴重なもの
となる。
ランジスタのような半導体デバイスは電子回路に広く使
用されている。それらの半導体デバイスを使用する時に
はそれらを適正にバイアスすることが必要である。正し
くバイアスすることで、それらのデバイスは予め予測で
きる動作をするし、電子回路中の要素として貴重なもの
となる。
【０００３】半導体デバイスの許容範囲を外れて変動す
る電圧レベルを持つ電子回路は、それら同じ半導体デバ
イスのバイアスに関して問題を引き起こす可能性があ
る。半導体デバイスはしばしば一定の電圧基準によって
バイアスを与えられることがある。この一定のバイアス
であれば、半導体デバイスが所望される動作を行うこと
に失敗する原因となり、さらにはいくつかのデバイスを
破損に至らしめるような、半導体デバイスの望ましくな
いバイアスを回避することができる。しかしながら数多
くのケースにおいて、電子回路中の半導体デバイスは電
子回路中のその他の電圧レベルと同じように、時間変動
する電圧レベルで以てバイアスされる。そのような変動
するバイアス電圧レベルは、特にそのデバイスの他のバ
イアス地点が一定の電圧レベルにある時に、半導体デバ
イスの適正なバイアスという点で問題を引き起こす可能
性がある。
る電圧レベルを持つ電子回路は、それら同じ半導体デバ
イスのバイアスに関して問題を引き起こす可能性があ
る。半導体デバイスはしばしば一定の電圧基準によって
バイアスを与えられることがある。この一定のバイアス
であれば、半導体デバイスが所望される動作を行うこと
に失敗する原因となり、さらにはいくつかのデバイスを
破損に至らしめるような、半導体デバイスの望ましくな
いバイアスを回避することができる。しかしながら数多
くのケースにおいて、電子回路中の半導体デバイスは電
子回路中のその他の電圧レベルと同じように、時間変動
する電圧レベルで以てバイアスされる。そのような変動
するバイアス電圧レベルは、特にそのデバイスの他のバ
イアス地点が一定の電圧レベルにある時に、半導体デバ
イスの適正なバイアスという点で問題を引き起こす可能
性がある。
【０００４】
【発明の概要】バイアス電圧が時間とともに変化する時
に、半導体デバイスが適正にバイアスされることを許容
する動的バイアス回路に対する需要が発生する。本発明
に従えば、動的バイアス回路が提供され、それは従来の
バイアス回路に付随する欠点や問題点を本質的に解消す
る。
に、半導体デバイスが適正にバイアスされることを許容
する動的バイアス回路に対する需要が発生する。本発明
に従えば、動的バイアス回路が提供され、それは従来の
バイアス回路に付随する欠点や問題点を本質的に解消す
る。
【０００５】本発明の１つの実施例に従えば動的バイア
ス回路が提供され、それは動的電圧レベルを有する第１
のノードと第２のノードとへつながれたブロッキング電
流源（ｂｌｏｃｋｉｎｇ ｃｕｒｒｅｎｔ ｓｏｕｒｃ
ｅ）を含む。このブロッキング電流源は、第１ノードか
ら第２ノードへの電流を許容し、第２ノードから第１ノ
ードへの電流を阻止するように動作する。前記第１ノー
ドと第２ノードとに対してリニヤーソースフォロワー
（ｌｉｎｅａｒ ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）が
つながれる。前記リニヤーソースフォロワーに対して、
本質的に一定の電圧レベルを有する電圧基準がつなが
れ、このリニヤーソースフォロワーは、前記第１ノード
の動的電圧レベルが前記電圧基準の本質的に一定の電圧
レベルよりも低い場合には前記第２ノードを前記電圧基
準へつなぎ、また前記第１ノードの動的電圧レベルが前
記電圧基準の本質的に一定の電圧レベルよりも高い時に
は前記第２ノードの電圧レベルを前記第１ノードの動的
電圧レベルに追随させるように動作する。
ス回路が提供され、それは動的電圧レベルを有する第１
のノードと第２のノードとへつながれたブロッキング電
流源（ｂｌｏｃｋｉｎｇ ｃｕｒｒｅｎｔ ｓｏｕｒｃ
ｅ）を含む。このブロッキング電流源は、第１ノードか
ら第２ノードへの電流を許容し、第２ノードから第１ノ
ードへの電流を阻止するように動作する。前記第１ノー
ドと第２ノードとに対してリニヤーソースフォロワー
（ｌｉｎｅａｒ ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）が
つながれる。前記リニヤーソースフォロワーに対して、
本質的に一定の電圧レベルを有する電圧基準がつなが
れ、このリニヤーソースフォロワーは、前記第１ノード
の動的電圧レベルが前記電圧基準の本質的に一定の電圧
レベルよりも低い場合には前記第２ノードを前記電圧基
準へつなぎ、また前記第１ノードの動的電圧レベルが前
記電圧基準の本質的に一定の電圧レベルよりも高い時に
は前記第２ノードの電圧レベルを前記第１ノードの動的
電圧レベルに追随させるように動作する。
【０００６】本発明の別の実施例に従えば、動的バイア
ス回路が提供され、それは、電源と第１のノードとにつ
ながれて前記電源から前記第１ノードへの電流を許容
し、また前記電源から前記第１ノードへの電流を阻止す
るように動作する制御されたブロッキング電流源を含
む。前記第１ノードと動的電圧レベルを有する第２のノ
ードとに対してリニヤーソースフォロワーがつながれ
る。このリニヤーソースフォロワーに対して、本質的に
一定の電圧レベルを有する電圧基準がつながれ、前記リ
ニヤーソースフォロワーは、前記第２ノードの動的電圧
レベルが前記電圧基準の本質的に一定の電圧レベルより
も低い場合には前記第１ノードを前記電圧基準へつな
ぎ、また前記第２ノードの動的電圧レベルが前記電圧基
準の本質的に一定の電圧レベルよりも高い時には前記第
１ノードの電圧レベルを前記第２ノードの動的電圧レベ
ルに追随させるように動作する。
ス回路が提供され、それは、電源と第１のノードとにつ
ながれて前記電源から前記第１ノードへの電流を許容
し、また前記電源から前記第１ノードへの電流を阻止す
るように動作する制御されたブロッキング電流源を含
む。前記第１ノードと動的電圧レベルを有する第２のノ
ードとに対してリニヤーソースフォロワーがつながれ
る。このリニヤーソースフォロワーに対して、本質的に
一定の電圧レベルを有する電圧基準がつながれ、前記リ
ニヤーソースフォロワーは、前記第２ノードの動的電圧
レベルが前記電圧基準の本質的に一定の電圧レベルより
も低い場合には前記第１ノードを前記電圧基準へつな
ぎ、また前記第２ノードの動的電圧レベルが前記電圧基
準の本質的に一定の電圧レベルよりも高い時には前記第
１ノードの電圧レベルを前記第２ノードの動的電圧レベ
ルに追随させるように動作する。
【０００７】本発明の別の実施例に従えば、半導体デバ
イスを動的にバイアスする方法が提供され、その方法は
次の工程を含んでいる。第１の工程は、電流源を第１の
ノードへつなぐことであり、ここで前記電流源は前記第
１ノードへの電流流入を許容し、前記第１ノードからの
電流流出を阻止するように動作する。第２の工程は前記
第１ノードと動的電圧レベルを有する第２のノードとに
対してリニヤーソースフォロワーを接続することであ
る。次の工程は、本質的に一定の電圧レベルを有する電
圧基準を前記リニヤーソースフォロワーへつなぐことで
あって、前記リニヤーソースフォロワーは、前記第２ノ
ードの動的電圧レベルが前記電圧基準の本質的に一定の
電圧レベルよりも低い場合には前記第１ノードを前記電
圧基準へつなぎ、また前記第２ノードの動的電圧レベル
が前記電圧基準の本質的に一定の電圧レベルよりも高い
時には前記第１ノードの電圧レベルを前記第２ノードの
動的電圧レベルに追随させるように動作するようになっ
ている。最後の工程は前記第１ノードを半導体デバイス
へつないで、半導体デバイスを動的にバイアスすること
である。
イスを動的にバイアスする方法が提供され、その方法は
次の工程を含んでいる。第１の工程は、電流源を第１の
ノードへつなぐことであり、ここで前記電流源は前記第
１ノードへの電流流入を許容し、前記第１ノードからの
電流流出を阻止するように動作する。第２の工程は前記
第１ノードと動的電圧レベルを有する第２のノードとに
対してリニヤーソースフォロワーを接続することであ
る。次の工程は、本質的に一定の電圧レベルを有する電
圧基準を前記リニヤーソースフォロワーへつなぐことで
あって、前記リニヤーソースフォロワーは、前記第２ノ
ードの動的電圧レベルが前記電圧基準の本質的に一定の
電圧レベルよりも低い場合には前記第１ノードを前記電
圧基準へつなぎ、また前記第２ノードの動的電圧レベル
が前記電圧基準の本質的に一定の電圧レベルよりも高い
時には前記第１ノードの電圧レベルを前記第２ノードの
動的電圧レベルに追随させるように動作するようになっ
ている。最後の工程は前記第１ノードを半導体デバイス
へつないで、半導体デバイスを動的にバイアスすること
である。
【０００８】本発明およびその特長をより完全に理解す
るために、以下に図面を参照した詳細な説明を行う。各
図面では同等な部品に対して同じ参照符号を用いてあ
る。
るために、以下に図面を参照した詳細な説明を行う。各
図面では同等な部品に対して同じ参照符号を用いてあ
る。
【０００９】
【実施例】ｐチャンネル電界効果トランジスタがバイア
スされて、そのソースあるいはドレイン電圧レベルが時
間とともに変化するような場合に寄生ダイオードが活性
化されることがある。多くの場合、ｐチャンネル電界効
果トランジスタはそれのソースおよびドレインをｐ−基
板上のｎ形井戸中のｐ＋領域として形成される。ソース
およびドレインの電圧レベルが変動することによって、
そのデバイス領域によって構成される寄生ダイオードに
よる問題が生じてくる。多くの例で、ｎ形井戸、即ちバ
ックゲートは、バックゲートをソースへつなぐことによ
ってバイアスするのが一般的である。このバイアスはｐ
＋ソースとバックゲートとの間の寄生ダイオードの活性
化を阻止する。バックゲートはバックゲートをその電子
回路中で最も正の電圧源へつなぐことで静的にバイアス
することもできる。このバイアスもまた、ソースとｎ形
井戸との間の寄生ダイオードの活性化を阻止する。ｐチ
ャンネル電界効果トランジスタに対するこの両方の静的
バイアス方式は、もしデバイスのソースにおける電圧が
負になれば問題を引き起こす。ｐ＋ソースまたはドレイ
ンはｎ形井戸に対して降服を起こすので、バックゲート
を最も正の電位へつなぐことができなくなる。こうし
て、動的バイアスが必要とされることになる。
スされて、そのソースあるいはドレイン電圧レベルが時
間とともに変化するような場合に寄生ダイオードが活性
化されることがある。多くの場合、ｐチャンネル電界効
果トランジスタはそれのソースおよびドレインをｐ−基
板上のｎ形井戸中のｐ＋領域として形成される。ソース
およびドレインの電圧レベルが変動することによって、
そのデバイス領域によって構成される寄生ダイオードに
よる問題が生じてくる。多くの例で、ｎ形井戸、即ちバ
ックゲートは、バックゲートをソースへつなぐことによ
ってバイアスするのが一般的である。このバイアスはｐ
＋ソースとバックゲートとの間の寄生ダイオードの活性
化を阻止する。バックゲートはバックゲートをその電子
回路中で最も正の電圧源へつなぐことで静的にバイアス
することもできる。このバイアスもまた、ソースとｎ形
井戸との間の寄生ダイオードの活性化を阻止する。ｐチ
ャンネル電界効果トランジスタに対するこの両方の静的
バイアス方式は、もしデバイスのソースにおける電圧が
負になれば問題を引き起こす。ｐ＋ソースまたはドレイ
ンはｎ形井戸に対して降服を起こすので、バックゲート
を最も正の電位へつなぐことができなくなる。こうし
て、動的バイアスが必要とされることになる。
【００１０】本発明は、半導体トランジスタデバイスを
動的にバイアスして、そのデバイス構造中で寄生ダイオ
ードの望ましくない活性化を阻止し、ソースおよびドレ
インの接合のｎ形井戸のバックゲートへの降服を阻止す
るように動作する。
動的にバイアスして、そのデバイス構造中で寄生ダイオ
ードの望ましくない活性化を阻止し、ソースおよびドレ
インの接合のｎ形井戸のバックゲートへの降服を阻止す
るように動作する。
【００１１】図１を参照すると、制御電流源１０が制御
信号ＣＯＮＴＲＯＬ１によって制御されている。この制
御電流源１０は２つの端子を持っている。１つは正の電
源Ｖ CPへつながれている。制御電流源１０の第２の端子
はＮＯＤＥ１へつながれている。ｐチャンネル電界効果
トランジスタ（Ｐ−ＦＥＴ）１２はそのゲートを制御信
号ＣＯＮＴＲＯＬ２へつながれている。Ｐ−ＦＥＴ１２
はそのドレインをＮＯＤＥ２へつながれ、そのソースを
ＮＯＤＥ１へつながれ、そのバックゲートをＮＯＤＥ３
へつながれている。ｎチャンネル電界効果トランジスタ
（Ｎ−ＦＥＴ）１４はそれのドレインを正の電源ＶBAT
へつながれている。Ｎ−ＦＥＴ１４のソースはＮＯＤＥ
２へつながれ、そのゲートはＮＯＤＥ１へつながれてい
る。誘導性負荷１６は２つの端子を持っている。１つは
ＮＯＤＥ２へつながれ、他方はアース電位へつながれて
いる。本発明の教えるところに従って構築される動的バ
イアス回路１８はブロッキング電流源２０を有してい
る。このブロッキング電流源は、ＮＯＤＥ１へつながれ
た第１の電流経路と、ＮＯＤＥ３へつながれた第２の電
流経路とを有する。リニヤーソースフォロワー２２は、
ＮＯＤＥ１へつながれた入力、ＮＯＤＥ３へつながれた
第１の電流経路、および電圧基準２４へつながれた第２
の電流経路を有する。ＮＯＤＥ１は寄生容量２６を有
し、それはＮＯＤＥ１とアース電位とにつながってい
る。寄生容量２６は回路要素ではないが、回路に寄生す
るものとしてＮＯＤＥ１に付随して存在する。ＮＯＤＥ
３は寄生容量２８を有し、それはＮＯＤＥ３とアース電
位とにつながっている。寄生容量２８もまたこの回路の
寄生物である。
信号ＣＯＮＴＲＯＬ１によって制御されている。この制
御電流源１０は２つの端子を持っている。１つは正の電
源Ｖ CPへつながれている。制御電流源１０の第２の端子
はＮＯＤＥ１へつながれている。ｐチャンネル電界効果
トランジスタ（Ｐ−ＦＥＴ）１２はそのゲートを制御信
号ＣＯＮＴＲＯＬ２へつながれている。Ｐ−ＦＥＴ１２
はそのドレインをＮＯＤＥ２へつながれ、そのソースを
ＮＯＤＥ１へつながれ、そのバックゲートをＮＯＤＥ３
へつながれている。ｎチャンネル電界効果トランジスタ
（Ｎ−ＦＥＴ）１４はそれのドレインを正の電源ＶBAT
へつながれている。Ｎ−ＦＥＴ１４のソースはＮＯＤＥ
２へつながれ、そのゲートはＮＯＤＥ１へつながれてい
る。誘導性負荷１６は２つの端子を持っている。１つは
ＮＯＤＥ２へつながれ、他方はアース電位へつながれて
いる。本発明の教えるところに従って構築される動的バ
イアス回路１８はブロッキング電流源２０を有してい
る。このブロッキング電流源は、ＮＯＤＥ１へつながれ
た第１の電流経路と、ＮＯＤＥ３へつながれた第２の電
流経路とを有する。リニヤーソースフォロワー２２は、
ＮＯＤＥ１へつながれた入力、ＮＯＤＥ３へつながれた
第１の電流経路、および電圧基準２４へつながれた第２
の電流経路を有する。ＮＯＤＥ１は寄生容量２６を有
し、それはＮＯＤＥ１とアース電位とにつながってい
る。寄生容量２６は回路要素ではないが、回路に寄生す
るものとしてＮＯＤＥ１に付随して存在する。ＮＯＤＥ
３は寄生容量２８を有し、それはＮＯＤＥ３とアース電
位とにつながっている。寄生容量２８もまたこの回路の
寄生物である。
【００１２】動作時には、図１に示された電子回路は誘
導性負荷１６に対してフラックスを増減させるように動
作する。フラックスの増加時には、ＣＯＮＴＲＯＬ１信
号は制御電流源１０をターンオンさせ、ＣＯＮＴＲＯＬ
２信号はＰ−ＦＥＴ１２をターンオフさせる。この状態
において、制御電流源１０はＮＯＤＥ１に対して電流を
供給する。ブロッキング電流源２０はＮＯＤＥ１からＮ
ＯＤＥ３への電流を許容するが、ＮＯＤＥ３からＮＯＤ
Ｅ１への電流は許容しないように動作する。ブロッキン
グ電流源２０両端の電圧は一定しない。ＮＯＤＥ３にお
ける寄生容量２８がＮＯＤＥ１における寄生容量２６よ
りもずっと小さいので、ＮＯＤＥ３の電圧レベルはＮＯ
ＤＥ１に追随する。言い換えれば、ＮＯＤＥ３における
電圧の時間変化はＮＯＤＥ１におけるそれよりも大き
い。こうして、ＮＯＤＥ３における電圧レベルＶB は、
ＮＯＤＥ１における電圧レベルＶG とほぼ等しい。ＶB
がＶ G にほぼ等しいという事実は、Ｐ−ＦＥＴ１２のバ
ックゲートとソースとの間に寄生ダイオードが活性化さ
れないことを保証する。
導性負荷１６に対してフラックスを増減させるように動
作する。フラックスの増加時には、ＣＯＮＴＲＯＬ１信
号は制御電流源１０をターンオンさせ、ＣＯＮＴＲＯＬ
２信号はＰ−ＦＥＴ１２をターンオフさせる。この状態
において、制御電流源１０はＮＯＤＥ１に対して電流を
供給する。ブロッキング電流源２０はＮＯＤＥ１からＮ
ＯＤＥ３への電流を許容するが、ＮＯＤＥ３からＮＯＤ
Ｅ１への電流は許容しないように動作する。ブロッキン
グ電流源２０両端の電圧は一定しない。ＮＯＤＥ３にお
ける寄生容量２８がＮＯＤＥ１における寄生容量２６よ
りもずっと小さいので、ＮＯＤＥ３の電圧レベルはＮＯ
ＤＥ１に追随する。言い換えれば、ＮＯＤＥ３における
電圧の時間変化はＮＯＤＥ１におけるそれよりも大き
い。こうして、ＮＯＤＥ３における電圧レベルＶB は、
ＮＯＤＥ１における電圧レベルＶG とほぼ等しい。ＶB
がＶ G にほぼ等しいという事実は、Ｐ−ＦＥＴ１２のバ
ックゲートとソースとの間に寄生ダイオードが活性化さ
れないことを保証する。
【００１３】制御電流源１０がＮＯＤＥ１に対して電流
を供給し、ブロッキング電流源２０がＮＯＤＥ３への電
流を許容することによって、電圧レベルＶB とＶG とは
上昇する。リニヤーソースフォロワー２２はこの電圧レ
ベルＶG を入力として利用している。ＶG がＮＯＤＥ３
の電位よりもしきい値電圧１個分低いレベルよりも高い
時には、リニヤーソースフォロワー２２はＮＯＤＥ３と
電圧基準２４との間でオープン回路となり、ＮＯＤＥ３
のＶB がＮＯＤＥ１のＶG を追随するように働く。ＶG
が上昇するとＮ−ＦＥＴ１４はターンオンし、ＶBAT と
ＮＯＤＥ２との間でクローズ回路として動作する。Ｎ−
ＦＥＴ１４がオンの時は、電流が誘導性負荷１６中へ流
れてフラックスを増加させる。Ｐ−ＦＥＴ１２はオフで
あるから、それはＮＯＤＥ１とＮＯＤＥ２との間でオー
プン回路として機能する。従って、誘導性負荷１６から
Ｐ−ＦＥＴ１２を通って電流は流れない。このように、
ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオン
し、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオ
フする時、この回路は誘導性負荷１６に対してフラック
スを増加させるように動作する。
を供給し、ブロッキング電流源２０がＮＯＤＥ３への電
流を許容することによって、電圧レベルＶB とＶG とは
上昇する。リニヤーソースフォロワー２２はこの電圧レ
ベルＶG を入力として利用している。ＶG がＮＯＤＥ３
の電位よりもしきい値電圧１個分低いレベルよりも高い
時には、リニヤーソースフォロワー２２はＮＯＤＥ３と
電圧基準２４との間でオープン回路となり、ＮＯＤＥ３
のＶB がＮＯＤＥ１のＶG を追随するように働く。ＶG
が上昇するとＮ−ＦＥＴ１４はターンオンし、ＶBAT と
ＮＯＤＥ２との間でクローズ回路として動作する。Ｎ−
ＦＥＴ１４がオンの時は、電流が誘導性負荷１６中へ流
れてフラックスを増加させる。Ｐ−ＦＥＴ１２はオフで
あるから、それはＮＯＤＥ１とＮＯＤＥ２との間でオー
プン回路として機能する。従って、誘導性負荷１６から
Ｐ−ＦＥＴ１２を通って電流は流れない。このように、
ＣＯＮＴＲＯＬ１信号が制御電流源１０をターンオン
し、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２をターンオ
フする時、この回路は誘導性負荷１６に対してフラック
スを増加させるように動作する。
【００１４】誘導性負荷１６からフラックスを減少させ
るためには、ＣＯＮＴＲＯＬ１信号が制御電流源１０を
ターンオフし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２
をターンオンする。一旦オンすると、Ｐ−ＦＥＴ１２は
ＮＯＤＥ１とＮＯＤＥ２との間でクローズ回路として機
能しようとする。従って、Ｎ−ＦＥＴ１４のゲートソー
ス電圧は消失し、Ｎ−ＦＥＴ１４は誘導性負荷１６によ
って要求される必要な電流を供給することができない。
Ｎ−ＦＥＴ１４がこのように動作するので、Ｖ BAT から
ＮＯＤＥ２へ流れる電流は減少する。誘導性負荷１６は
この誘導性負荷１６中を流れる電流の変化に対して抵抗
し、Ｐ−ＦＥＴ１２から電流を引き出そうとする。ＮＯ
ＤＥ１からＰ−ＦＥＴ１２を通り、ＮＯＤＥ２を経て誘
導性負荷１６中を電流が流れるに従って、ＮＯＤＥ１の
電圧レベルＶG とＮＯＤＥ２のＶ S は低下する。ＮＯＤ
Ｅ３における電圧レベルＶB はＶG とともに低下する。
電圧レベルＶB およびＶG は両方とも、ＶB が電圧基準
２４の本質的に一定の電圧レベルに達するまで低下す
る。ＶG が電圧基準２４の電圧レベル以下に低下する
と、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧
基準２４との間のオープン回路として働く。リニヤーソ
ースフォロワー２２と電圧基準２４とはＮＯＤＥ３を、
電圧基準２４によって設定される本質的に一定の電圧レ
ベルに設定するように動作する。ＶG が電圧基準２４の
本質的に一定の電圧レベル以下に低下すると、ブロッキ
ング電流源２０はＮＯＤＥ３からＮＯＤＥ１への電流の
流れを許容しなくなる。従って、ＮＯＤＥ３における電
圧レベルは電圧基準２４のレベルに設定されたままに留
まり、ＮＯＤＥ１における電圧レベルは負へ移行し続け
ることを許容される。
るためには、ＣＯＮＴＲＯＬ１信号が制御電流源１０を
ターンオフし、ＣＯＮＴＲＯＬ２信号がＰ−ＦＥＴ１２
をターンオンする。一旦オンすると、Ｐ−ＦＥＴ１２は
ＮＯＤＥ１とＮＯＤＥ２との間でクローズ回路として機
能しようとする。従って、Ｎ−ＦＥＴ１４のゲートソー
ス電圧は消失し、Ｎ−ＦＥＴ１４は誘導性負荷１６によ
って要求される必要な電流を供給することができない。
Ｎ−ＦＥＴ１４がこのように動作するので、Ｖ BAT から
ＮＯＤＥ２へ流れる電流は減少する。誘導性負荷１６は
この誘導性負荷１６中を流れる電流の変化に対して抵抗
し、Ｐ−ＦＥＴ１２から電流を引き出そうとする。ＮＯ
ＤＥ１からＰ−ＦＥＴ１２を通り、ＮＯＤＥ２を経て誘
導性負荷１６中を電流が流れるに従って、ＮＯＤＥ１の
電圧レベルＶG とＮＯＤＥ２のＶ S は低下する。ＮＯＤ
Ｅ３における電圧レベルＶB はＶG とともに低下する。
電圧レベルＶB およびＶG は両方とも、ＶB が電圧基準
２４の本質的に一定の電圧レベルに達するまで低下す
る。ＶG が電圧基準２４の電圧レベル以下に低下する
と、リニヤーソースフォロワー２２はＮＯＤＥ３と電圧
基準２４との間のオープン回路として働く。リニヤーソ
ースフォロワー２２と電圧基準２４とはＮＯＤＥ３を、
電圧基準２４によって設定される本質的に一定の電圧レ
ベルに設定するように動作する。ＶG が電圧基準２４の
本質的に一定の電圧レベル以下に低下すると、ブロッキ
ング電流源２０はＮＯＤＥ３からＮＯＤＥ１への電流の
流れを許容しなくなる。従って、ＮＯＤＥ３における電
圧レベルは電圧基準２４のレベルに設定されたままに留
まり、ＮＯＤＥ１における電圧レベルは負へ移行し続け
ることを許容される。
【００１５】誘導性負荷１６は、ＶG とＶS が負の値に
達するまで電圧レベルＶG とＶS を引き下げ続ける。そ
の時点で、誘導性負荷１６はフラックスを除去されてし
まっており、ＮＯＤＥ２の電圧レベルは比較的大きい負
の値にある。電圧レベルＶGはＮＯＤＥ２の電圧レベル
ＶS まで低下することはない。誘導性負荷１６がＮＯＤ
Ｅ２から電流を引き出すことによってＰ−ＦＥＴ１２は
コンデンサとして機能し始める。こうして、電荷がＮＯ
ＤＥ２から誘導性負荷１６を通して引き出されるが、Ｎ
ＯＤＥ１における電荷はそのままである。ＮＯＤＥ３を
電圧基準２４の本質的に一定の電圧レベルにクランプす
ることは、Ｐ−ＦＥＴ１２のバックゲートと基板との間
の寄生ダイオードが電流を流さず、またＰ−ＦＥＴ１２
のバックゲートとソース、あるいはバックゲートとドレ
インが逆方向降伏を起こさないことを保証する。
達するまで電圧レベルＶG とＶS を引き下げ続ける。そ
の時点で、誘導性負荷１６はフラックスを除去されてし
まっており、ＮＯＤＥ２の電圧レベルは比較的大きい負
の値にある。電圧レベルＶGはＮＯＤＥ２の電圧レベル
ＶS まで低下することはない。誘導性負荷１６がＮＯＤ
Ｅ２から電流を引き出すことによってＰ−ＦＥＴ１２は
コンデンサとして機能し始める。こうして、電荷がＮＯ
ＤＥ２から誘導性負荷１６を通して引き出されるが、Ｎ
ＯＤＥ１における電荷はそのままである。ＮＯＤＥ３を
電圧基準２４の本質的に一定の電圧レベルにクランプす
ることは、Ｐ−ＦＥＴ１２のバックゲートと基板との間
の寄生ダイオードが電流を流さず、またＰ−ＦＥＴ１２
のバックゲートとソース、あるいはバックゲートとドレ
インが逆方向降伏を起こさないことを保証する。
【００１６】本発明の教示に従って構築される動的バイ
アス回路１８は図１の電子回路中で、ＮＯＤＥ１の電圧
レベルが正の電源ＶCPにほぼ等しい場合には誘導性負荷
１６のフラックス増加中はＰ−ＦＥＴ１２のバックゲー
トとドレインとの間に寄生ダイオードが活性化されない
ことを保証する。動的バイアス回路１８はまた、ＮＯＤ
Ｅ１が比較的大きな負の値に低下した時に、誘導性負荷
１６がフラックスを減少している間はＰ−ＦＥＴ１２の
バックゲートとドレイン、あるいはバックゲートとソー
スとの間に寄生ダイオードが逆方向降伏を起こさないこ
と、およびバックゲートと基板との間に寄生ダイオード
が活性化されないことを保証する。このように、本発明
はＰ−ＦＥＴ１２の動的バイアスを提供するので、Ｐ−
ＦＥＴ１２の構造内で寄生ダイオードの活性化は発生し
ない。
アス回路１８は図１の電子回路中で、ＮＯＤＥ１の電圧
レベルが正の電源ＶCPにほぼ等しい場合には誘導性負荷
１６のフラックス増加中はＰ−ＦＥＴ１２のバックゲー
トとドレインとの間に寄生ダイオードが活性化されない
ことを保証する。動的バイアス回路１８はまた、ＮＯＤ
Ｅ１が比較的大きな負の値に低下した時に、誘導性負荷
１６がフラックスを減少している間はＰ−ＦＥＴ１２の
バックゲートとドレイン、あるいはバックゲートとソー
スとの間に寄生ダイオードが逆方向降伏を起こさないこ
と、およびバックゲートと基板との間に寄生ダイオード
が活性化されないことを保証する。このように、本発明
はＰ−ＦＥＴ１２の動的バイアスを提供するので、Ｐ−
ＦＥＴ１２の構造内で寄生ダイオードの活性化は発生し
ない。
【００１７】図２は本発明の教示に従って構築される動
的バイアス回路１８の別の実施例を含む電子回路を示し
ている。図２の電子回路は本質的に図１の回路と類似し
ている。図１の電子回路と図２の電子回路との間の違い
は動的バイアス回路１８の構造である。図１のブロッキ
ング電流源２０は図２では制御されたブロッキング電流
源３０で置き換えられている。図１と図２の両動的バイ
アス回路１８はＰ−ＦＥＴ１２のバックゲートへの入出
電流を阻止するように動作する電流源を含む。既に述べ
たように、図１および図２に示されたように、図１の動
的バイアス回路１８はブロッキング電流源を含み、図２
の動的バイアス回路は制御されたブロッキング電流源を
含んでいる。制御されたブロッキング電流源３０は正の
電源ＶCPにつながれた第１の電流経路と、リニヤーソー
スフォロワー２２へつながれた第２の電流経路とを有す
る。図２の電子回路は、制御された電流源３０とＮＯＤ
Ｅ３の電圧レベルＶB とを除いて、既に図１の回路に関
して説明したように動作する。
的バイアス回路１８の別の実施例を含む電子回路を示し
ている。図２の電子回路は本質的に図１の回路と類似し
ている。図１の電子回路と図２の電子回路との間の違い
は動的バイアス回路１８の構造である。図１のブロッキ
ング電流源２０は図２では制御されたブロッキング電流
源３０で置き換えられている。図１と図２の両動的バイ
アス回路１８はＰ−ＦＥＴ１２のバックゲートへの入出
電流を阻止するように動作する電流源を含む。既に述べ
たように、図１および図２に示されたように、図１の動
的バイアス回路１８はブロッキング電流源を含み、図２
の動的バイアス回路は制御されたブロッキング電流源を
含んでいる。制御されたブロッキング電流源３０は正の
電源ＶCPにつながれた第１の電流経路と、リニヤーソー
スフォロワー２２へつながれた第２の電流経路とを有す
る。図２の電子回路は、制御された電流源３０とＮＯＤ
Ｅ３の電圧レベルＶB とを除いて、既に図１の回路に関
して説明したように動作する。
【００１８】制御電流源１０がオンで、誘導性負荷１６
にフラックスを増加させる時、制御されたブロッキング
電流源３０はターンオンし、ＮＯＤＥ３へ電流を供給す
る。制御されたブロッキング電流源３０はＮＯＤＥ３の
電圧レベルＶB を電圧源ＶCPのレベルまで上昇駆動す
る。こうして、ＶG がＶCPへ上昇する間、ＮＯＤＥ３の
電圧レベルはＮＯＤＥ１の電圧レベルＶG に等しいかそ
れよりも高いレベルに留まる。ＶB がＶG に等しいかあ
るいはそれよりも高い値に留まることはＰ−ＦＥＴ１２
のソースとバックゲートとの間に寄生ダイオードが活性
化されないことを保証する。既に図１に関して説明した
ように、ＶG がＮＯＤＥ３よりもしきい値電圧１個分低
い値よりも高いレベルにある間、リニヤーソースフォロ
ワー２２はオフ状態にあって、リニヤーソースフォロワ
ー２２はＮＯＤＥ３と電圧基準２４との間でオープン回
路として動作し、ＮＯＤＥ３のＶB をＮＯＤＥ１のＶG
に追随させる。
にフラックスを増加させる時、制御されたブロッキング
電流源３０はターンオンし、ＮＯＤＥ３へ電流を供給す
る。制御されたブロッキング電流源３０はＮＯＤＥ３の
電圧レベルＶB を電圧源ＶCPのレベルまで上昇駆動す
る。こうして、ＶG がＶCPへ上昇する間、ＮＯＤＥ３の
電圧レベルはＮＯＤＥ１の電圧レベルＶG に等しいかそ
れよりも高いレベルに留まる。ＶB がＶG に等しいかあ
るいはそれよりも高い値に留まることはＰ−ＦＥＴ１２
のソースとバックゲートとの間に寄生ダイオードが活性
化されないことを保証する。既に図１に関して説明した
ように、ＶG がＮＯＤＥ３よりもしきい値電圧１個分低
い値よりも高いレベルにある間、リニヤーソースフォロ
ワー２２はオフ状態にあって、リニヤーソースフォロワ
ー２２はＮＯＤＥ３と電圧基準２４との間でオープン回
路として動作し、ＮＯＤＥ３のＶB をＮＯＤＥ１のＶG
に追随させる。
【００１９】誘導性負荷１６からフラックスを減ずる
時、制御電流源１０はオフであって、Ｐ−ＦＥＴ１２は
オンであり、制御されたブロッキング電流源３０はター
ンオフする。こうして、ＶG が低下してＮＯＤＥ３とＶ
G との間のしきい値電圧がリニヤーソースフォロワー２
２がターンオンするのに十分になるまで、ＮＯＤＥ３は
ＶCPに留まる。リニヤーソースフォロワー２２は、既に
図１に関して述べたように、ＮＯＤＥ３を電圧基準２４
の本質的に一定の電圧レベルに設定する。ＮＯＤＥ３
は、制御されたブロッキング電流源３０がターンオフし
た時に、電圧基準２４の本質的に一定の電圧レベルに設
定される。制御されたブロッキング電流源３０は、ＣＯ
ＮＴＲＯＬ１信号が制御電流源１０をターンオフしてＶ
CPからＮＯＤＥ３への電流が流れないことが保証された
時にターンオフする。ＮＯＤＥ３は電圧基準２４の本質
的に一定の電圧レベルにクランプされ、この回路はそれ
以外は図１に関して述べたように動作する。
時、制御電流源１０はオフであって、Ｐ−ＦＥＴ１２は
オンであり、制御されたブロッキング電流源３０はター
ンオフする。こうして、ＶG が低下してＮＯＤＥ３とＶ
G との間のしきい値電圧がリニヤーソースフォロワー２
２がターンオンするのに十分になるまで、ＮＯＤＥ３は
ＶCPに留まる。リニヤーソースフォロワー２２は、既に
図１に関して述べたように、ＮＯＤＥ３を電圧基準２４
の本質的に一定の電圧レベルに設定する。ＮＯＤＥ３
は、制御されたブロッキング電流源３０がターンオフし
た時に、電圧基準２４の本質的に一定の電圧レベルに設
定される。制御されたブロッキング電流源３０は、ＣＯ
ＮＴＲＯＬ１信号が制御電流源１０をターンオフしてＶ
CPからＮＯＤＥ３への電流が流れないことが保証された
時にターンオフする。ＮＯＤＥ３は電圧基準２４の本質
的に一定の電圧レベルにクランプされ、この回路はそれ
以外は図１に関して述べたように動作する。
【００２０】図１と図２の動的バイアス回路１８の技術
的な特長点は、Ｐ−ＦＥＴ１２のバックゲートをバイア
スすることによって、それぞれ図１と図２のＰ−ＦＥＴ
１２中の寄生ダイオードの活性化を阻止することであ
る。
的な特長点は、Ｐ−ＦＥＴ１２のバックゲートをバイア
スすることによって、それぞれ図１と図２のＰ−ＦＥＴ
１２中の寄生ダイオードの活性化を阻止することであ
る。
【００２１】図３を参照すると、ｐチャンネル電界効果
トランジスタ（Ｐ−ＦＥＴ）３４とｎチャンネル電界効
果トランジスタ（Ｎ−ＦＥＴ）３６の物理的構造が示さ
れ、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６はｐ−基板上に形
成されている。Ｐ−ＦＥＴ３４はゲート３８と、デバイ
スのソース４０およびドレイン４２として働く２つのｐ
＋領域とを含んでいる。これらのｐ＋領域はデバイスの
バックゲート４４であるｎ形井戸中に設けられる。Ｐ−
ＦＥＴ３４はｐ−基板４６上に形成される。Ｎ−ＦＥＴ
３６はゲート４８を含む。Ｎ−ＦＥＴ３６は更に、デバ
イスのソース５０およびドレイン５２として働く２つの
ｎ＋領域を含んでいる。Ｎ−ＦＥＴ３６もまたｐ−基板
４６上に形成される。
トランジスタ（Ｐ−ＦＥＴ）３４とｎチャンネル電界効
果トランジスタ（Ｎ−ＦＥＴ）３６の物理的構造が示さ
れ、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ３６はｐ−基板上に形
成されている。Ｐ−ＦＥＴ３４はゲート３８と、デバイ
スのソース４０およびドレイン４２として働く２つのｐ
＋領域とを含んでいる。これらのｐ＋領域はデバイスの
バックゲート４４であるｎ形井戸中に設けられる。Ｐ−
ＦＥＴ３４はｐ−基板４６上に形成される。Ｎ−ＦＥＴ
３６はゲート４８を含む。Ｎ−ＦＥＴ３６は更に、デバ
イスのソース５０およびドレイン５２として働く２つの
ｎ＋領域を含んでいる。Ｎ−ＦＥＴ３６もまたｐ−基板
４６上に形成される。
【００２２】動作時には、Ｐ−ＦＥＴ３４とＮ−ＦＥＴ
３６は標準的な電界効果トランジスタとして機能する。
ゲート３８、ソース４０、およびドレイン４２はｐチャ
ンネル電界効果トランジスタのゲート、ソース、および
ドレインである。基板４６はアース電位へつながれる。
ゲート３８とソース４０を介して供給される負電圧レベ
ルはＰ−ＦＥＴ３４をターンオンし、ソース４０からド
レイン４２への電流の流れを許容する。Ｎ−ＦＥＴ３６
はソース５０、ドレイン５２、およびゲート４８を有す
る。ゲート４８とソース５０間に供給される正の電圧レ
ベルはＮ−ＦＥＴ３６をターンオンして、ドレイン５２
からソース５０への電流の流れを許容する。
３６は標準的な電界効果トランジスタとして機能する。
ゲート３８、ソース４０、およびドレイン４２はｐチャ
ンネル電界効果トランジスタのゲート、ソース、および
ドレインである。基板４６はアース電位へつながれる。
ゲート３８とソース４０を介して供給される負電圧レベ
ルはＰ−ＦＥＴ３４をターンオンし、ソース４０からド
レイン４２への電流の流れを許容する。Ｎ−ＦＥＴ３６
はソース５０、ドレイン５２、およびゲート４８を有す
る。ゲート４８とソース５０間に供給される正の電圧レ
ベルはＮ−ＦＥＴ３６をターンオンして、ドレイン５２
からソース５０への電流の流れを許容する。
【００２３】図４は、図３のｐチャンネルおよびｎチャ
ンネル電界効果トランジスタの物理的構造内に存在する
寄生ダイオードを示している。Ｐ−ＦＥＴ３４とＮ−Ｆ
ＥＴ３６は図４において回路要素として示されている
が、図３に示された物理的構造を有している。半導体デ
バイスにおいて、ｐ形領域とｎ形領域とが一緒になっ
て、ｐ領域をアノードに、ｎ領域をカソードにしたダイ
オードを構成する。ｐ／ｎ接合両端に印加される正の電
圧レベルはそれがダイオードのターンオン電圧レベルよ
りも大きければそのダイオードを活性化する。従って、
図３に示された物理的構造中のｐ／ｎ接合両端に十分大
きい正の電圧レベルがセットアップされれば、ダイオー
ドが活性化される。図４中に示したダイオードは、この
構造の設計された機能ではなく、そのため”寄生ダイオ
ード”と呼ばれる。図４に示すように、寄生ダイオード
６０はアノードとしてＰ−ＦＥＴ３４のソース４０を、
カソードとしてバックゲート４４を有する。Ｐ−ＦＥＴ
３４はまた、ドレイン４２をアノードとし、バックゲー
ト４４をカソードとする寄生ダイオード６２、ｐ−基板
４６をアノードとし、バックゲート４４をカソードとす
る寄生ダイオード６４をも含んでいる。Ｎ−ＦＥＴ３６
は２つの寄生ダイオードを含んでいる。寄生ダイオード
６６はＮ−ＦＥＴ３６の基板４６をアノードとし、ソー
ス５０をカソードとしており、また寄生ダイオード６８
はＮ−ＦＥＴ３６の基板４６をアノードとし、ドレイン
５２をカソードとしている。
ンネル電界効果トランジスタの物理的構造内に存在する
寄生ダイオードを示している。Ｐ−ＦＥＴ３４とＮ−Ｆ
ＥＴ３６は図４において回路要素として示されている
が、図３に示された物理的構造を有している。半導体デ
バイスにおいて、ｐ形領域とｎ形領域とが一緒になっ
て、ｐ領域をアノードに、ｎ領域をカソードにしたダイ
オードを構成する。ｐ／ｎ接合両端に印加される正の電
圧レベルはそれがダイオードのターンオン電圧レベルよ
りも大きければそのダイオードを活性化する。従って、
図３に示された物理的構造中のｐ／ｎ接合両端に十分大
きい正の電圧レベルがセットアップされれば、ダイオー
ドが活性化される。図４中に示したダイオードは、この
構造の設計された機能ではなく、そのため”寄生ダイオ
ード”と呼ばれる。図４に示すように、寄生ダイオード
６０はアノードとしてＰ−ＦＥＴ３４のソース４０を、
カソードとしてバックゲート４４を有する。Ｐ−ＦＥＴ
３４はまた、ドレイン４２をアノードとし、バックゲー
ト４４をカソードとする寄生ダイオード６２、ｐ−基板
４６をアノードとし、バックゲート４４をカソードとす
る寄生ダイオード６４をも含んでいる。Ｎ−ＦＥＴ３６
は２つの寄生ダイオードを含んでいる。寄生ダイオード
６６はＮ−ＦＥＴ３６の基板４６をアノードとし、ソー
ス５０をカソードとしており、また寄生ダイオード６８
はＮ−ＦＥＴ３６の基板４６をアノードとし、ドレイン
５２をカソードとしている。
【００２４】動作時には、任意の寄生ダイオード両端の
電圧レベルがｐ／ｎ接合ダイオードのターンオン電圧よ
りも大きくなれば、その寄生ダイオードは活性化され
る。一旦活性化されると、寄生ダイオードはｐ領域から
ｐ−ｎ接合を通ってｎ領域への電流の流れを引き起こ
す。これらの寄生ダイオードの１つが活性化されると、
Ｐ−ＦＥＴ３６またはＮ−ＦＥＴ３８の適正な機能は損
なわれよう。
電圧レベルがｐ／ｎ接合ダイオードのターンオン電圧よ
りも大きくなれば、その寄生ダイオードは活性化され
る。一旦活性化されると、寄生ダイオードはｐ領域から
ｐ−ｎ接合を通ってｎ領域への電流の流れを引き起こ
す。これらの寄生ダイオードの１つが活性化されると、
Ｐ−ＦＥＴ３６またはＮ−ＦＥＴ３８の適正な機能は損
なわれよう。
【００２５】図５は、本発明の教えるところに従って構
築される動的バイアス回路の別の１つの実施例を示す。
図５の電子回路は図１に示された回路のトポロジーを有
しており、動的バイアス回路１８を構築する特定のやり
方を示している。図５を参照すると、ショットキーダイ
オード８０はＮＯＤＥ１につながれたアノードと、ＮＯ
ＤＥ３につながれたカソードとを有する。ｐチャンネル
電界効果トランジスタ（Ｐ−ＦＥＴ）８２はＮＯＤＥ１
へつながれたゲート、ＮＯＤＥ３へつながれたドレイ
ン、アース電位８４へつながれたソース、およびＮＯＤ
Ｅ３へつながれたバックゲートを有する。アース電位８
４は一定の電圧レベルを供給する。
築される動的バイアス回路の別の１つの実施例を示す。
図５の電子回路は図１に示された回路のトポロジーを有
しており、動的バイアス回路１８を構築する特定のやり
方を示している。図５を参照すると、ショットキーダイ
オード８０はＮＯＤＥ１につながれたアノードと、ＮＯ
ＤＥ３につながれたカソードとを有する。ｐチャンネル
電界効果トランジスタ（Ｐ−ＦＥＴ）８２はＮＯＤＥ１
へつながれたゲート、ＮＯＤＥ３へつながれたドレイ
ン、アース電位８４へつながれたソース、およびＮＯＤ
Ｅ３へつながれたバックゲートを有する。アース電位８
４は一定の電圧レベルを供給する。
【００２６】動作時には、ショットキーダイオード８
０、Ｐ−ＦＥＴ８２、およびアース電位８４がＰ−ＦＥ
Ｔ１２のバックゲートを動的にバイアスする。ＣＯＮＴ
ＲＯＬ１信号が制御電流源１０をターンオンする時、誘
導性負荷１６ではフラックスが増加する。ＮＯＤＥ１の
電圧レベルＶG が増大すると、ショットキーダイオード
８０はＮＯＤＥ１からＮＯＤＥ３への電流の流れを許容
する。この電流がＮＯＤＥ３を充電し、ＮＯＤＥ３の電
圧レベルが上昇する。電圧レベルＶG が増大すれば、電
圧ＶB も一緒に上昇する。これら２つはショットキーダ
イオード８０によって結び付けられているからである。
ショットキーダイオード８０はＶB をほぼＶG に等しく
保つように働く。このことはＰ−ＦＥＴ１２のバックゲ
ートとドレインとの間の寄生ダイオードが活性化されな
いことを保証する。ショットキーダイオード８０はま
た、バックゲートとソースの間、およびバックゲートと
ドレインとの間の寄生ダイオードが降伏しないことを保
証もする。
０、Ｐ−ＦＥＴ８２、およびアース電位８４がＰ−ＦＥ
Ｔ１２のバックゲートを動的にバイアスする。ＣＯＮＴ
ＲＯＬ１信号が制御電流源１０をターンオンする時、誘
導性負荷１６ではフラックスが増加する。ＮＯＤＥ１の
電圧レベルＶG が増大すると、ショットキーダイオード
８０はＮＯＤＥ１からＮＯＤＥ３への電流の流れを許容
する。この電流がＮＯＤＥ３を充電し、ＮＯＤＥ３の電
圧レベルが上昇する。電圧レベルＶG が増大すれば、電
圧ＶB も一緒に上昇する。これら２つはショットキーダ
イオード８０によって結び付けられているからである。
ショットキーダイオード８０はＶB をほぼＶG に等しく
保つように働く。このことはＰ−ＦＥＴ１２のバックゲ
ートとドレインとの間の寄生ダイオードが活性化されな
いことを保証する。ショットキーダイオード８０はま
た、バックゲートとソースの間、およびバックゲートと
ドレインとの間の寄生ダイオードが降伏しないことを保
証もする。
【００２７】誘導性負荷１６からフラックスを減ずる
時、ＶG はアース電位へ向かって低下する。ＶG がアー
ス電位以下に低下すると、Ｐ−ＦＥＴ８２がターンオン
する。Ｐ−ＦＥＴ８２がターンオンすると、Ｐ−ＦＥＴ
８２はＮＯＤＥ３をアース電位８４にクランプする。こ
のように、アース電位８４はＮＯＤＥ３の電圧レベルを
クランプする、本質的に一定の電圧レベルとして役立
つ。一旦、ＮＯＤＥ３がアース電位８４にクランプされ
ると、ショットキーダイオード８０はＮＯＤＥ３からＮ
ＯＤＥ１へ電流が流れるのを阻止する。このように、Ｖ
G がアース電位よりも低い負へ低下すると、ＮＯＤＥ３
からＮＯＤＥ１への電流は流れなくなる。ＮＯＤＥ３と
基板とがアース電位へつながれるため、このことはバッ
クゲートと基板との間の寄生ダイオードが活性化されな
いことを保証する。
時、ＶG はアース電位へ向かって低下する。ＶG がアー
ス電位以下に低下すると、Ｐ−ＦＥＴ８２がターンオン
する。Ｐ−ＦＥＴ８２がターンオンすると、Ｐ−ＦＥＴ
８２はＮＯＤＥ３をアース電位８４にクランプする。こ
のように、アース電位８４はＮＯＤＥ３の電圧レベルを
クランプする、本質的に一定の電圧レベルとして役立
つ。一旦、ＮＯＤＥ３がアース電位８４にクランプされ
ると、ショットキーダイオード８０はＮＯＤＥ３からＮ
ＯＤＥ１へ電流が流れるのを阻止する。このように、Ｖ
G がアース電位よりも低い負へ低下すると、ＮＯＤＥ３
からＮＯＤＥ１への電流は流れなくなる。ＮＯＤＥ３と
基板とがアース電位へつながれるため、このことはバッ
クゲートと基板との間の寄生ダイオードが活性化されな
いことを保証する。
【００２８】図６は本発明の教えるところに従って構築
される動的バイアス回路の別の１つの実施例を示す。図
６の電子回路は図２に示した回路のトポロジーを有して
おり、動的バイアス回路を構築する特定のやり方の１つ
を示している。制御電流源９０は電源ＶCPへつながれた
第１の入力、ＮＯＤＥ３へつながれた出力、および第２
の入力を有する。ｐチャンネル電界効果トランジスタ
（Ｐ−ＦＥＴ）９２はＮＯＤＥ３へつながれたソース、
ＮＯＤＥ１へつながれたゲート、アース電位９４へつな
がれたドレイン、およびＮＯＤＥ３へつながれたバック
ゲートを有する。アース電位９４は本質的に一定の電圧
基準を供給する。
される動的バイアス回路の別の１つの実施例を示す。図
６の電子回路は図２に示した回路のトポロジーを有して
おり、動的バイアス回路を構築する特定のやり方の１つ
を示している。制御電流源９０は電源ＶCPへつながれた
第１の入力、ＮＯＤＥ３へつながれた出力、および第２
の入力を有する。ｐチャンネル電界効果トランジスタ
（Ｐ−ＦＥＴ）９２はＮＯＤＥ３へつながれたソース、
ＮＯＤＥ１へつながれたゲート、アース電位９４へつな
がれたドレイン、およびＮＯＤＥ３へつながれたバック
ゲートを有する。アース電位９４は本質的に一定の電圧
基準を供給する。
【００２９】制御電流源９０は、図２に関して既に述べ
た制御されたブロッキング電流源３０と同じように動作
する。ＣＯＮＴＲＯＬ１が制御電流源１０をターンオン
する時、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオ
ンする。こうして、ＮＯＤＥ１の電圧レベルＶG が上昇
すれば、ＮＯＤＥ３の電圧レベルＶB もまた同様に上昇
する。このことはまた、誘導性負荷１６にフラックスが
増加する時、ＶB とＶ G とがほぼ等しい値に留まること
を保証する。こうして、Ｐ−ＦＥＴ１２のバックゲート
とドレインとの間の寄生ダイオードは活性化されない。
誘導性負荷１６からフラックスが減ぜられる時、ＣＯＮ
ＴＲＯＬ１は制御電流源１０をターンオフし、ＣＯＮＴ
ＲＯＬ３は制御電流源９０をターンオフする。制御電流
源９０は従ってオープン回路となって電圧源ＶCPからＮ
ＯＤＥ３への電流を阻止する。Ｖ G がアース電位９４以
下に低下すると、Ｐ−ＦＥＴ９２がターンオンしてＮＯ
ＤＥ３をアース電位９４へクランプする。ＮＯＤＥ３が
一旦アース電位９４にクランプされると、制御電流源９
０がオープン回路として働くので、ＮＯＤＥ３へは電流
が流れ込まなくなる。
た制御されたブロッキング電流源３０と同じように動作
する。ＣＯＮＴＲＯＬ１が制御電流源１０をターンオン
する時、ＣＯＮＴＲＯＬ３は制御電流源９０をターンオ
ンする。こうして、ＮＯＤＥ１の電圧レベルＶG が上昇
すれば、ＮＯＤＥ３の電圧レベルＶB もまた同様に上昇
する。このことはまた、誘導性負荷１６にフラックスが
増加する時、ＶB とＶ G とがほぼ等しい値に留まること
を保証する。こうして、Ｐ−ＦＥＴ１２のバックゲート
とドレインとの間の寄生ダイオードは活性化されない。
誘導性負荷１６からフラックスが減ぜられる時、ＣＯＮ
ＴＲＯＬ１は制御電流源１０をターンオフし、ＣＯＮＴ
ＲＯＬ３は制御電流源９０をターンオフする。制御電流
源９０は従ってオープン回路となって電圧源ＶCPからＮ
ＯＤＥ３への電流を阻止する。Ｖ G がアース電位９４以
下に低下すると、Ｐ−ＦＥＴ９２がターンオンしてＮＯ
ＤＥ３をアース電位９４へクランプする。ＮＯＤＥ３が
一旦アース電位９４にクランプされると、制御電流源９
０がオープン回路として働くので、ＮＯＤＥ３へは電流
が流れ込まなくなる。
【００３０】図７は本発明の教えるところに従って構築
される集積された上側（ｈｉｇｈｓｉｄｅ）ドライバー
回路を示す。ｎチャンネル電界効果トランジスタ（Ｎ−
ＦＥＴ）１００は、それのドレインを電圧源ＶBAT へつ
ながれ、それのゲートをＮＯＤＥ１へつながれ、それの
ソースをＮＯＤＥ２へつながれている。ＮＯＤＥ１の電
圧レベルはＶG であり、ＮＯＤＥ２の電圧レベルはＶS
である。誘導性負荷１０２はＮＯＤＥ２とアース電位と
へつながれている。制御信号ＣＯＮＴＲＯＬ１はＮＯＤ
Ｅ１へつながれ、従ってＮ−ＦＥＴ１００のゲートへつ
ながれている。図示のように、ターンオフ回路１０４
が、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路
１０６へつながれている。スナッビングクランプ回路網
（ｓｎｕｂｂｉｎｇ ｃｌａｍｐ ｎｅｔｗｏｒｋ）１
０８が、図示のように、ＮＯＤＥ１、ＮＯＤＥ２、およ
び動的バイアス回路１０６へつながれている。図示のよ
うに、寄生容量１１２はＮＯＤＥ１とアース電位とへつ
ながり、寄生容量１１４はターンオフ回路１０４と動的
バイアス回路１０６とへつながっている。
される集積された上側（ｈｉｇｈｓｉｄｅ）ドライバー
回路を示す。ｎチャンネル電界効果トランジスタ（Ｎ−
ＦＥＴ）１００は、それのドレインを電圧源ＶBAT へつ
ながれ、それのゲートをＮＯＤＥ１へつながれ、それの
ソースをＮＯＤＥ２へつながれている。ＮＯＤＥ１の電
圧レベルはＶG であり、ＮＯＤＥ２の電圧レベルはＶS
である。誘導性負荷１０２はＮＯＤＥ２とアース電位と
へつながれている。制御信号ＣＯＮＴＲＯＬ１はＮＯＤ
Ｅ１へつながれ、従ってＮ−ＦＥＴ１００のゲートへつ
ながれている。図示のように、ターンオフ回路１０４
が、ＮＯＤＥ１、ＮＯＤＥ２、および動的バイアス回路
１０６へつながれている。スナッビングクランプ回路網
（ｓｎｕｂｂｉｎｇ ｃｌａｍｐ ｎｅｔｗｏｒｋ）１
０８が、図示のように、ＮＯＤＥ１、ＮＯＤＥ２、およ
び動的バイアス回路１０６へつながれている。図示のよ
うに、寄生容量１１２はＮＯＤＥ１とアース電位とへつ
ながり、寄生容量１１４はターンオフ回路１０４と動的
バイアス回路１０６とへつながっている。
【００３１】動作時には、この集積された上側ドライバ
ー回路は誘導性負荷１０２を駆動するように動作する。
動的バイアス回路１０６は上述のように、ターンオフ回
路１０４とスナッビングクランプ回路網１０８とに対し
て動的なバイアスを提供するように動作する。ターンオ
フ回路１０４の一例が、本発明と同時に出願された１９
９４年１月４日付けの米国特許出願第８／１７６，８１
５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵ
ＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ
−１８３９３号）に述べられている。この開示を本出願
の開示中へ、ここに完全な形で明示するものとして引用
する。スナッビングクランプ回路網の一例が、本発明と
同時に出願された１９９４年１月４日付けの米国特許出
願第８／１７６，８１６号”スナッビングクランプ回路
網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲ
Ｋ）”（テキサスインスツルメンツ社参照番号第ＴＩ−
１７７５０号）に述べられている。この開示を本出願の
開示中へここに完全な形で明示するものとして引用す
る。
ー回路は誘導性負荷１０２を駆動するように動作する。
動的バイアス回路１０６は上述のように、ターンオフ回
路１０４とスナッビングクランプ回路網１０８とに対し
て動的なバイアスを提供するように動作する。ターンオ
フ回路１０４の一例が、本発明と同時に出願された１９
９４年１月４日付けの米国特許出願第８／１７６，８１
５号”ターンオフ回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵ
ＩＴ）”（テキサスインスツルメンツ社参照番号第ＴＩ
−１８３９３号）に述べられている。この開示を本出願
の開示中へ、ここに完全な形で明示するものとして引用
する。スナッビングクランプ回路網の一例が、本発明と
同時に出願された１９９４年１月４日付けの米国特許出
願第８／１７６，８１６号”スナッビングクランプ回路
網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥＴＷＯＲ
Ｋ）”（テキサスインスツルメンツ社参照番号第ＴＩ−
１７７５０号）に述べられている。この開示を本出願の
開示中へここに完全な形で明示するものとして引用す
る。
【００３２】図８は本発明の教えるところに従って構築
される集積された上側ドライバー回路を示す。図８の回
路は図７に示された回路のトポロジーを有しており、動
的バイアス回路１０６を構築する特定のやり方を示して
いる。図８に示された動的バイアス回路１０６は、アノ
ードをＣＯＮＴＲＯＬ１へつながれ、カソードをｐチャ
ンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２２へつ
ながれたショットキーダイオード１２０を含んでいる。
Ｐ−ＦＥＴ１２２は、ショットキーダイオードのアノー
ドへつながれたソース、アース電位１２４へつながれた
ドレイン、ＮＯＤＥ１へつながれたゲート、およびショ
ットキーダイオードへつながれたバックゲートを有す
る。この動的バイアス回路１０６は図５に示されたもの
と同じ構成を有する。動的バイアス回路１０６は図５に
関して述べたのと同じように動作する。動的バイアス回
路１０６によって提供される動的なバイアス機能はスナ
ッビングクランプ回路網１０８とターンオフ回路１０４
の両方に対して供給される。ターンオフ回路１０４の一
例は、本発明と同時に出願された１９９４年１月４日付
けの米国特許出願第８／１７６，８１５号”ターンオフ
回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサ
スインスツルメンツ社参照番号第ＴＩ−１８３９３号）
に述べられている。スナッビングクランプ回路網の一例
は、本発明と同時に出願された１９９４年１月４日付け
の米国特許出願第８／１７６，８１６号”スナッビング
クランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥ
ＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号
第ＴＩ−１７７５０号）に述べられている。
される集積された上側ドライバー回路を示す。図８の回
路は図７に示された回路のトポロジーを有しており、動
的バイアス回路１０６を構築する特定のやり方を示して
いる。図８に示された動的バイアス回路１０６は、アノ
ードをＣＯＮＴＲＯＬ１へつながれ、カソードをｐチャ
ンネル電界効果トランジスタ（Ｐ−ＦＥＴ）１２２へつ
ながれたショットキーダイオード１２０を含んでいる。
Ｐ−ＦＥＴ１２２は、ショットキーダイオードのアノー
ドへつながれたソース、アース電位１２４へつながれた
ドレイン、ＮＯＤＥ１へつながれたゲート、およびショ
ットキーダイオードへつながれたバックゲートを有す
る。この動的バイアス回路１０６は図５に示されたもの
と同じ構成を有する。動的バイアス回路１０６は図５に
関して述べたのと同じように動作する。動的バイアス回
路１０６によって提供される動的なバイアス機能はスナ
ッビングクランプ回路網１０８とターンオフ回路１０４
の両方に対して供給される。ターンオフ回路１０４の一
例は、本発明と同時に出願された１９９４年１月４日付
けの米国特許出願第８／１７６，８１５号”ターンオフ
回路（ＴＵＲＮ−ＯＦＦ ＣＩＲＣＵＩＴ）”（テキサ
スインスツルメンツ社参照番号第ＴＩ−１８３９３号）
に述べられている。スナッビングクランプ回路網の一例
は、本発明と同時に出願された１９９４年１月４日付け
の米国特許出願第８／１７６，８１６号”スナッビング
クランプ回路網（ＳＮＵＢＢＩＮＧ ＣＬＡＭＰ ＮＥ
ＴＷＯＲＫ）”（テキサスインスツルメンツ社参照番号
第ＴＩ−１７７５０号）に述べられている。
【００３３】本発明について詳細に説明してきたが、特
許請求の範囲に定義された本発明の本質および展望から
外れることなしに各種の変更、置換、および代替えが可
能であることは理解されるべきである。
許請求の範囲に定義された本発明の本質および展望から
外れることなしに各種の変更、置換、および代替えが可
能であることは理解されるべきである。
【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）動的バイアス回路であって、動的電圧レベルを有
する第１のノードと第２のノードとへつながれたブロッ
キング電流源であって、前記第１ノードから前記第２ノ
ードへの電流を許容するが、前記第２ノードから前記第
１ノードへの電流を阻止するように動作するブロッキン
グ電流源、前記第１ノードと前記第２ノードとへつなが
れたリニヤーソースフォロワー、前記リニヤーソースフ
ォロワーへつながれ、本質的に一定の電圧レベルを有す
る電圧基準であって、ここにおいて、前記リニヤーソー
スフォロワーが、前記第１ノードの動的電圧レベルが前
記電圧基準の本質的に一定の電圧レベルよりも低い場合
には前記第２ノードを前記電圧基準へつなぎ、また前記
第１ノードの動的電圧レベルが前記電圧基準の本質的に
一定の電圧レベルよりも高い時には前記第２ノードの電
圧レベルを前記第１ノードの動的電圧レベルに追随させ
るように動作するようになった電圧基準、を含む動的バ
イアス回路。
る。 （１）動的バイアス回路であって、動的電圧レベルを有
する第１のノードと第２のノードとへつながれたブロッ
キング電流源であって、前記第１ノードから前記第２ノ
ードへの電流を許容するが、前記第２ノードから前記第
１ノードへの電流を阻止するように動作するブロッキン
グ電流源、前記第１ノードと前記第２ノードとへつなが
れたリニヤーソースフォロワー、前記リニヤーソースフ
ォロワーへつながれ、本質的に一定の電圧レベルを有す
る電圧基準であって、ここにおいて、前記リニヤーソー
スフォロワーが、前記第１ノードの動的電圧レベルが前
記電圧基準の本質的に一定の電圧レベルよりも低い場合
には前記第２ノードを前記電圧基準へつなぎ、また前記
第１ノードの動的電圧レベルが前記電圧基準の本質的に
一定の電圧レベルよりも高い時には前記第２ノードの電
圧レベルを前記第１ノードの動的電圧レベルに追随させ
るように動作するようになった電圧基準、を含む動的バ
イアス回路。
【００３５】（２）第１項記載の動的バイアス回路であ
って、前記ブロッキング電流源が、前記第１ノードへつ
ながれたアノードと、前記第２ノードへつながれたカソ
ードとを有するダイオードを含んでいる動的バイアス回
路。
って、前記ブロッキング電流源が、前記第１ノードへつ
ながれたアノードと、前記第２ノードへつながれたカソ
ードとを有するダイオードを含んでいる動的バイアス回
路。
【００３６】（３）第１項記載の動的バイアス回路であ
って、前記ブロッキング電流源が、前記第１ノードへつ
ながれたアノードと、前記第２ノードへつながれたカソ
ードとを有するショットキーダイオードを含む動的バイ
アス回路。
って、前記ブロッキング電流源が、前記第１ノードへつ
ながれたアノードと、前記第２ノードへつながれたカソ
ードとを有するショットキーダイオードを含む動的バイ
アス回路。
【００３７】（４）第１項記載の動的バイアス回路であ
って、前記リニヤーソースフォロワーが、前記第１ノー
ドへつながれた入力、前記第２ノードへつながれた第１
の電流経路、および前記電圧基準へつながれた第２の電
流経路を有するトランジスタを含んでいる動的バイアス
回路。
って、前記リニヤーソースフォロワーが、前記第１ノー
ドへつながれた入力、前記第２ノードへつながれた第１
の電流経路、および前記電圧基準へつながれた第２の電
流経路を有するトランジスタを含んでいる動的バイアス
回路。
【００３８】（５）第１項記載の動的バイアス回路であ
って、前記リニヤーソースフォロワーが、前記第２ノー
ドへつながれたソース、前記電圧基準へつながれたドレ
イン、前記第１ノードへつながれたゲート、および前記
第２ノードへつながれたバックゲートを有するｐチャン
ネル電界効果トランジスタを含んでいる動的バイアス回
路。
って、前記リニヤーソースフォロワーが、前記第２ノー
ドへつながれたソース、前記電圧基準へつながれたドレ
イン、前記第１ノードへつながれたゲート、および前記
第２ノードへつながれたバックゲートを有するｐチャン
ネル電界効果トランジスタを含んでいる動的バイアス回
路。
【００３９】（６）第１項記載の動的バイアス回路であ
って、前記電圧基準が回路のアース電位を含んでいる動
的バイアス回路。
って、前記電圧基準が回路のアース電位を含んでいる動
的バイアス回路。
【００４０】（７）動的バイアス回路であって、電源と
第１のノードとへつながれた制御されたブロッキング電
流源であって、前記電源から前記第１ノードへの電流を
許容し、また前記電源から前記第１ノードへの電流を阻
止するように動作するブロッキング電流源、前記第１ノ
ードと動的電圧レベルを有する第２ノードとへつながれ
たリニヤーソースフォロワー、前記リニヤーソースフォ
ロワーへつながれ、本質的に一定の電圧レベルを有する
電圧基準であって、ここにおいて、前記リニヤーソース
フォロワーが、前記第２ノードの動的電圧レベルが前記
電圧基準の本質的に一定の電圧レベルよりも低い場合に
は前記第１ノードを前記電圧基準へつなぎ、また前記第
２ノードの動的電圧レベルが前記電圧基準の本質的に一
定の電圧レベルよりも高い時には前記第１ノードの電圧
レベルを前記第２ノードの動的電圧レベルに追随させる
ように動作するようになった電圧基準、を含む動的バイ
アス回路。
第１のノードとへつながれた制御されたブロッキング電
流源であって、前記電源から前記第１ノードへの電流を
許容し、また前記電源から前記第１ノードへの電流を阻
止するように動作するブロッキング電流源、前記第１ノ
ードと動的電圧レベルを有する第２ノードとへつながれ
たリニヤーソースフォロワー、前記リニヤーソースフォ
ロワーへつながれ、本質的に一定の電圧レベルを有する
電圧基準であって、ここにおいて、前記リニヤーソース
フォロワーが、前記第２ノードの動的電圧レベルが前記
電圧基準の本質的に一定の電圧レベルよりも低い場合に
は前記第１ノードを前記電圧基準へつなぎ、また前記第
２ノードの動的電圧レベルが前記電圧基準の本質的に一
定の電圧レベルよりも高い時には前記第１ノードの電圧
レベルを前記第２ノードの動的電圧レベルに追随させる
ように動作するようになった電圧基準、を含む動的バイ
アス回路。
【００４１】（８）第７項記載の動的バイアス回路であ
って、前記制御されたブロッキング電流源が、前記電源
と前記第１ノードとへつながれた制御電流源、および前
記制御電流源へつながれて、前記制御電流源を活性化お
よび不活性化するように動作する制御信号、を含んでい
る動的バイアス回路。
って、前記制御されたブロッキング電流源が、前記電源
と前記第１ノードとへつながれた制御電流源、および前
記制御電流源へつながれて、前記制御電流源を活性化お
よび不活性化するように動作する制御信号、を含んでい
る動的バイアス回路。
【００４２】（９）第７項記載の動的バイアス回路であ
って、前記リニヤーソースフォロワーが、前記第１ノー
ドへつながれた入力、前記第２ノードへつながれた第１
の電流経路、および前記電圧基準へつながれた第２の電
流経路を有するトランジスタを含んでいる動的バイアス
回路。
って、前記リニヤーソースフォロワーが、前記第１ノー
ドへつながれた入力、前記第２ノードへつながれた第１
の電流経路、および前記電圧基準へつながれた第２の電
流経路を有するトランジスタを含んでいる動的バイアス
回路。
【００４３】（１０）第７項記載の動的バイアス回路で
あって、前記リニヤーソースフォロワーが、前記第１ノ
ードへつながれたソース、前記電圧基準へつながれたド
レイン、前記第２ノードへつながれたゲート、および前
記第１ノードへつながれたバックゲートを有するｐチャ
ンネル電界効果トランジスタを含んでいる動的バイアス
回路。
あって、前記リニヤーソースフォロワーが、前記第１ノ
ードへつながれたソース、前記電圧基準へつながれたド
レイン、前記第２ノードへつながれたゲート、および前
記第１ノードへつながれたバックゲートを有するｐチャ
ンネル電界効果トランジスタを含んでいる動的バイアス
回路。
【００４４】（１１）第７項記載の動的バイアス回路で
あって、前記電圧基準が回路のアース電位を含んでいる
動的バイアス回路。
あって、前記電圧基準が回路のアース電位を含んでいる
動的バイアス回路。
【００４５】（１２）半導体デバイスを動的にバイアス
する方法であって、電流源を第１のノードへつなぐこと
であって、前記電流源が前記第１ノードへの電流流入を
許容するが、前記第１ノードからの電流流出を阻止する
ように動作するようにすること、前記第１ノードと、動
的電圧レベルを有する第２のノードとにリニヤーソース
フォロワーをつなぐこと、本質的に一定の電圧レベルを
有する電圧基準を前記リニヤーソースフォロワーへつな
ぐことであって、ここにおいて、前記リニヤーソースフ
ォロワーが、前記第２ノードの動的電圧レベルが前記電
圧基準の本質的に一定の電圧レベルよりも低い場合には
前記第１ノードを前記電圧基準へつなぎ、また前記第２
ノードの動的電圧レベルが前記電圧基準の本質的に一定
の電圧レベルよりも高い時には前記第１ノードの電圧レ
ベルを前記第２ノードの動的電圧レベルに追随させるよ
うに動作するようにすること、および前記第１ノードを
半導体デバイスへつないで、前記半導体デバイスに対し
て動的なバイアスを提供すること、の工程を含む方法。
する方法であって、電流源を第１のノードへつなぐこと
であって、前記電流源が前記第１ノードへの電流流入を
許容するが、前記第１ノードからの電流流出を阻止する
ように動作するようにすること、前記第１ノードと、動
的電圧レベルを有する第２のノードとにリニヤーソース
フォロワーをつなぐこと、本質的に一定の電圧レベルを
有する電圧基準を前記リニヤーソースフォロワーへつな
ぐことであって、ここにおいて、前記リニヤーソースフ
ォロワーが、前記第２ノードの動的電圧レベルが前記電
圧基準の本質的に一定の電圧レベルよりも低い場合には
前記第１ノードを前記電圧基準へつなぎ、また前記第２
ノードの動的電圧レベルが前記電圧基準の本質的に一定
の電圧レベルよりも高い時には前記第１ノードの電圧レ
ベルを前記第２ノードの動的電圧レベルに追随させるよ
うに動作するようにすること、および前記第１ノードを
半導体デバイスへつないで、前記半導体デバイスに対し
て動的なバイアスを提供すること、の工程を含む方法。
【００４６】（１３）第１２項記載の方法であって、前
記電流源が、前記第２ノードへつながれたアノードと、
前記第１ノードへつながれたカソードとを有するダイオ
ードを含んでいる方法。
記電流源が、前記第２ノードへつながれたアノードと、
前記第１ノードへつながれたカソードとを有するダイオ
ードを含んでいる方法。
【００４７】（１４）第１２項記載の方法であって、前
記電流源が、前記第２ノードへつながれたアノードと、
前記第１ノードへつながれたカソードとを有するショッ
トキーダイオードを含んでいる方法。
記電流源が、前記第２ノードへつながれたアノードと、
前記第１ノードへつながれたカソードとを有するショッ
トキーダイオードを含んでいる方法。
【００４８】（１５）第１２項記載の方法であって、前
記電流源が、電源と前記第１ノードとへつながれた制御
電流源、および前記制御電流源へつながれて、前記制御
電流源をターンオンおよびターンオフさせるように動作
する制御信号、を含んでいる方法。
記電流源が、電源と前記第１ノードとへつながれた制御
電流源、および前記制御電流源へつながれて、前記制御
電流源をターンオンおよびターンオフさせるように動作
する制御信号、を含んでいる方法。
【００４９】（１６）第１２項記載の方法であって、前
記リニヤーソースフォロワーが、前記第２ノードへつな
がれた入力、前記第１ノードへつながれた第１の電流経
路、および前記電圧基準へつながれた第２の電流経路を
有するトランジスタを含んでいる方法。
記リニヤーソースフォロワーが、前記第２ノードへつな
がれた入力、前記第１ノードへつながれた第１の電流経
路、および前記電圧基準へつながれた第２の電流経路を
有するトランジスタを含んでいる方法。
【００５０】（１７）第１２項記載の方法であって、前
記リニヤーソースフォロワーが、前記第１ノードへつな
がれたソース、前記電圧基準へつながれたドレイン、前
記第２ノードへつながれたゲート、および前記第１ノー
ドへつながれたバックゲートを有するｐチャンネル電界
効果トランジスタを含んでいる方法。
記リニヤーソースフォロワーが、前記第１ノードへつな
がれたソース、前記電圧基準へつながれたドレイン、前
記第２ノードへつながれたゲート、および前記第１ノー
ドへつながれたバックゲートを有するｐチャンネル電界
効果トランジスタを含んでいる方法。
【００５１】（１８）第１２項記載の方法であって、前
記電圧基準が回路のアース電位を含んでいる方法。
記電圧基準が回路のアース電位を含んでいる方法。
【００５２】（１９）第１２項記載の方法であって、前
記半導体デバイスがトランジスタである方法。
記半導体デバイスがトランジスタである方法。
【００５３】（２０）第１２項記載の方法であって、前
記半導体デバイスが、ｐ−基板上にｎ形ウエル中に作製
されたｐチャンネル電界効果トランジスタであって、前
記ｐチャンネル電界効果トランジスタのｎ形ウエルが前
記第１ノードへつながれて前記ｐチャンネル電界効果ト
ランジスタに対して動的バイアスを供給している方法。
記半導体デバイスが、ｐ−基板上にｎ形ウエル中に作製
されたｐチャンネル電界効果トランジスタであって、前
記ｐチャンネル電界効果トランジスタのｎ形ウエルが前
記第１ノードへつながれて前記ｐチャンネル電界効果ト
ランジスタに対して動的バイアスを供給している方法。
【００５４】（２１）動的バイアス回路が開示されてお
り、それは第１のノード（ＮＯＤＥ１）へつながれた第
１の電流経路と、第２のノード（ＮＯＤＥ３）へつなが
れた第２の電流経路とを有するブロッキング電流源を含
む。リニヤーソースフォロワー（２２）は、前記第２ノ
ード（ＮＯＤＥ３）へつながれた第１の電流経路、電圧
基準（２４）へつながれた第２の電流経路、および前記
第１ノード（ＮＯＤＥ１）へつながれた入力を有する。
寄生容量（２６）は前記第１ノード（ＮＯＤＥ１）とア
ース電位とへつながり、寄生容量（２８）は前記第２ノ
ード（ＮＯＤＥ３）とアース電位とへつながっている。
り、それは第１のノード（ＮＯＤＥ１）へつながれた第
１の電流経路と、第２のノード（ＮＯＤＥ３）へつなが
れた第２の電流経路とを有するブロッキング電流源を含
む。リニヤーソースフォロワー（２２）は、前記第２ノ
ード（ＮＯＤＥ３）へつながれた第１の電流経路、電圧
基準（２４）へつながれた第２の電流経路、および前記
第１ノード（ＮＯＤＥ１）へつながれた入力を有する。
寄生容量（２６）は前記第１ノード（ＮＯＤＥ１）とア
ース電位とへつながり、寄生容量（２８）は前記第２ノ
ード（ＮＯＤＥ３）とアース電位とへつながっている。
【図面の簡単な説明】
【図１】本発明の教えるところに従って構築された動的
バイアス回路の１つの実施例を含む電子回路。
バイアス回路の１つの実施例を含む電子回路。
【図２】本発明の教えるところに従って構築された動的
バイアス回路の別の１つの実施例を含む電子回路。
バイアス回路の別の１つの実施例を含む電子回路。
【図３】ｐ形半導体基板上に形成されたｐチャンネルお
よびｎチャンネル電界効果トランジスタの物理的構造。
よびｎチャンネル電界効果トランジスタの物理的構造。
【図４】図３に示された物理的構造中に存在する寄生ダ
イオード。
イオード。
【図５】本発明の教えるところに従って構築された動的
バイアス回路の別の１つの実施例を含む電子回路。
バイアス回路の別の１つの実施例を含む電子回路。
【図６】本発明の動的バイアス回路の別の１つの実施例
を含む電子回路。
を含む電子回路。
【図７】本発明の教えるところに従って構築された集積
された上側（ｈｉｇｈ ｓｉｄｅ）ドライバー回路。
された上側（ｈｉｇｈ ｓｉｄｅ）ドライバー回路。
【図８】本発明の教えるところに従って構築された集積
された上側ドライバー回路の別の実施例。
された上側ドライバー回路の別の実施例。
１０ 制御電流源 １２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） １４ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） １６ 誘導性負荷 １８ 動的バイアス回路 ２０ ブロッキング電流源 ２２ リニヤーソースフォロワー ２４ 電圧基準 ２６ 寄生容量 ２８ 寄生容量 ３０ 制御されたブロッキング電流源 ３４ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ３６ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） ３８ ゲート ４０ ソース ４２ ドレイン ４４ バックゲート ４６ ｐ−基板 ４８ ゲート ５０ ソース ５２ ドレイン ６０ 寄生ダイオード ６２ 寄生ダイオード ６４ 寄生ダイオード ６６ 寄生ダイオード ６８ 寄生ダイオード ８０ ショトキーダイオード ８２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ８４ アース電位 ９０ 制御電流源 ９２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ９４ アース電位 １００ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） １０２ 誘導性負荷 １０４ ターンオフ回路 １０６ 動的バイアス回路 １０８ スナッビングクランプ回路網 １１２ 寄生容量 １１４ 寄生容量 １２０ ショットキーダイオード １２２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） １２４ アース電位
Ｔ） １４ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） １６ 誘導性負荷 １８ 動的バイアス回路 ２０ ブロッキング電流源 ２２ リニヤーソースフォロワー ２４ 電圧基準 ２６ 寄生容量 ２８ 寄生容量 ３０ 制御されたブロッキング電流源 ３４ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ３６ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） ３８ ゲート ４０ ソース ４２ ドレイン ４４ バックゲート ４６ ｐ−基板 ４８ ゲート ５０ ソース ５２ ドレイン ６０ 寄生ダイオード ６２ 寄生ダイオード ６４ 寄生ダイオード ６６ 寄生ダイオード ６８ 寄生ダイオード ８０ ショトキーダイオード ８２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ８４ アース電位 ９０ 制御電流源 ９２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） ９４ アース電位 １００ ｎチャンネル電界効果トランジスタ（Ｎ−ＦＥ
Ｔ） １０２ 誘導性負荷 １０４ ターンオフ回路 １０６ 動的バイアス回路 １０８ スナッビングクランプ回路網 １１２ 寄生容量 １１４ 寄生容量 １２０ ショットキーダイオード １２２ ｐチャンネル電界効果トランジスタ（Ｐ−ＦＥ
Ｔ） １２４ アース電位
Claims (2)
- 【請求項１】 動的バイアス回路であって、 動的電圧レベルを有する第１のノードと第２のノードと
に接続されたブロッキング電流源であって、前記第１ノ
ードから前記第２ノードへの電流を許容するが、前記第
２ノードから前記第１ノードへの電流を阻止するように
動作する前記ブロッキング電流源と、 前記第１ノードと前記第２ノードとに接続されたリニヤ
ーソースフォロワー）と、 前記リニヤーソースフォロワーに接続され、ほぼ一定の
電圧レベルを有する電圧基準であって、前記リニヤーソ
ースフォロワーが、前記第１ノードの動的電圧レベルが
前記電圧基準のほぼ一定の電圧レベルよりも低い場合に
は前記第２ノードを前記電圧基準へつなぎ、また前記第
１ノードの動的電圧レベルが前記電圧基準のほぼ一定の
電圧レベルよりも高い場合には前記第２ノードの電圧レ
ベルを前記第１ノードの動的電圧レベルに追随させるよ
うに動作するようになった前記電圧基準と、を含む動的
バイアス回路。 - 【請求項２】 半導体デバイスを動的にバイアスする方
法であって、 電流源を第１のノードに接続する段階であって、前記電
流源が前記第１ノードへの電流流出を許容するが、前記
第１ノードからの電流流入を阻止するように動作するよ
うにする前記段階と、 前記第１ノードと、動的電圧レベルを有する第２のノー
ドとにリニヤーソースフォロワーを接続する段階と、 ほぼ一定の電圧レベルを有する電圧基準を前記リニヤー
ソースフォロワーに接続する段階であって、前記リニヤ
ーソースフォロワーが、前記第２ノードの動的電圧レベ
ルが前記電圧基準のほぼ一定の電圧レベルよりも低い場
合には前記第１ノードを前記電圧基準へつなぎ、また前
記第２ノードの動的電圧レベルが前記電圧基準のほぼ一
定の電圧レベルよりも高い場合には前記第１ノードの電
圧レベルを前記第２ノードの動的電圧レベルに追随させ
るように動作するようにする前記段階と、 前記第１ノードを半導体デバイスに接続して、前記半導
体デバイスに対して動的なバイアスを提供する段階と、
を含む方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/177,811 US5467050A (en) | 1994-01-04 | 1994-01-04 | Dynamic biasing circuit for semiconductor device |
| US177811 | 1994-01-04 |
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| Publication Number | Publication Date |
|---|---|
| JPH07283719A true JPH07283719A (ja) | 1995-10-27 |
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|---|---|---|---|
| JP11295A Expired - Fee Related JP3597897B2 (ja) | 1994-01-04 | 1995-01-04 | 動的バイアス回路とその方法 |
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|---|---|
| US (1) | US5467050A (ja) |
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|---|---|---|---|---|
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|---|---|---|---|---|
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-
1994
- 1994-01-04 US US08/177,811 patent/US5467050A/en not_active Expired - Lifetime
-
1995
- 1995-01-04 JP JP11295A patent/JP3597897B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
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| US5467050A (en) | 1995-11-14 |
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