KR0176115B1

KR0176115B1 - 불휘발성 반도체 메모리 장치의 차지 펌프 회로

Info

Publication number: KR0176115B1
Application number: KR1019960016053A
Authority: KR
Inventors: 이기종
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-05-15
Filing date: 1996-05-15
Publication date: 1999-04-15
Also published as: KR970076865A; US5861772A; JPH1064291A; JP3745081B2

Abstract

본 발명은 플래시 불휘발성 반도체 메모리 장치의 차지 펌프 회로에 관한 것으로, 바디 효과에 의한 드레솔드 전압의 상승으로 인해 고전압의 전달 특성이 저하되는 문제를 해결하기 위해, 클럭 펄스 신호(ØP)가 전원 전압 레벨을 유지하는 동안 스위칭 전압을 강하시키고 상기 클럭 펄스 신호(ØP)가 접지 전압 레벨을 유지하는 동안 스위칭 전압을 증가시켜 스위칭 전압이 일정한 크기를 갖도록 함으로써, 전원 전압의 변화에 관계없이 프로그램에 필요한 충분한 고전압을 얻을 수 있어 충분한 프로그램 마진이 확보된다.

Description

불휘발성 반도체 메모리 장치의 차지 펌프 회로

제1도는 종래의 차지 펌프 회로를 보여주는 회로도이고,

제2도는 본 발명의 바람직한 실시예에 따른 차지 펌프 회로를 보여주는 회로도이며,

제3도는, 제1도에 도시된 회로에서, 각 노드 전압과, 출력 전압의 변화를 보여주는 도면이며

제4도는, 제1도에 도시된 회로에서, 전원 전압의 감소에 따른 출력 전압의 변화를 보여주는 도면이며

제5도는, 제2도에 도시된 회로에서, 각 노드 전압과, 출력 전압의 변화를 보여주는 도면이며,

제6도는, 제2도에 도시된 회로에서, 전원 전압의 감소에 따른 출력 전압의 변화를 보여주는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

102,113 : MOS 커패시터 103,104,107,108 : MOS 트랜지스터

[산업상의 이용 분야]

본 발명은 일반적으로 이·이·피·롬(EEPROMs)과 같이 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 메모리 장치(electrically erasable and programmable nonvolatile semiconductor memory devices)의 차지 펌프 회로에 관한 것으로, 더 구체적으로는, 고밀도 낸드 플래시 불휘발성 반도체 메모리 장치(high density NAND flash nonvolatile semiconductor memory devices)에서 내부 고전압을 선택된 워드 라인(selected word line)으로 전달하는데 사용되는 로컬 차지 펌프(local charge pump)회로에 관한 것이다.

[종래의 기술 및 그의 문제점]

전기적으로 소거 및 프로그램이 가능한 플래시 불휘발성 메모리 장치는 일반적으로 NOR 형과 NAND 형으로 구분되며, 소거 모드(erasing mode) 또는 프로그래밍 모드(programming mode)에서, 메인 차지 펌프 회로(main charge pump circuit)로부터 제공되는 내부 고전압을 선택된 워드 라인으로 전달하는 로컬 차치 펌프 또는 스위치 차지 펌프(switch charge pump) 회로를 구비하고 있다. 1995년 12월 5일자로 발생된 Kang D. Suh외 다수에 의한 미국 특허 번호 5,473,563호에는, NAND형 불휘발성 메모리 장치의 상세한 구조 및 동작이 개시되어 있다. 여기서 참고로 상기 특허의 개시 사항들을 간략하게 기술하면 다음과 같다.

NAND형의 불휘발성 메모리 장치는 2개의 스트링(string)들이 1개의 비트 라인 컨택(bit line contact)을 공유하는 구조를 가진다 각 스트링은, 드레인(drain)이 컨택 홀(contact hole)을 통하여 대응되는 비트 라인(bit line)에 연결되고 게이트가 스트링 선택 라인(string select line)(SSL)에 연결되는 스트링 선택 트랜지스터와, 소오스(source)가 공통 그라운드 라인(common ground line)에 연결되고 게이트(gate)가 그라운드 선택 라인(ground select line)(GSL)에 연결되는 그라운드 선택 트랜지스터와, 이 선택 트랜지스터들 사이에 각각의 채널(channel)들이 직렬로 연결되고 게이트들이 워드 라인들에 각각 연결되는 8개 또는 16개의 플로팅 게이트 트랜지스터(floating gate transistor)들 즉, 메모리 셀 트랜지스터(memory cell transistor)들로 구성된다.

위에 기술된 바와 같은 플래시 NAND형 불휘발성 메모리 장치에서, 셀을 프로그램하기 위해서는, 소거 동작(erasing operation)이 선행되어야 한다. 프로그래밍 모드에서는, 선택된 스트링의 스트링 선택 라인(SSL)으로 전원 전압(Vcc)이 인가되고, 선택된 셀 트랜지스터의 게이트(즉, 선택된 워드 라인)로는 프로그램 전압(program voltage)(Vpgm≒20V)이, 나머지 비선택된 셀 트랜지스터들의 게이트들(즉, 비선택된 워드 라인들)로는 파울러-노드헤임 터널링(Fowler-Nordheim tunneling)이 발생되지 않는 범위 내에서 셀 트랜지스터의 드레솔드 전압(threshold voltage)(Vth)을 변화시키지 않으면서 상기 선택된 셀 트랜지스터의 채널로 비트 라인 전압을 전달해주는 패스 전압(pass voltage)(Vpas≒10V)이, 그리고 그라운드 선택 라인(GSL)에는 0V의 전압이 각각 인가된다. 따라서, 이때에는, 선택된 셀 트랜지스터의 채널로 0V의 전압이 인가되며, 이로 인해 선택된 셀 트랜지스터의 플로팅 게이트로 전자들(electrons)이 주입된다. 그 결과, 선택된, 셀 트랜지스터는 약 1V 정도의 드레솔드 전압(Vth)을 가지게 된다. 한편, 읽기 모드(readign mode)에서는, 선택된 셀 트랜지스터의 게이트에는 0V가 인가되고, 비선택된 셀 트랜지스터들의 게이트들에는 셀 전류가 차단되지 않는 범위 내에서의 전압(통상, Vcc)이 인가된다. 이와 같이, 플래시 메모리 장치에서는, 셀 트랜지스터들의 게이트들 즉, 워드 라인들로 전원 전압(Vcc)이외에도 고전압이 인가되는데, 이런 고전압의 인가를 위해, 제1도에 도시된 바와 같은, 로컬 차지 펌프 회로가 사용되고 있다.

제1도를 참조하면, 종래의 로컬 차지 펌프 회로는 하나의 공핍형 MOS 커패시터(depletion mode metal oxide semiconductor capacitor)(102)와, 4개의 증가형 N 채널 금속 산화물 반도체 전계 효과 트랜지스터들(enhancement mode N-channel metal oxide semiconductor field effect transistors;N-MOSFETs)(103),(104),(107),(108)로 구성된다. 발진기(oscillator)(101)로부터 커패시터(102)의 한 단자로 펌프 신호인 클럭 펄스 신호(ØP)가 인가되고, 상기 MOS 커패시터(102)의 다른 단자에는 MOS 트랜지스터(103)의 드레인이 연결된다. 상기 트랜지스터(103)의 게이트 및 드레인은 상호 연결되고, MOS 트랜지스터(104)의 소오스-드레인 채널이 상기 트랜지스터(103)의 게이트와 고전압 발생기(105) 사이에는 연결된다. 차지 펌프의 외부로부터 인가되는 제어 전압 신호(Vin)가 인가되는 제어 입력 단자(106)와 MOS 트랜지스터(103)의 소오스 사이에 MOS 트랜지스터(107)의 소오스-드레인 채널이 연결되고, 그것의 게이트에는 전원 전압(Vcc)이 연결된다. 또한, 상기 트랜지스터(107)의 소오스는 트랜지스터(104)의 게이트 및 MOS 트랜지스터(108)의 게이트와 각각 연결된다. 상기 트랜지스터(108)의 소오스-드레인 채널은 트랜지스터(104)의 소오스-드레인 채널과 출력 단자(109) 사이에 연결되고, 고전압 발생기(105)로부터 상기 트랜지스터(108)의 드레인으로는 고전압 신호(V_H)가 인가된다.

이런 구성에서, 발진기(101)로부터 출력되는 클럭 펄스 신호(ØP)는 제3도에 도시되어 있는 바와 같이 대략 그라운드 레벨(0V)과 Vcc 레벨 사이에서 스윙(swing)한다. 선택된 워드 라인으로 메모리 셀의 프로그램에 필요한 고전압을 인가하기 위해, 하이 레벨(high level) 즉, Vcc 레벨의 전압 신호(Vin)가 제어 입력 단자(106)로 인가되면, 노드(node)(111)은 Vin-Vtn으로 프리챠지(precharge)된다. 여기서, Vtn은 NMOS 트랜지스터(107)의 드레솔드 전압이다. 이때, 출력 전압(Vout)은 Vin-2Vtn이 된다. 여기서, 2Vtn은 NMOS 트랜지스터들(107) 및 (108)의 드레솔드 전압들의 합이다. 따라서, 노드(110)의 전위도 Vin-2Vtn으로 표현될 수 있다. 이와 같은 프리챠지 상태에서, 클럭 펄스 신호(ØP)가 그라운드 레벨로부터 Vcc 레벨로 천이되면 즉, 클럭 펄스 신호(ØP)의 상승 에지(rising edge)에서는, MOS 커패시터(102)의 결합 작용에 의해 노드(110)의 전위가 프리챠지 전위보다 △V만큼 상승(pull-up)되어 Vin-2Vtn+△V로 된다. 이때, 노드(111)의 전위는 노드(110)의 전위보다 MOS 트랜지스터(103)의 드레솔드 전압(Vt_N)만큼 낮아져 Vin-2Vtn+△V-Vt_N으로 된다. 결과적으로, 노드(111)의 전위는 프리챠지 전위(Vin-Vtn)보다 △V-Vtn-Vt_N만큼 증가된다.

이어서, 클럭 펄스 신호(ØP)가 Vcc 레벨로부터 그라운드 레벨로 천이되면 즉, 클럭 펄스 신호(ØP)의 하강 에지(falling edge)에서는, MOS 커패시터(102)의 반결합 작용(decoupling)에 의해 노드(110)의 전위는 △V만큼 하강(fall-down)되어 Vin-2Vtn으로 된다. 이때, 노드(110)의 전위 Vin-2Vtn은 노드(111)의 전위 Vin-2Vtn+△V-Vt_N보다 낮으므로, 노드(110)의 전위는 MOS 트랜지스터(104)의 드레솔드 전압만큼 강하(drop)되어서 Vin-3Vtn+△V-Vt_N으로 된다. 이로써, 노드(111)의 전위는 Vin-3Vtn+2△V-2Vt_N으로 된다. 결국, 클럭 펄스 신호(ØP)가 발진(oscillaton)될 때, 매 주기(period)의 상승 에지에서, 노드(111)에는 전하가 축적되어 상기 노드(111)전위가 △V-(Vth+Vt_N)만큼씩 상승된다. 이로써, 로컬 차지 펌프 회로는 출력 단자(109)를 통해 선택된 워드 라인으로 프로그램에 필요한 고전압(Vout)을 인가할 수 있게 된다. 이때, 차지 펌프 회로가 계속적으로 동작하기 위해서는 △V가 트랜지스터(103)의 드레솔드 전압과 트랜지스터(104)의 드레솔드 전압의 합(Vtn+Vt_N)보다 커야 한다.

하지만, 저전력 플래시 메모리 장치에서 이 차지 펌프 회로가 사용되는 경우에는, 낮은 전원 전압(Vcc)으로 인해 커패시터(102)에 의해 노드(110)으로 축적되는 전하량이 감소되고 노드(111)의 전압 레벨이 상승하면서 일어나는 바디 효과(body effect)는 트랜지스터(103),(104) 각각의 드레솔드 전압의 상승을 초래한다. 여기서, 바디 효과란 MOS 트랜지스터의 소오스와 기판의 접합부(junction)가 역바이어스(reverse-biased)될 때 드레솔드 전압이 증가되는 현상을 말하며, 이는 기판 바이어스 효과(substrate bias effect) 또는 백 바이어스(back bias)라 불리우기도 한다. 트랜지스터들(103),(104) 각각의 드레솔드 전압은 다음의 식으로 결정된다.

Vth = Vfb +Øf + Υ(2Øf + Vsb)

여기서, Vfb는 플랫 밴드 전압(flatband voltage)이고, Øf는 일 함수(work function), Υ는 바디 계수(body coefficient), Vsb는 기판 바이어스 센스티브티(substrate bias sensitivity)이다.

위의 식에서, 트랜지스터(104)의 소오스인 노드(110)의 전압(V₁₁₀)과 트랜지스터(103)의 소오스인 노드(111)의 전압(V₁₁₁)이 각각 상승하면서 Vsb가 기판 전압에 민감하게 되어 트랜지스터들(103),(104) 각각의 드레솔드 전압이 상승한다. 이와 같이, 트랜지스터들(103),(104) 각각의 드레솔드 전압이 상승하고 낮은(low) 전원 전압(power source voltage;Vcc)으로 인해 △V가 감소되면, 앞에서 기술된 조건 △VVtn+Vt_N이 만족되지 않아 차지 펌프의 고전압 전달 특성이 저하된다. 전원 전압(Vcc)이 3V이고 커패시터(102)의 결합비(coupling ratio)가 0.9일 때, △V는 2.7V이고 Vtn+Vt_N은 18V 정도이다. 따라서, 선택된 워드 라인으로 인가되는 전압(Vout)이 18V를 초과할 수 없게 된다.

제3도에서는, 종래의 로컬 차지 펌프 회로에서, 노드(110)의 전압(V₁₁₀)과 , 스위칭 전압(swiching voltage)인 노드(111)의 전압(V₁₁₁) 및, 출력 전압(Vout)의 변화가 도시되어 있다. 제3도를 참조하면, 출력 전압(Vout)의 증가는 클럭 펄스 신호(ØP)가 Vcc 레벨로 유지되는 구간(T1) 동안에 이루어짐을 볼 수 있다. 그러나, 출력 전압(Vout)이 16V를 넘어서면서 스위칭 전압(V₁₁₁)이 증가되어 트랜지스터(103)의 바디 효과가 증가됨으로 인해 결합 전압(△V)의 크기가 급격히 감소되어 출력 전압(Vout)의 증가량이 감소되는 결과가 초래되는 것을 볼 수 있다. 제4도에는 종래의 차지 펌프 회로에서 전원 전압(Vcc)을 3.0V로부터 2.4V까지 0.2V씩 감소(sweep)하였을 때 출력 전압(Vout)의 변화가 도시되어 있다. 제4도를 참조하면, 전원 전압(Vcc)의 감소는 곧 바로 출력 전압(Vout)의 감소를 불러옴을 볼 수 있다.

[발명의 목적]

본 발명의 목적은 낮은 전원 전압 고밀도 낸드 플래시 불휘발성 반도체 메모리 장치에서 사용되는 로컬 차지 펌프의 전압 전달 특성을 개선하는 것이다.

본 발명의 다른 목적은 전원 전압 동작 마진(low power source voltage operating margin)을 가지는 로컬 차지 펌프 회로를 제공하는 것이다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명의 특징에 의하면, 소정의 클럭 펄스 신호(clock pulse signal)를 발생하는 발진 수단과, 내부 고전압 신호(internal high voltage signal)를 발생하는 고전압 발생 수단을 구비하고; 외부로부터 인가되는 소정의 제어 신호에 응답하여 워드 라인으로 상기 내부 고전압 신호를 인가하는 불휘발성 반도체 메모리 장치의 로컬 차지 펌프 회로는; 제1노드와; 상기 클럭 펄스 신호에 연결되는 하나의 단자와, 상기 제1노드에 연결되는 다른 단자를 가지는 커패시터와; 제2노드와; 상기 제1노드에 연결되는 제1전극(electrode)과, 상기 제2노드에 연결되는 제2전극 및, 상기 제1전극에 연결되는 제어 전극을 가지는 제1트랜지스터와; 상기 제어 전극에 연결되는 제1전극과, 상기 고전압 신호에 연결되는 제2전극 및, 상기 제2노드에 연결되는 제어 전극을 가지는 제2트랜지스터와; 상기 제어 전압 신호가 인가되는 제어 입력 단자와; 상기 제어 입력 단자에 연결되는 제1전극과, 상기 제2노드에 연결되는 제2전극 및, 전원 전압에 연결되는 제어 전극을 가지는 제3트랜지스터와; 상기 워드 라인에 연결되고 상기 내부 고전압 신호를 출력하는 출력 단자와; 상기 내부 고전압 신호에 연결되는 제1전극과, 상기 출력 단자에 연결되는 제2전극 및, 상기 제2노드에 연결되는 제어 전극을 가지는 제4트랜지스터 및; 상기 클럭 펄스 신호에 연결되는 입력 단자와, 상기 제2노드에 연결되는 출력 단자를 갖고, 상기 클럭 펄스 신호가 소정의 제1전압 레벨을 유지하는 동안 상기 제2노드를 방전시키고 상기 클럭 펄스 신호가 소정의 제2전압 레벨을 유지하는 동안 상기 제2노드를 충전시켜 상기 제2노드의 스위칭 전압이 소정의 크기를 갖도록 하는 스위칭 전압 안정화(switching voltage stabilization) 수단을 포함한다.

상기 로컬 차지 펌프 회로에 있어서, 상기 스위칭 전압 안정화 수단은; 상기 클럭 펄스 신호의 위상(phase)을 반전시켜서 반전된 클럭 펄스 신호(inverted clock pulse signal)를 출력하는 반전 수단과, 상기 반전된 클럭 펄스 신호에 연결되는 하나의 단자와 상기 제2노드에 연결되는 다른 단자를 가지는 다른 하나의 커패시터를 포함한다.

[작용]

본 발명의 로컬 차지 펌프 회로는 스위칭 전압 안정화 수단을 구비함으로써, 전원 전압에 관계없이 충분한 프로그램 전압 마진을 확보할 수 있게 된다.

[실시예]

이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명에 따른 신규한 로컬 차지 펌프 회로는, 제2도에 도시된 바와 같이, 인버터(112)와 커패시터(113)로 구성되는 스위칭 전압 안정화 회로(switching voltage stabilization circuit)를 구비하고 있다. 상기 스위칭 전압 안정화 회로(112,113)는 발진기(101)로부터 출력되는 클럭 펄스 신호(ØP)가 전원 전압 레벨을 유지하는 동안 노드(111)을 방전(discharge)시키고 상기 클럭 펄스 신호(ØP)가 접지 전압 레벨을 유지하는 동안 상기 노드(111)을 충전(charge)시켜 상기 제2노드(111) 상의 스위칭 전압(V₁₁₁)이 일정한 크기를 갖도록 한다.

다시 제2도를 참조하면, 이 실시예의 로컬 차지 펌프 회로는 두 개의 공핍형 MOS 커패시터들(102),(113)과, 4개의 증가형 N 채널 MOS 트랜지스터(103),(104),(107),(108) 및, 인버터(112)로 구성된다. 발진기(101)로부터 커패시터(102)의 한 단자는 펌프 신호인 클럭 펄스 신호(ØP)와 연결되고, 상기 MOS 커패시터(102)의 다른 단자는 MOS 트랜지스터(103)의 드레인과 연결된다. 상기 트랜지스터(103)의 게이트 및 드레인은 상호 연결되고, MOS 트랜지스터(104)의 소오스-드레인 채널이 상기 트랜지스터(103)의 게이트와 고전압 발생기(105) 사이에 연결된다. 차지 펌프의 외부로부터 인가되는 제어 전압 신호(Vin)에 연결되는 제어 입력 단자(106)와 MOS 트랜지스터(103)의 소오스 사이에는 MOS 트랜지스터(107)의 소오스-드레인 채널이 연결되고, 그것의 게이트에는 전원 전압(Vcc)이 연결된다. 또한, 상기 트랜지스터(107)의 소오스는 트랜지스터(104)의 게이트 및 MOS 트랜지스터(108)의 게이트와 각각 연결된다. 상기 트랜지스터(108)의 소오스-드레인 채널은 트랜지스터(104)의 소오스-드레인 채널과 출력 단자(109) 사이에 연결되고, 고전압 발생기(105)로부터 상기 트랜지스터(108)의 드레인으로는 고전압 신호(V_H)가 인가된다. 인버터(112)의 입력 단자는 클럭 펄스 신호(ØP)가 연결되고, 상기 인버터(112)의 출력 단자는 MOS 커패시터(113)의 한 단자와 연결된다. 상기 커패시터(113)의 다른 단자는 트랜지스터들(103),(107)의 소오스들과 트랜지스터들(104),(108)의 게이트들에 공통적으로 연결된다. 발진기(101)로부터 출력되는 클럭 펄스 신호(ØP)는 대략 그라운드 레벨(0V)과 Vcc 레벨 사이에서 스윙한다. 발진기(101)로부터의 클럭 펄스 신호(ØP)는 MOS 커패시터(102)에 의해 노드(110)에 결합되며, MOS 커패시터(102)의 결합비는 대략 0.9 정도이다. 이 커패시터(110)를 통하여 노드(110)으로 결합되는 전압을 △V1라 하면, 상기 결합 전압(△V1)은 0.9×Vcc가 된다. 커패시터(113)의 결합비는 커패시터(102)의 그것보다 작은 것이 바람직하다.

클럭 펄스 신호(ØP)는 커패시터(102)로 인가되고, 상기 신호(ØP)와 반대의 위상을 가지는 클럭 펄스 신호()는 커패시터(113)으로 인가된다. 클럭 펄스 신호(ØP)가 하이 레벨(Vcc 레벨)로 되어 커패시터(102)의 결합 전압(△V1)이 트랜지스터(103)을 통하여 노드(111)로 전달될 때, 로우 레벨(그라운드 레벨)의 클럭 펄스 신호()에 의해 반결합(decoupling)된 커패시터(113)를 통해 노드(111)의 방전이 이루어진다. 이로써, 노드(111)의 스위칭 전압 레벨이 낮아지게 되고, 그 결과, 트랜지스터(103)의 백 바이어스 기간(back bias term)이 감소된다. 이와는 반대로, 클럭 펄스 신호(ØP)가 로우 레벨(그라운드 레벨)로 되어 커패시터(102)가 반결합될 때, 하이 레벨(Vcc 레벨)의 클럭 펄스 신호()에 의해 커패시터(113)가 노드(111)로 결합 전압(△V2)을 인가하여 트랜지스터(104)의 백 바이어스에 의한 드레솔드 전압의 증가분을 상쇄시킨다. 또한, 2.4 내지 3.3V 정도의 낮은 전원 전압에서, 커패시터(102)의 결합 전압(△V1)이 감소되더라도, 커패시터(113)에 의해 결합 전압(△V1)이 노드(111)로 인가됨으로써, 노드(111)의 스위칭 전압(V₁₁₁)은 전원 전압(Vcc)에 상관없이 안정화된다. 이 실시예의 동작 원리에 대해 구체적으로 설명하면 다음과 같다.

먼저, 정상 상태(steady state)에서, 선택된 워드 라인으로 메모리 셀의 프로그램에 필요한 고전압을 인가하기 위해, Vcc 레벨의 제어 전압 신호(Vin)가 제어 입력 단자(106)로 인가되면, 노드(111)은 Vin-Vtn으로 프리챠지된다. 여기서, Vtn은 NMOS 트랜지스터(107)의 드레솔드 전압이다. 이때, 출력 전압(Vout)은 Vin-2Vtn이 된다. 여기서, 2Vtn은 NMOS 트랜지스터(107) 및 (108)의 드레솔드 전압의 합이다. 따라서, 노드(110)의 전위도 Vin-2Vtn이다. 이후, 클럭 펄스 신호(ØP)가 그라운드 레벨로부터 Vcc 레벨로 천이되면, MOS 커패시터(102)의 결합 작용에 의해 노드(110)의 전위가 프리챠지 전위보다 △V1만큼 상승되어 Vin-2Vtn+△V1으로 된다. 이때, 노드(111)의 전위는 노드(110)의 전위보다 MOS 트랜지스터(103)의 드레솔드 전압(Vt_N)만큼 낮아짐과 아울러 커패시터(113)의 반결합에 의해 △V2만큼 더 낮아져 Vin-2Vtn+△V1-Vt_N-△V2로 된다. 제5도에는 이 실시예의 로컬 차지 펌프에서, 노드(110)의 전압(V₁₁₀)과, 노드(111)의 스위칭 전압(V₁₁₁) 및, 출력 전압(Vout)의 변화가 도시되어 있다. 제5도를 참조하면, 출력 전압(Vout)의 증가는, 종래와는 달리, 클럭 펄스 신호()가 Vcc 레벨로 유지되는 구간 즉, △V2가 상승(pull-up)되는 구간(T2) 동안에 주로 이루어짐을 볼 수 있다. 그 이유는 구간(T1)에서 발생되던 트랜지스터(103)의 바디 효과가 구간(T2)에서는 발생되지 않기 때문이며, 커패시터(113)의 결합에 의해 노드(111)의 전위가 △V2만큼 증가함으로써 트랜지스터(109)의 전달 특성이 증가되기 때문이다. 이와 같은 출력 전압(Vout)의 주 증가 구간의 조정은 △V이 노드(111)로 전달되는 과정에서 트랜지스터(103)의 바디 효과에 의한 악영향을 최소화시킨다. 제6도에는 이 실시예의 차지 펌프 회로에서 전원 전압(Vcc)을 3.0V로부터 2.4V까지 0.2V씩 감소하였을 때 출력 전압(Vout)의 변화가 도시되어 있다. 제6도를 참조하면, 전원 전압(Vcc)의 감소이 감소되더라도 출력 전압(Vout)의 감소는 거의 없음을 볼 수 있다. 제4도와 제6도를 비교해 보면, 전원 전압(Vcc)이 3V 이하일 때, 종래의 기술에 의한 로컬 차지 펌프 회로의 출력 전압(Vout)은, 16.5V 정도에 이르러 바디 효과의 영향을 받음으로 인해, 펌핑 동작의 개시로부터 5마이크로 초(μs) 정도가 경과한 후에 약 18V 정도로 유지된다. 하지만, 이 실시예에 따른 로컬 차지 펌프 회로의 출력 전압(Vout)은 펌핑 동작의 개시로부터 5마이크로 초(8μs) 정도가 경과한 후에 약 21V 정도로 유지됨을 볼 수 있다.

본 발명의 바람직한 실시예에서는, 차지 펌프 회로가 MOS 전계 효과 트랜지스터들과, 공핍형 MOS 커패시터들로 실현되었지만, 본 발명은 MOS 전계 효과 트랜지스터들 및 공핍형 MOS 커패시터들에 한정되는 것이 아니라는 것을 이해해야 한다. 본 발명의 차지 펌프 회로는 접합 전계 효과 트랜지스터들 또는 그와 유사한 다른 기술로 실현될 수 있으며, 증가형 MOS 커패시터들이 사용될 수도 있다.

[발명의 효과]

이상에서 상세히 설명된 본 발명에 따르면, 3V 이하의 전원 전압으로 동작하는 플래시 불휘발성 메모리의 프로그래밍 모드에서, 워드 라인으로 20V 이상의 고전압을 인가할 수 있게 되며, 전원 전압의 변화에 관계없이 프로그램에 필요한 충분한 고전압을 얻을 수 있어 충분한 프로그램 마진이 확보된다.

Claims

소정의 클럭 펄스 신호(ØP)를 발생하는 발진 수단(101)과, 내부 고전압 신호(V_H)를 발생하는 내부 고전압 발생 수단(105)을 구비하고; 외부로부터 인가되는 소정의 제어 신호(Vin)에 응답하여 워드 라인으로 상기 내부 고전압 신호를 인가하는 불휘발성 반도체 메모리 장치의 로컬 차지 펌프 회로에 있어서: 제1노드(110)와; 상기 클럭 펄스 신호(ØP)에 연결되는 하나의 단자와, 상기 제1노드에 연결되는 다른 단자를 가지는 커패시터(102)와; 제2노드(111)와; 상기 제1노드에 연결되는 제1전극과, 상기 제2노드에 연결되는 제2전극 및, 상기 제1전극에 연결되는 제어 전극을 가지는 제1트랜지스터(103)와; 상기 제어 전극에 연결되는 제1전극과, 상기 내부 고전압 신호에 연결되는 제2전극 및, 상기 제2노드에 연결되는 제어 전극을 가지는 제2트랜지스터(104)와; 상기 제어 전압 신호가 인가되는 제어 입력 단자(106)와; 상기 제어 입력 단자에 연결되는 제1전극과, 상기 제2노드에 연결되는 제2전극 및, 전원 전압(Vcc)에 연결되는 제어 전극을 가지는 제3트랜지스터(107)와; 상기 워드 라인에 연결되고 상기 내부 고전압 신호를 출력하는 출력 단자(109)와; 상기 내부 고전압 신호에 연결되는 제1전극과, 상기 출력 단자에 연결되는 제2전극 및, 상기 제2노드에 연결되는 제어 전극을 가지는 제4트랜지스터(108) 및; 상기 클럭 펄스 신호에 연결되는 입력 단자와, 상기 제2노드에 연결되는 출력 단자를 갖고, 상기 클럭 펄스 신호(ØP)가 소정의 제1전압 레벨을 유지하는 동안 상기 제2노드(111)를 방전시키고 상기 클럭 펄스 신호(ØP)가 소정의 제2전압 레벨을 유지하는 동안 상기 제2노드(111)를 충전시켜 상기 제2노드의 스위칭 전압(V₁₁₁)이 소정의 크기를 갖도록 하는 스위칭 전압 안정화 수단(112,113)을 포함하는 것을 특징으로 하는 로컬 차지 펌프 회로.
제1항에 있어서, 상기 스위칭 전압 안정화 수단은; 상기 클럭 펄스 신호의 위상을 반전시켜서 반전된 클럭 펄스 신호()를 출력하는 반전 수단(112)과, 상기 반전된 클럭 펄스 신호에 연결되는 하나의 단자와 상기 제2노드에 연결되는 다른 단자를 가지는 다른 하나의 커패시터(113)를 포함하는 것을 특징으로 하는 로컬 차지 펌프 회로.
제2항에 있어서, 상기 커패시터들은 상기 MOS 커패시터인 것을 특징으로 하는 로컬 차지 펌프 회로.
제3항에 있어서, 상기 제1 내지 제4트랜지스터들은 전계 효과 트랜지스터인 것을 특징으로 하는 로컬 차지 펌프 회로.
제4항에 있어서, 상기 커패시터들은 공핍형 MOS 커패시터인 것을 특징으로 하는 로컬 차지 펌프 회로.
제5항에 있어서, 상기 제1 내지 제4트랜지스터들은 증가형 NMOS 트랜지스터들인 것을 특징으로 하는 로컬 차지 펌프 회로.
제1항에 있어서, 상기 제1전압 레벨은 전원 전압 레벨이고, 상기 제2전압 레벨은 접지 전압 레벨인 것을 특징으로 하는 로컬 차지 펌프 회로.
제7항에 있어서, 상기 전원 전압 레벨은 2.4 내지 3.3V인 것을 특징으로 하는 로컬 차지 펌프 회로.