JP2014186775A - 半導体記憶装置 - Google Patents

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Abstract


【課題】 電圧生成回路の不良を救済することが可能な半導体記憶装置を提供する。
【解決手段】 第１のキャパシタC0は、第１、第２の端部を有し、第１の端部がクロック信号の入力端に接続されている。スペアとしての第２のキャパシタSC0は、第３、第４の端部を有し、入力端に接続されている。第１の選択ゲートX0は、第１のキャパシタの第２の端部と電圧生成回路の昇圧ノードとの間に接続されている。第２の選択ゲートSX0は、第２のキャパシタの第４の端部と電圧生成回路の昇圧ノードとの間に接続されている。第１、第２の選択ゲートは、電圧生成回路の出力電圧に基づき切り替えられる。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置、例えば積層型ＮＡＮＤフラッシュメモリに関する。
ＮＡＮＤフラッシュメモリは、更なる微細化が困難となってきており、今までとは異なる方法でのコストダウン化が模索されてきている。その一つとして、積層型のＮＡＮＤフラッシュメモリが開発されている。
本実施形態は、電圧生成回路の不良を救済することが可能な半導体記憶装置を提供するものである。
本実施形態の半導体記憶装置は、第１、第２の端部を有し、第１の端部がクロック信号の入力端に接続された第１のキャパシタと、第３、第４の端部を有し、前記入力端に接続されたスペアとしての第２のキャパシタと、前記第１のキャパシタの前記第２の端部と前記電圧生成回路の昇圧ノードとの間に接続された第１の選択ゲートと、前記第２のキャパシタの前記第４の端部と前記電圧生成回路の昇圧ノードとの間に接続された第２の選択ゲートと、を具備し、前記第１、第２の選択ゲートは、前記電圧生成回路の出力電圧に基づき切り替えられることを特徴とする。
第１の実施形態に係るチャージポンプ回路を示す回路図。 図１に示すキャパシタとメモリセルの構成を概略的に示す斜視図。 第１の実施形態が適用される半導体記憶装置を概略的に示す平面図。 第１の実施形態に適用される不揮発性半導体記憶装置の三次元積層構造を示す斜視図。 図４の一部を示す断面図。 図６（ａ）乃至（ｄ）は、図３のＶＩ−ＶＩ線に沿った概略的な断面図であり、図６（ａ）は、周辺回路部を概略的に示す断面図、図６（ｂ）は、ワード線引き出し部を概略的に示す断面図、図６（ｃ）は、図４に示すＡ−Ａ線に沿った断面図、図６（ｄ）は、図３のＢ−Ｂ線に沿った断面図。 図１に示すチャージポンプ回路のテスト動作を示すフローチャート。 第２の実施形態に係るチャージポンプ回路を示す回路図。 図８に示すチャージポンプ回路のテスト動作を示すフローチャート。 第３の実施形態に係るチャージポンプ回路を示す回路図。 図１０に示すチャージポンプ回路のテスト動作を示すフローチャート。
素子の微細化及び記憶容量の増大に伴い、三次元構造のＢｉＣＳ（（Bit-Cost Scalable）と称するＮＡＮＤフラッシュメモリが開発されている。
ＮＡＮＤフラッシュメモリは、種々の電圧を必要とし、これら電圧は、電圧生成回路としてのチャージポンプ回路により生成される。チャージポンプ回路は、キャパシタをクロック信号により駆動し、電源電圧以上の電圧を出力するものである。
三次元構造のＮＡＮＤフラッシュメモリは、ワード線を構成する複数の平板状の配線層が絶縁層を介在して配置されている。この複数の配線層をこのチャージポンプ回路のキャパシタに利用することが考えられている。
しかしながら、上記積層された複数の配線層は、配線層同士がショートし、不良が発生することがある。チャージポンプ回路に使われるキャパシタがショートし、不良が発生した場合、そのチャージポンプ回路は使用不可能となり致命的な欠陥となる。
そこで、本実施形態は、チャージポンプ回路の不良キャパシタを救済するため、キャパシタの冗長回路を提供する。
以下、実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係り、冗長回路を有するチャージポンプ回路１１を示している。
このチャージポンプ回路１１は、例えばレギュラーのキャパシタＣ０と、冗長回路を構成するスペアのキャパシタＳＣ０と、これらキャパシタＣ０、ＳＣ０を切り替えるスイッチ、あるいは選択ゲートとしてのメモリセルＸ０とＳＸ０を有している。
キャパシタＣ０とキャパシタＳＣ０の各一端は、クロック信号ＣＬＫの供給ノードに接続されている。キャパシタＣ０の他端は、配線ａ０を介してメモリセルＸ０の一端に接続され、キャパシタＳＣ０の他端は、配線ｓａ０を介してメモリセルＳＸ０の一端に接続されている。これらメモリセルＸ０、ＳＸ０の他端は、配線ｂ０を介してチャージポンプ回路１１の昇圧ノードＮ１に接続されている。
この昇圧ノードｂ０と電源Ｖｄｄの供給ノードとの間には、例えばＮＭＯＳトランジスタＴ０が接続されている。このＮＭＯＳトランジスタＴ０のゲート電極は、電源Ｖｄｄの供給ノードに接続されている。さらに、昇圧ノードｂ０とチャージポンプ回路１１の出力ノードＯＵＴとの間には、ＮＭＯＳトランジスタＴ１が接続されている。このＮＭＯＳトランジスタＴ１のゲート電極は、昇圧ノードｂ０に接続されている。
（キャパシタとメモリセルの構成）
図２は、キャパシタＣ０、ＳＣ０と、メモリセルＸ０、ＳＸ０の構成を概略的に示しており、図１と同一部分には同一符号を付している。
キャパシタＣ０、ＳＣ０は、メモリセルＸ０、ＳＸ０のワード線を構成する配線層（以下、ワード線とも言う）（ＷＬ０、ＷＬ７）と、（ＷＬ１、ＷＬ６）と、（ＷＬ２、ＷＬ５）と、（ＷＬ３、ＷＬ４）と、同層の配線層Ｗ０１〜Ｗ３３により構成されている。これら配線層（ＷＬ０、ＷＬ７）〜（ＷＬ３、ＷＬ４）３と、配線層Ｗ０１〜Ｗ３３は、それぞれ平板状であり、図示せぬ絶縁層を介在して積層されている。
キャパシタＣ０は配線層Ｗ０１、Ｗ１１により構成され、キャパシタＳＣ０は配線層Ｗ２１、Ｗ３１により構成されている。この例において、配線層は４つのみを示しているが、これに限定されるものではなく、キャパシタＣ０、ＳＣ０として使用される配線層は、複数の配線層から選択可能である。
メモリセルＣ０、ＳＣ０は、後述するメモリセルアレイ内のメモリセルと同様に、ワード線（ＷＬ０、ＷＬ７）〜（ＷＬ３、ＷＬ４）を貫通する貫通孔内に形成されている。この例の場合、２つの貫通孔の底部が連結されたＵ字状とされている。２つの貫通孔に８つのワード線ＷＬ０〜ＷＬ７が配置されているため、８つのメモリセルを含むＮＡＮＤストリングが構成されている。以下、このＮＡＮＤストリングをそれぞれメモリセルＣ０、ＳＣ０と呼ぶ。
（メモリセルアレイの構成）
図３は、不揮発性半導体記憶装置としてのＮＡＮＤフラッシュメモリ１０の平面図を概略的に示している。
ＮＡＮＤフラッシュメモリ１０は、メモリセルアレイ１、ロウデコーダ２、キャッシュ及びセンスアンプ３、周辺回路部４を含んでいる。ロウデコーダ２、キャッシュ及びセンスアンプ３、周辺回路部４は、後述する基板内に形成され、メモリセルアレイ１は、例えばキャッシュ及びセンスアンプ３の上方に形成されている。
チャージポンプ回路１１は、例えばメモリセルアレイ１と周辺回路４に形成される。この場合、キャパシタＣ０、ＳＣ０は、例えばメモリセルアレイ１と周辺回路４との境界に位置する積層配線層が利用され、メモリセルＸ０、ＳＸ０は、メモリセルアレイ１内のメモリセルを利用することができる。トランジスタＴ０、Ｔ１は、周辺回路４内に形成される。
しかし、チャージポンプ回路１１の形成位置は、これに限定されるものではない。例えばチャージポンプ回路１１専用のメモリセルＸ０、ＳＸ０を形成する場合、キャパシタＣ０、ＳＣ０、及びメモリセルＸ０、ＳＸ０をメモリセルアレイ１１の外部で、例えばロウデコーダ２の近傍に形成することも可能である。
積層された配線層は、メモリセルアレイ１を形成する場合、その周辺にも形成されている。すなわち、リソグラフィの干渉を防止するため、ダミーの配線層が形成されている。この配線層を用いてキャパシタＣ０、ＳＣ０、及びメモリセルＸ０、ＳＸ０を形成することができる。メモリセルＸ０、ＳＸ０は、メモリセルアレイ１１のメモリセルと同一のサイズ、構成に限定されるものではなく、チャージポンプ回路専用のサイズ、構成とすることも可能である。
図４は、メモリセルアレイ１の概略構成を示している。メモリセルＸ０、ＳＸ０をメモリセルアレイ１内に形成する場合、図４に示すＮＡＮＤストリングにより、メモリセルＸ０、ＳＸ０を構成することができる。
図４は、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成している。しかし、メモリセルの積層数、メモリセルの数は、これに限定されるものではない。
図３において、半導体基板ＳＢには回路領域ＲＡが設けられ、回路領域ＲＡ上にはメモリ領域ＲＢが設けられている。
回路領域ＲＡにおいて、半導体基板ＳＢ上には回路層ＣＵが形成されている。回路層ＣＵには、図３に示すロウデコーダ２、キャッシュ及びセンスアンプ３、周辺回路部４を構成する回路のうち全部又は一部を形成することができる。メモリセル領域ＲＢには、図３のメモリセルアレイ１が形成される。
また、メモリセル領域ＲＢにおいて、回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。
また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１により貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２により貫かれることで、ＮＡＮＤストリングＮＳが構成されている。
また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。
最上層のワード線ＷＬ７の上方には、柱状体ＳＰ１により貫かれたセレクトゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０の上方には、柱状体ＳＰ２により貫かれたセレクトゲート電極ＳＧ２が形成されている。
また、セレクトゲート電極ＳＧ２の上方には、柱状体ＳＰ２に接続されたソース線ＳＬが設けられ、セレクトゲート電極ＳＧ１上方には、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ０〜ＷＬ７との交点に配置することができる。
図５は、図４に示す点線Ｅ部分を拡大して示す断面図である。
図５において、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７との間には絶縁体ＩＬが埋め込まれている。
ワード線ＷＬ０〜ＷＬ３間及びワード線ＷＬ４〜ＷＬ７間には層間絶縁膜４５が形成されている。
また、ワード線ＷＬ０〜ＷＬ３及び層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ２が形成され、ワード線ＷＬ４〜ＷＬ７及び層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ１が形成されている。貫通孔ＫＡ１内には柱状体ＭＰ１が形成されるとともに、貫通孔ＫＡ２内には柱状体ＭＰ２が形成されている。
柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。貫通孔ＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、貫通孔ＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、貫通孔ＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。
柱状半導体４１は、例えば、ポリシリコンなどの半導体を用いて形成することができる。トンネル絶縁膜４２及びブロック絶縁膜４４は、例えば、シリコン酸化膜を用いて形成することができる。チャージトラップ層４３は、例えば、シリコン窒化膜又はＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層積層構造）を用いて形成することができる。
図６（ａ）は、図３に示すＮＡＮＤフラッシュメモリの周辺回路部を概略的に示す断面図、図６（ｂ）は、図３に示すＮＡＮＤフラッシュメモリのワード線引き出し部を概略的に示す断面図、図６（ｃ）は、図４に示すＡ−Ａ線に沿った断面図、図６（ｄ）は、図４のＢ−Ｂ線に沿った断面図である。
図６（ａ）〜図６（ｄ）において、メモリ領域ＲＢの周辺には周辺領域ＲＣが設けられている。なお、周辺領域ＲＣには回路領域ＲＡを設けることができる。また、メモリ領域ＲＢには、メモリセル領域ＲＢ１及び引き出し領域ＲＢ２が設けられている。回路領域ＲＡにおいて、半導体基板ＳＢには素子分離領域としてのＳＴＩ（shallow trench isolation）３１が形成され、ＳＴＩ３１により分離されたアクティブ領域には拡散層３２が形成され、拡散層３２間のチャネル領域上にゲート電極３３が配置されることでトランジスタが形成されている。
また、トランジスタが形成された半導体基板ＳＢ上には層間絶縁膜３４が形成され、層間絶縁膜３４にはプラグ３５及び配線３６が埋め込まれている。配線３６上には層間絶縁膜３７、４０が形成されている。
また、メモリセル領域ＲＢ１において、層間絶縁膜４０上には、バックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。ワード線ＷＬ３〜ＷＬ０が層間絶縁膜４５を介して順次積層されるとともに、ワード線ＷＬ４〜ＷＬ７が層間絶縁膜４５を介して順次積層されている。
さらに、ワード線ＷＬ０上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ２が形成され、ワード線ＷＬ７上には層間絶縁膜４６を介してセレクトゲート電極ＳＧ１が形成されている。また、セレクトゲート電極ＳＧ１、ＳＧ２間には層間絶縁膜４７が埋め込まれている。
さらに、セレクトゲート電極ＳＧ２上には層間絶縁膜４８を介してソース線ＳＬが形成され、ソース線ＳＬは層間絶縁膜４９にて埋め込まれている。また、セレクトゲート電極ＳＧ１及びソース線ＳＬ上には層間絶縁膜５０を介してビット線ＢＬ１が形成されている。
メモリセル領域ＲＢ１において、ビット線ＢＬ１〜ＢＬ４が設けられ、引き出し領域ＲＢ２において、例えばワード線ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７に接続される配線５１、プラグ５２、配線３５が設けられている。
また、周辺領域ＲＣにおいて、層間絶縁膜４０上には層間絶縁膜６１，６２，６８が形成されている。層間絶縁膜３７、４０、６１、６２、６８には、プラグ６４、６６及び配線６５、６７が埋め込まれている。
（チャージポンプ回路のテスト動作）
図７を参照して、図１に示すチャージポンプ回路１１のテスト動作について説明する。
チャージポンプ回路１１のテストは、例えばＮＡＮＤフラッシュメモリの製造後、テスタを用いて実行される。しかし、これに限らず、ＮＡＮＤフラッシュメモリのコントローラにテスト機能を持たせ、出荷後、チャージポンプ回路の出力電圧に不良が発生した場合にテストすることも可能である。
図７に示すように、先ず、メモリセルＸ０、ＳＸ０が消去される（Ｓ１１）。消去動作は、例えばソース線ＳＬを共有するストリング単位で実行することが可能である。例えば全てのワード線を接地電位とした状態において、昇圧ノードＮ１ｎに消去電圧が一定時間供給される。この消去動作により、メモリセルＸ０、ＳＸ０はオン状態に設定される。
尚、消去動作は、メモリセルＸ０、ＳＸ０をオン状態に設定できればよいため、消去の閾値電圧を厳密に制御する必要がない。このため、消去のベリファイは不要であり、キャッシュ及びセンスアンプ３を動作させる必要はない。
次に、スペアのメモリセルＳＸ０がプログラムされる（Ｓ１２）。本実施形態において、メモリセルＸ０、ＳＸ０は、選択ゲートとして機能すればよいため、厳密な閾値電圧の制御は必要でない。このため、メモリセルＳＸ０のプログラム時、プログラムベリファイは、不要である。したがって、メモリセルＳＸ０のプログラム時、キャッシュ及びセンスアンプ３を駆動させる必要はなく、ロウデコーダ２によりメモリセルＳＸ０を選択し、ワード線ＷＬ０〜ＷＬ７の少なくとも１つにプログラム電圧を一定時間供給すればよい。
このプログラム動作により、メモリセルＳＸ０の閾値電圧が所定のレベルに設定され、メモリセルＳＸ０は、オフ状態に設定される。このため、スペアのキャパシタＳＣ０は、チャージポンプ回路１１から切り離され、チャージポンプ回路１１の昇圧ノードＮ１には、オン状態のメモリセルＸ０を介して、キャパシタＣ０が接続される。
メモリセルＳＸ０のプログラムが終了した後、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ１３）。すなわち、電源の供給ノードに電源Ｖｄｄが供給され、クロック信号の供給ノードにクロック信号が供給され、チャージポンプ回路１１が駆動される。図示せぬテスタは、出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかを判別する。この結果、出力電圧が規定の電圧以上である場合、キャパシタＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ１３において、出力電圧が規定の電圧に達していない場合、キャパシタＣ０にショートなどの不良があると判断される。
キャパシタＣ０が不良であると判断された場合、メモリセルＸ０、ＳＸ０が再度消去される（Ｓ１４）。
この後、メモリセルＸ０がプログラムされる（Ｓ１５）。すなわち、メモリセルＸ０がロウデコーダ２により選択され、ワード線ＷＬ０〜ＷＬ７の少なくとも１つにプログラム電圧が一定時間供給される。このプログラム動作により、メモリセルＸ０の閾値電圧が所定のレベルに設定され、メモリセルＸ０は、オフ状態に設定される。このため、キャパシタＣ０は、チャージポンプ回路１１から切り離され、チャージポンプ回路１１の昇圧ノードＮ１には、オン状態のメモリセルＳＸ０を介して、スペアのキャパシタＳＣ０が接続される。
メモリセルＸ０のプログラムが終了した後、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ１６）。すなわち、電源の供給ノードに電源Ｖｄｄが供給され、クロック信号の供給ノードにクロック信号が供給され、チャージポンプ回路１１が駆動される。図示せぬテスタは、出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかを判別する。この結果、出力電圧が規定の電圧以上である場合、スペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ１６において、出力電圧が規定の電圧に達していない場合、スペアのキャパシタＳＣ０もショートなどの不良があると判断される。この場合、キャパシタＣ０、及びスペアのキャパシタＳＣ０も不良であるため、このチャージポンプ回路１１は、冗長回路で救済不可能であり、テストは終了する。
上記第１の実施形態によれば、レギュラーのキャパシタＣ０とスペアのキャパシタＳＣ０を設け、これらキャパシタＣ０とスペアのキャパシタＳＣ０をメモリセルＸ０とメモリセルＳＸ０により切り替え可能としている。このため、レギュラーのキャパシタＣ０が不良である場合、スペアのキャパシタＳＣ０に切り替えることができるため、キャパシタＣ０の不良を救済でき、チャージポンプ回路及び半導体記憶装置の歩留まりを向上させることができる。
また、複数のワード線を構成する配線ＷＬ０〜ＷＬ７と同層の配線Ｗ０１〜Ｗ３１により、チャージポンプ回路１１のレギュラーのキャパシタＣ０とスペアのキャパシタＳＣ０を三次元に積層して形成している。しかも、これら配線Ｗ０１〜Ｗ３１は、ワード線を形成する際、リソグラフィの干渉を防止するため、形成されるダミー配線を利用することができる。このため、別途、キャパシタを設ける必要がないため、チップ面積の増大を防止できる。
しかも、レギュラーのキャパシタＣ０とスペアのキャパシタＳＣ０を切り替えるための選択ゲートとしてメモリセルＸ０とＳＸ０を用いている。メモリセルの代わりにトランジスタを用いた場合、トランジスタを制御するためのデータを記憶するＲＯＭ（Read Only Memory）と、ＲＯＭから読み出された制御データを保持するレジスタが必要である。しかし、本実施形態のように、メモリセルを用いる場合、別途ＲＯＭ、及びレジスタを設ける必要がない。このため、チップ面積を削減することが可能である。
さらに、ＲＯＭ、及びレジスタを用いる場合、半導体記憶装置の起動時、パワーオンリセット動作の後、ＲＯＭから制御データを読み出してレジスタにセットする必要がある。しかし、本実施形態の場合、メモリセルＸ０、又はＳＸ０に予めデータが書き込まれているため、パワーオンリセット動作の後、設定動作が不要であり、半導体記憶装置の起動速度を向上することが可能である。
（第２の実施形態）
図８は、第２の実施形態を示しており、第１の実施形態と同一部分には、同一符号を付し異なる部分についてのみ説明する。
第２の実施形態は、常時、例えば３つのキャパシタが動作するチャージポンプ回路の例を示しており、３つのレギュラーのキャパシタＣ０、Ｃ１、Ｃ２と、スペアのキャパシタＳＣ０、及びこれらキャパシタＣ０、Ｃ１、Ｃ２、ＳＣ０を切り替える選択ゲートとしてのメモリセルＸ０、Ｘ１、Ｘ２、ＳＸ０を有している。
図８において、レギュラーキャパシタＣ１、Ｃ２の各一端は、クロック信号ＣＬＫの供給ノードに接続されている。キャパシタＣ１、Ｃ２の各他端は、配線ａ１、ａ２を介してメモリセルＸ１、Ｘ２の各一端に接続されている。これらメモリセルＸ１、Ｘ２の他端は、配線ｂ０を介してチャージポンプ回路１１の昇圧ノードＮ１に接続されている。
（チャージポンプ回路のテスト動作）
図９は、図８に示すチャージポンプ回路１１のテスト動作を示している。このテスト動作は、図７に示テスト動作とほぼ同様である。
先ず、全てのメモリセルＸ０〜Ｘ２、ＳＸ０が消去され（Ｓ２１）、この後、スペアのメモリセルＳＸ０がプログラムされる（Ｓ２２）。
次いで、キャパシタＣ０、Ｃ１、Ｃ２をメモリセルＸ０、Ｘ１、Ｘ２により昇圧ノードＮ１に接続した状態で、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ２３）。この結果、出力電圧が規定の電圧以上である場合、キャパシタＣ０、Ｃ１、Ｃ２が正常に機能していると判断され、テストが終了される。
一方、ステップＳ２３において、出力電圧が規定の電圧に達していない場合、キャパシタＣ０、Ｃ１、Ｃ２のいずれかにショートなどの不良があると判断される。
キャパシタＣ０、Ｃ１、Ｃ２のいずれかが不良であると判断された場合、全メモリセルＸ０、Ｘ１、Ｘ２、ＳＸ０が再度消去される（Ｓ２４）。
この後、メモリセルＸ０がプログラムされる（Ｓ２５）。
メモリセルＸ０のプログラムが終了した後、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ２６）。この結果、出力電圧が規定の電圧以上である場合、レギュラーのキャパシタＣ１、Ｃ２、及びスペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ２６において、出力電圧が規定の電圧に達していない場合、キャパシタＣ１、Ｃ２、及びスペアのキャパシタＳＣ０の何れかに不良があると判断される。
この場合、全メモリセルＸ０、Ｘ１、Ｘ２、ＳＸ０が再度消去され（Ｓ２４１）、この後、メモリセルＸ１がプログラムされる（Ｓ２５１）。次いで、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ２６１）。この結果、出力電圧が規定の電圧以上である場合、レギュラーのキャパシタＣ０、Ｃ２、及びスペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ２６１において、出力電圧が規定の電圧に達していない場合、キャパシタＣ０、Ｃ２、及びスペアのキャパシタＳＣ０の何れかに不良があると判断される。
この場合、全メモリセルＸ０、Ｘ１、Ｘ２、ＳＸ０が再度消去され（Ｓ２４２）、この後、メモリセルＸ２がプログラムされる（Ｓ２５２）。次いで、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ２６２）。この結果、出力電圧が規定の電圧以上である場合、レギュラーのキャパシタＣ０、Ｃ１、及びスペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ２６２において、出力電圧が規定の電圧に達していない場合、救済不可能であると判断される。
上記第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
しかも、レギュラーのキャパシタが増加した場合においても、これらキャパシタは、積層して形成できるため、チップ面積の増大を抑制することが可能である。また、この場合、選択ゲートとしてのメモリセルの数が増加するが、メモリセルがチップに占める面積は、僅かであるため、チップ面積に影響はない。
（第３の実施形態）
図１０は、第３の実施形態を示している。
上述したように、選択ゲートとしてメモリセルを用いる場合、メモリセルの微細化に伴い、セル電流が減少する傾向にある。このようにセル電流が減少した場合、クロック信号に伴い昇圧ノードＮ１の電位を高速に変化させることできず、チャージポンプ回路１１の能力が低下する。
そこで、第３の実施形態は、複数のメモリセルを並列接続し、実質的なセル電流を増加することにより、チャージポンプ回路１１の能力低下を防止する。
図１０に示すように、例えばキャパシタＣ０の他端と昇圧ノードＮ１との間に複数のメモリセルＸ００、Ｘ０１…Ｘ０ｍが並列接続され、キャパシタＣ１の他端と昇圧ノードＮ１との間に複数のメモリセルＸ１０、Ｘ１１…Ｘ１ｍが並列接続されている。さらに、キャパシタＳＣ０の他端と昇圧ノードＮ１との間に複数のメモリセルＳＸ００、ＳＸ０１…ＳＸ０ｍが並列接続されている。
（チャージポンプ回路のテスト動作）
図１１は、図１０に示すチャージポンプ回路１１のテスト動作を示している。このテスト動作は、図９に示テスト動作とほぼ同様である。
先ず、全てのメモリセルＸ００、Ｘ０１…Ｘ０ｍ、Ｘ１０、Ｘ１１…Ｘ１ｍ、ＳＸ００、ＳＸ０１…ＳＸ０ｍが消去され（Ｓ３１）、この後、スペアのメモリセルＳＸ００、ＳＸ０１…ＳＸ０ｍがプログラムされる（Ｓ３２）。
次いで、キャパシタＣ０、Ｃ１をメモリセルＸ００、Ｘ０１…Ｘ０ｍ、Ｘ１０、Ｘ１１…Ｘ１ｍにより昇圧ノードＮ１に接続した状態で、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ３３）。この結果、出力電圧が規定の電圧以上である場合、キャパシタＣ０、Ｃ１が正常に機能していると判断され、テストが終了される。
一方、ステップＳ３３において、出力電圧が規定の電圧に達していない場合、キャパシタＣ０、Ｃ１のいずれかにショートなどの不良があると判断される。
キャパシタＣ０、Ｃ１のいずれかが不良であると判断された場合、全メモリセルＸ００、Ｘ０１…Ｘ０ｍ、Ｘ１０、Ｘ１１…Ｘ１ｍ、ＳＸ００、ＳＸ０１…ＳＸ０ｍが再度消去される（Ｓ３４）。
この後、メモリセルＸ００、Ｘ０１…Ｘ０ｍがプログラムされる（Ｓ３５）。
メモリセルＸ００、Ｘ０１…Ｘ０ｍのプログラムが終了した後、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ３６）。この結果、出力電圧が規定の電圧以上である場合、レギュラーのキャパシタＣ１及びスペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ３６において、出力電圧が規定の電圧に達していない場合、キャパシタＣ１、及びスペアのキャパシタＳＣ０の何れかに不良があると判断される。
この場合、全メモリセルＸ００、Ｘ０１…Ｘ０ｍ、Ｘ１０、Ｘ１１…Ｘ１ｍ、ＳＸ００、ＳＸ０１…ＳＸ０ｍが再度消去され（Ｓ３４１）、この後、メモリセルＸ１０、Ｘ１１…Ｘ１ｍがプログラムされる（Ｓ３５１）。次いで、チャージポンプ回路１１が駆動され、チャージポンプ回路１１の出力ノードＯＵＴから出力される電圧が規定の電圧以上かどうかが判別される（Ｓ３６１）。この結果、出力電圧が規定の電圧以上である場合、レギュラーのキャパシタＣ０及びスペアのキャパシタＳＣ０が正常に機能していると判断され、テストが終了される。
一方、ステップＳ３６１において、出力電圧が規定の電圧に達していない場合、救済不可能であると判断される。
上記第３の実施形態によっても、第１、第２の実施形態と同様の効果を得ることができる。
しかも、各キャパシタＣ０、Ｃ１、ＳＣ０に、それぞれ複数のメモリセルを並列接続しているため、実質的なセル電流を増加することができる。したがって、昇圧ノードの電位を高速に変化させることが可能であり、チャージポンプ回路１１の効力を向上させることが可能である。
また、この場合、選択ゲートとしてのメモリセルの数が増加するが、メモリセルがチップに占める面積は、僅かであるため、チップ面積に影響はない。
尚、第１乃至第３の実施形態において、チャージポンプ回路１１に用いられるメモリセルは、メモリセルアレイ１に配置されたメモリセルを用いているが、これに限定されるものではなく、例えばメモリセルアレイ1のメモリセルと貫通孔の直径を変えることも可能である。すなわち、チャージポンプ回路１１におけるメモリセルの貫通孔の直径を、メモリセルアレイ1におけるメモリセルの貫通孔の直径よりも大きくすることにより、チャージポンプ回路１１用のメモリセルのセル電流を増大することができる。
また、キャパシタとメモリセルとの間の配線ａ０の長さと、メモリセルと昇圧ノードとの間の配線ｂ０の長さが長いと、これらの配線抵抗が大きくなり、信号の立ち上がり、立ち下がり時間が長くなり、チャージポンプ回路が正常に動作しなくなる。このため、チャージポンプ回路１１用のメモリセルを図３に示す周辺回路４の近傍の領域、又は、周辺回路４内に配置することにより、配線長ａ０、ｂ０を短縮することが可能である。
尚、メモリセルアレイ１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
（付記）
（１） 第１、第２の端部を有し、第１の端部がクロック信号の入力端に接続された第１のキャパシタと、
第３、第４の端部を有し、前記入力端に接続されたスペアとしての第２のキャパシタと、
前記第１のキャパシタの前記第２の端部と前記電圧生成回路の昇圧ノードとの間に接続された第１の選択ゲートと、
前記第２のキャパシタの前記第４の端部と前記電圧生成回路の昇圧ノードとの間に接続された第２の選択ゲートと、
を具備し、前記第１、第２の選択ゲートは、前記電圧生成回路の出力電圧に基づき切り替えられることを特徴とする半導体記憶装置。
（２） 前記第１、第２の選択ゲートは、不揮発性の第１、第２のメモリセルであることを特徴とする（１）記載の半導体記憶装置。
（３） 前記第１、第２のメモリセルは、三次元構造のメモリセルであることを特徴とする（２）記載の半導体記憶装置。
（４） 前記複数のワード線は、第１乃至第４のワード線を含み、
前記第１のキャパシタは、前記第１、第２のワード線と同層の第１、第２の配線層により構成され、前記第２のキャパシタは、前記第３、第４のワード線と同層の第３、第４の配線層により構成されることを特徴とする（３）記載の半導体記憶装置。
（５） 前記第１のキャパシタは、複数の第３のキャパシタにより構成され、
前記第１の選択ゲートは、複数の第３のメモリセルにより構成されることを特徴とする（３）記載の半導体記憶装置。
（６） 前記第１の選択ゲートは、複数の第４のメモリセルにより構成され、
前記第２の選択ゲートは、複数の第５のメモリセルにより構成されることを特徴とする（３）記載の半導体記憶装置。
（７） 前記第１、第２のメモリセルは消去され、その後、前記第２のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、前記第１、第２のメモリセルが消去され、その後、前記第１のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別されることを特徴とする（３）記載の半導体記憶装置。
（８） 複数の前記第３のメモリセル、及び前記第２のメモリセルは消去され、その後、前記第２のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、複数の前記第３のメモリセル、及び前記第２のメモリセルが消去され、その後、複数の前記第３のメモリセルのうちの１つがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別されることを特徴とする（５）記載の半導体記憶装置。
（９） 複数の前記第４のメモリセル、及び複数の前記第５のメモリセルは消去され、その後、複数の前記第５のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、複数の前記第４のメモリセル、及び複数の前記第５のメモリセルが消去され、その後、複数の前記第４メモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別されることを特徴とする（６）記載の半導体記憶装置。
（１０）
前記第１乃至第５のメモリセルは、ＮＡＮＤフラッシュメモリのメモリセルアレイ内に配置されることを特徴とする（１）乃至（９）のいずれかに記載の半導体記憶装置。
（１１）
前記第１乃至第５のメモリセルは、ＮＡＮＤフラッシュメモリの周辺回路領域内に配置されることを特徴とする（１）乃至（９）のいずれかに記載の半導体記憶装置。
１１…チャージポンプ回路、Ｃ０、Ｃ１、Ｃ２…レギュラーのキャパシタ、ＳＣ０…スペアのキャパシタ、Ｘ０、Ｘ１、Ｘ２、Ｘ００〜Ｘ０ｍ、Ｘ１０〜Ｘ１ｍ…レギュラーのメモリセル、ＳＸ０、ＳＸ００〜ＳＸ０ｍ…スペアのメモリセル。

Claims (6)

  1. 第１、第２の端部を有し、第１の端部がクロック信号の入力端に接続された第１のキャパシタと、
    第３、第４の端部を有し、前記入力端に接続されたスペアとしての第２のキャパシタと、
    前記第１のキャパシタの前記第２の端部と前記電圧生成回路の昇圧ノードとの間に接続された第１の選択ゲートと、
    前記第２のキャパシタの前記第４の端部と前記電圧生成回路の昇圧ノードとの間に接続された第２の選択ゲートと、
    を具備し、前記第１、第２の選択ゲートは、前記電圧生成回路の出力電圧に基づき切り替えられることを特徴とする半導体記憶装置。
  2. 前記第１、第２の選択ゲートは、不揮発性の第１、第２のメモリセルであり、
    前記第１、第２のメモリセルは、三次元構造のメモリセルであることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記複数のワード線は、第１乃至第４のワード線を含み、
    前記第１のキャパシタは、前記第１、第２のワード線と同層の第１、第２の配線層により構成され、前記第２のキャパシタは、前記第３、第４のワード線と同層の第３、第４の配線層により構成されることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１、第２のメモリセルは消去され、その後、前記第２のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、前記第１、第２のメモリセルが消去され、その後、前記第１のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別される
    ことを特徴とする請求項３記載の半導体記憶装置。
  5. 前記第１のキャパシタは、複数の第３のキャパシタにより構成され、
    前記第１の選択ゲートは、複数の第３のメモリセルにより構成され、
    複数の前記第３のメモリセル、及び前記第２のメモリセルは消去され、その後、前記第２のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、複数の前記第３のメモリセル、及び前記第２のメモリセルが消去され、その後、複数の前記第３のメモリセルのうちの１つがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別される
    ことを特徴とする請求項２記載の半導体記憶装置。
  6. 前記第１の選択ゲートは、複数の第４のメモリセルにより構成され、
    前記第２の選択ゲートは、複数の第５のメモリセルにより構成され、
    複数の前記第４のメモリセル、及び複数の前記第５のメモリセルは消去され、その後、複数の前記第５のメモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別され、前記出力電圧が正常でない場合、複数の前記第４のメモリセル、及び複数の前記第５のメモリセルが消去され、その後、複数の前記第４メモリセルがプログラムされ、次いで、前記電圧生成回路の出力電圧が判別される
    ことを特徴とする請求項２記載の半導体記憶装置。
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