JP2020035932A - 半導体記憶装置 - Google Patents

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Abstract

【課題】コンタクトプラグとソース層との間における電流リークを抑制することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、基板、基板上に設けられた半導体素子、半導体素子の上方に設けられた下層配線層、および、下層配線層の上方に設けられた第１導電層を含む基体部を備える。積層体が第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む。第１柱状部は、積層体の積層方向に延在し第１導電層と電気的に接続された半導体ボディ、および、複数の導電層と半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む。複数の第１コンタクトが層体の積層方向に延在し、第１導電層に電気的に接続されている。第１導電層は、複数の第１コンタクトのそれぞれの下に分離されて設けられている。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
絶縁膜と導電膜とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造のメモリセルアレイを有する不揮発性メモリが開発されている。このような不揮発性メモリのメモリセルは、積層体と、その積層方向に延在する柱状部との間に設けられる。柱状部に沿って設けられた複数のメモリセルは、電気的に直列に接続され、メモリストリングを構成している。
このようなメモリセルアレイのセル領域間には、メモリセルにソース電圧、信号、電源電圧等を伝達するためにタップ領域が設けられている。タップ領域のコンタクトプラグは、積層体を貫通してソース層やその下にある下層配線に接続される。例えば、下層配線に接続されるコンタクトプラグは、コンタクトホールの内壁に設けられた酸化膜を介してソース層に隣接し、酸化膜によってソース層と電気的に分離された状態で下層配線に接続する。
しかし、ソース層は、メモリストリングにソース電位を与えるためにメモリセルアレイの下方全体に設けられている。このため、酸化膜が破壊されてコンタクトプラグとソース層との間で電流リークが生じると、致命的な不良となるおそれがあった。
特開２０１７−１６３０５７号公報 米国特許第９４３１４１９号公報
コンタクトプラグとソース層との間における電流リークを抑制することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、基板、基板上に設けられた半導体素子、半導体素子の上方に設けられた下層配線層、および、下層配線層の上方に設けられた第１導電層を含む基体部を備える。積層体が第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む。第１柱状部は、積層体の積層方向に延在し第１導電層と電気的に接続された半導体ボディ、および、複数の導電層と半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む。複数の第１コンタクトが層体の積層方向に延在し、第１導電層に電気的に接続されている。第１導電層は、複数の第１コンタクトのそれぞれの下に分離されて設けられている。
第１実施形態に係る半導体記憶装置を例示する模式斜視図。 第１柱状部を例示する模式断面図。 第１柱状部を例示する模式平面図。 第１実施形態に係る半導体装置を例示する模式平面図。 第１実施形態に係る半導体装置を例示する模式平面図。 図５の６−６線に沿った断面図。 図５の７−７線に沿った断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図８に続く、製造方法の一例を示す断面図。 図９に続く、製造方法の一例を示す断面図。 図１０に続く、製造方法の一例を示す断面図。 図１１に続く、製造方法の一例を示す断面図。 図１２に続く、製造方法の一例を示す断面図。 図１３に続く、製造方法の一例を示す断面図。 図１４に続く、製造方法の一例を示す断面図。 図１５に続く、製造方法の一例を示す断面図。 図１６に続く、製造方法の一例を示す断面図。 図１７に続く、製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１００を例示する模式斜視図である。尚、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と交差（例えば、直交）する１つの方向を第１方向とする。第１方向は、例えば、Ｙ軸方向である。Ｚ及びＹ軸方向のそれぞれと交差（例えば、直交）する１つの方向を第２方向とする。第２方向は、例えば、Ｘ軸方向である。
第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。図１に示すように、半導体記憶装置１００は、基体部１と、積層体２と、複数の第１柱状部ＣＬと、複数のビット線ＢＬとを含む。
基体部１は、基板１０と、第１絶縁膜１１と、第１導電層１２、１３とを含む。第１絶縁膜１１は、基板１０上に設けられている。第１導電層１２、１３は、下層導電層１２と、上層導電層１３とを含む。下層導電層１２は、第１絶縁膜１１上に設けられている。上層導電層１３は、下層導電層１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡの基板１０上には、半導体素子が設けられている。半導体素子は、例えば、トランジスタＴｒである。トランジスタＴｒのソース及びドレイン領域はアクティブエリアＡＡに設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路を構成する。第１絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを被覆し保護する。第１絶縁膜１１内には、下層配線１１ａが設けられている。下層配線１１ａは、トランジスタＴｒ等の半導体素子と電気的に接続されている。
本実施形態において、第１導電層１２、１３は、下層導電層１２と、上層導電層１３とを含む積層膜である。下層導電層１２は、導電性金属（例えば、タングステン）、あるいは、金属シリサイド（例えば、タングステンシリサイド（ＷＳｉ））を含む。上層導電層１３は、例えば、ｎ型のドープトポリシリコンを含む。上層導電層１３の一部は、アンドープトポリシリコンであってもよい。第１導電層１２、１３は、第１柱状部ＣＬに接続されており、共通ソース線（ＢＳＬ（Buried Source Line））として機能する。
積層体２は、第１導電層１２、１３の上方（Ｚ軸方向）に位置する。積層体２は、Ｚ軸方向に沿って複数の第２導電層２１および複数の絶縁層２２を交互に含む。第２導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、Ｚ方向に隣接する複数の導電層２１の間に設けられ、これらの導電層２１を絶縁する。第２導電層２１および絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、空洞（ギャップ）であってもよい。
積層体２と、上層導電層１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）でよい。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
第２導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２のうち基体部１に近い側の領域を指し、上部領域は、積層体２のうち基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くてもよい。さらに、最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
図２は、第１柱状部ＣＬを例示する模式断面図である。図３は、第１柱状部ＣＬを例示する模式平面図である。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内および上層導電層１３にかけて設けられている。複数の第１柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０およびコア層２３０を含む。半導体ボディ２１０は、上層導電層１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の第１柱状部ＣＬは、図１のコンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。図５に示すように、第１柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている。
図２および図３に示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。第２導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。第２導電層２１と絶縁層２２との間、および、第２導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープトポリシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬになる第２導電層２１との間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、第２導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２および図３に示すように、第２導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、第２導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。尚、電荷捕獲膜２２２は、一つの導電層２１と半導体ボディ２１０との間において周りを絶縁材料で囲まれた導電性材料としたフローティングゲート構造であってもよい。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図４および図５は、第１実施形態に係る半導体装置を例示する模式平面図である。図４に示すように、積層体２内には、複数の深いスリットＳＴ、および、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層体２内においてＸ軸方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通している。板状部３は、深いスリットＳＴ内に設けられている。板状部３には、例えば、シリコン酸化物が用いられる。板状部３は、積層体２と電気的に絶縁され上層導体層１３と電気的に接続された導電物（図示せず）を含んでいてもよい。浅いスリットＳＨＥは、深いスリットＳＴと同様にＸ軸方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、絶縁物４が設けられている。絶縁物４は、例えば、シリコン酸化物である。
積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。階段部分２ｓには、第２導電層２１（ワード線ＷＬ）のそれぞれに接続されるコンタクトプラグ（図示せず）が設けられている。尚，図６以降において、浅いスリットＳＨＥの図示は省略している。
図４の２つの板状部３によって挟まれた積層体２の部分は、フィンガー（ＦＩＮＧＥＲ）と呼ばれている。隣接する２つのフィンガーは、ブロック（ＢＬＯＣＫ）を構成する。ブロックは、１つのワード線を共有するメモリセルアレイの単位であり、例えば、データ消去の最小単位を構成する。絶縁物４は、フィンガー内に設けられている。板状部３と絶縁物４との間（ＳＴとＳＨＥとの間）の積層体２は、ストリング（ＳＴＲＩＮＧ）と呼ばれている。ドレイン側選択ゲートＳＧＤは、ストリング毎に区切られている。このため、データ書き込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのストリングを選択状態とすることができる。複数の第１柱状部ＣＬのそれぞれは、図２および図３に示す積層体２内に設けられたメモリホールＭＨ内に設けられている。尚、板状部３は、階段部分２ｓにおいて分断されている。これより、隣接するフィンガー間（即ち、１つのブロック）においてワード線が共有されている。また、１ブロックに含まれるフィンガー数、並びに、１フィンガーに含まれるストリング数は、特に限定せず、それぞれ任意に設定可能である。
図５に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。タップ領域は、セル領域同士の間に設けられている。タップ領域は、例えば、セル領域と階段領域との間に設けられていてもよい。タップ領域は、コンタクトプラグ３７ｂおよび３７ｃが設けられる領域である。コンタクトプラグ３７ｂおよび３７ｃのそれぞれは、例えば、Ｚ軸方向に延在している。尚、コンタクトプラグ３７ｂ、３７ｃの周囲に設けられている３６ｂ、３６ｃは、シリコン酸化膜等の絶縁膜である。絶縁膜３６ｂは、コンタクトプラグ３７ｂと積層体２の第２導電層２１との間、並びに、コンタクトプラグ３７ｂと上層導電層１３との間を絶縁するために設けられている。絶縁膜３６ｃは、コンタクトプラグ３７ｃと第２導電層２１との間を絶縁するために設けられている。
第２コンタクトとしてのコンタクトプラグ３７ｂは、第１導電層（ＢＳＬ）１２、１３を貫通してその下の下層配線１１ａに電気的に接続される。コンタクトプラグ３７ｂは、積層体２の上にあるビット線ＢＬ等の上層配線と積層体２の下にある基体部１の回路との間で信号の伝達を行うために設けられている。
一方、第１コンタクトとしてのコンタクトプラグ３７ｃは、第１導電層（ＢＳＬ）１２，１３のうち下層導電層１２に電気的に接続される。コンタクトプラグ３７ｃは、第１導電層（ＢＳＬ）１２、１３にソース電圧を伝達するために設けられている。コンタクトプラグ３７ｃは、セル領域の第１導電層１２、１３と分断されないように、セル領域の近傍（タップ領域の端部）に配置されている。
図５の破線で示す領域Ｒ１２＿１３には、第１導電層１２、１３が残置されている。セル領域およびコンタクトプラグ３７ｃの下には、第１導電層１２、１３が設けられている。これにより、第１導電層１２、１３は、コンタクトプラグ３７ｃからのソース電圧をメモリセルアレイ２ｍに印加することができる。領域Ｒ１３には、上層導電層１３が残置されているが、下層導電層１２は設けられていない。領域Ｒ１３には、コンタクトプラグ３７ｂが設けられており、コンタクトプラグ３７ｂは、下層導電層１２を貫通して下層配線１１ａに電気的に接続される。
ここで、領域Ｒ１２＿１３の第１導電層１２、１３は、コンタクトプラグ３７ｃからその直近のセル領域までの間のタップ領域に設けられている。また、領域Ｒ１３の上層導電層１３は、コンタクトプラグ３７ｂの周辺に設けられている。しかし、領域Ｒ１２＿１３およびＲ１３以外のタップ領域には、第１導電層１２、１３はともに設けられていない。従って、タップ領域の両側にある２つのセル領域およびそれらに対応するコンタクトプラグ３７ｃにおいて、第１導電層１２、１３は、分離（分断）されている。即ち、第１導電層１２、１３はコンタクトプラグ３７ｃのそれぞれの下に個別に分離（分断）されて設けられており、上層導電層１３はコンタクトプラグ３７ｂのそれぞれの周辺領域に島状に個別に分離（分断）されて設けられている。尚、コンタクトプラグ３７ｂは、上層導電層１３を貫通してその下方の下層配線１１ａに接続されている。従って、上層導電層１３は、コンタクトプラグ３７ｂの周辺領域に設けられているものの、コンタクトプラグ３７ｂの下には設けられていない。
タップ領域の両側にある２つのコンタクトプラグ３７ｃは、第１導電層１２、１３に共通のソース電圧を供給するので、電気的には接続されていることが好ましい。従って、これらのコンタクトプラグ３７ｃは、積層体２の上方に設けられる上層配線１５を介して電気的に接続される。
また、コンタクトプラグ３７ｂを形成する際に、下層導電層１２は除かれているものの、上層導電層１３は残置されている。これにより、上層導電層１３をエッチングストッパとして積層体２にコンタクトプラグ３７ｂのためのコンタクトホールを形成することができる。このように、コンタクトプラグ３７ｂの形成の際に、上層導電層１３はエッチングストッパとして機能する。尚、上層導電層１３は設けなくてもよい。よって、上層導電層１３は、コンタクトプラグ３７ｂの周辺領域に残置される。一方、コンタクトホールは、上層導電層１３まで形成された後、さらに下層配線１１ａまで形成される。従って、コンタクトプラグ３７ｂの直下には、上層導電層１３は残置されていない。
このように、本実施形態によれば、第１導電層１２、１３は、領域Ｒ１２＿１３およびＲ１３以外の領域に設けられていない。即ち、コンタクトプラグ３７ｂ、３７ｃのそれぞれに対応する上層導電層１３または下層導電層１２は、コンタクトプラグ３７ｂ、３７ｃのそれぞれの領域に個別に分離して設けられている。これにより、コンタクトプラグ３７ｂ、３７ｃからの電荷が絶縁膜３６ｂ、３６ｃを通過してリークしても、その電荷は、第１導電層１２、１３を介して他のコンタクトプラグ３７ｂ、３７ｃへリークしない。
図６は、図５の６−６線に沿った断面図を示す。図７は、図５の７−７線に沿った断面図である。コンタクトプラグ３７ｂは、積層体２および上層導電層１３を介して下層配線１１ａに接続されている。絶縁膜３６ｂは、コンタクトプラグ３７ｂの周囲に設けられ、コンタクトプラグ３７ｂと第２導電層２１との間、コンタクトプラグ３７ｂと上層導電層１３との間を電気的に分離している。上層導電層１３と下層配線層１１ａとの間には、絶縁膜３６ｂは設けられていても、設けられていなくてもよい。コンタクトプラグ３７ｂの下や周辺には、下層導電層１２は設けられていない。即ち、コンタクトプラグ３７ｂの周辺領域では、上層導電層１３の下に下層導電層１２は設けられておらず、絶縁膜１７が設けられている。上層導電層１３は、コンタクトホールの形成工程においてエッチングストッパとして機能する。上層導電層１３は、例えば、ドープトポリシリコン層であってもよく、ポリシリコンと絶縁膜との積層膜であってもよい。このように、コンタクトプラグ３７ｂは、積層体２および第１導電層１２、１３から絶縁されながら、下層配線１１ａに接続される。これにより、コンタクトプラグ３７ｂは、積層体２の上にあるビット線ＢＬ等の上層配線と、積層体２の下にある基体部１の回路との間で信号の伝達を行うことができる。
コンタクトプラグ３７ｃは、積層体２を介して下層導電層１２に接続されている。コンタクトプラグ３７ｃは、第１導電層１２、１３に電気的に接続される。絶縁膜３６ｃは、コンタクトプラグ３７ｃの周囲に設けられ、コンタクトプラグ３７ｃと第２導電層２１との間を電気的に分離している。第１導電層１２、１３は、コンタクトプラグ３７ｃの下や周辺に設けられている。下層導電層１２は、例えば、タングステンシリサイド層であってもよく、他の導電性金属材料層であってもよい。このように、コンタクトプラグ３７ｃは、積層体２から絶縁されながら、第１導電層１２、１３に電気的に接続される。これにより、コンタクトプラグ３７ｃは、第１導電層１２、１３およびセル領域にソース電圧を与えることができる。即ち、第１導電層１２、１３は、埋め込みソース線（ＢＳＬ）として機能する。
ここで、図５を参照して説明したように、第１導電層１２、１３あるいはその一部は、タップ領域において、コンタクトプラグ３７ｂ、３７ｃの周辺またはその下（即ち、領域Ｒ１２＿１３，Ｒ１３）に設けられている。しかし、第１導電層１２、１３は、領域Ｒ１２＿１３，Ｒ１３以外のタップ領域には設けられていない。従って、絶縁膜３６ｂ、３６ｃが破壊されても、コンタクトプラグ３７ｂ、３７ｃからの電荷は第１導電層１２、１３へリークしない。即ち、本実施形態による半導体記憶装置１００は、コンタクトプラグ３７ｂ、３７ｃが第１導電層１２、１３を介して他のコンタクトプラグ３７ｂ、３７ｃに短絡することを抑制できる。
尚、図６のスリットＳＴは、積層体２をＺ方向に貫通しており、絶縁膜で埋め込まれている。図７のメモリホールＭＨには、図２および図３の構造が形成されている。メモリホールＭＨ内の第１柱状部ＣＬは、第１導電層１２、１３に接続されており、第１導電層１２、１３からソース電圧を受けることができる。
次に、第１実施形態による半導体記憶装置１００の製造方法について説明する。
図８（Ａ）〜図１８（Ｂ）は、第１実施形態による半導体記憶装置１００の製造方法の一例を示す断面図である。図８〜図１８の（Ａ）の図は、図６の断面に対応し、図８〜図１８の（Ｂ）の図は、図７の断面に対応する。
図８（Ａ）および図８（Ｂ）に示すように、素子分離領域１０ｉを基板１０内に形成し、トランジスタＴｒを、アクティブエリアＡＡ内に形成する。次に、第１絶縁膜１１を、基板１０上に形成する。第１絶縁膜１１は、例えば、層間絶縁膜であり、下層配線１１ａを被覆する。下層配線１１ａは、例えば、多層配線層であり、配線１１ａａと、配線１１ａａの上方に設けられた配線１１ａｂとを含む。次に、配線１１ａｂ上に、絶縁膜１１ｄを形成する。絶縁膜１１ｄは、例えば、シリコン酸化物を含む。次に、下層導電層１２を、絶縁膜１１ｄ上に形成する。
次に、リソグラフィ技術およびエッチング技術を用いて、下層導電層１２を加工する。下層導電層１２は、図６および図７のコンタクトプラグ３７ｂの直下およびその周辺領域において除去される。即ち、図５のコンタクトプラグ３７ｂの形成領域（Ｒ１３）にある下層導電層１２が除去される。この段階では、まだ、下層導電層１２は、タップ領域における複数のコンタクトプラグ３７ｃ間において分離されていない。図９（Ａ）および図９（Ｂ）に示すように、下層導電層１２が除去された領域Ｒ１３には、例えば、シリコン酸化膜等の絶縁物１２ａが埋め込まれる。
次に、図１０（Ａ）および図１０（Ｂ）に示すように、半導体層１３１、中間膜１３ａ、犠牲膜１３ｂ、中間膜１３ｃおよび半導体層１３３を、第１導電膜１２および絶縁膜３１上にこの順番で堆積する。半導体層１３１は、例えば、ｎ形のドープトシリコンを含む。中間膜１３ａ、１３ｃは、例えば、シリコン酸化物を含む。犠牲膜１３ｂおよび半導体層１３３は、例えば、ｎ形のドープトシリコン、あるいはアンドープシリコンを含む。以下、半導体層１３１、中間膜１３ａ、犠牲膜１３ｂ、中間膜１３ｃおよび半導体層１３３は、まとめて上層導電層１３とも呼ぶ。
次に、リソグラフィ技術およびエッチング技術を用いて、図１１（Ａ）および図１１（Ｂ）に示すように、上層導電層１３および下層導電層１２を加工する。このとき、上層導電層１３および下層導電層１２は、図６および図７のコンタクトプラグ３７ｂ、３７ｃの直下およびその周辺領域以外の領域において除去される。即ち、図５のコンタクトプラグ３７ｂ、３７ｃの形成領域（Ｒ１３およびＲ１２＿１３）以外の領域にある上層導電層１３および下層導電層１２が除去される。下層導電層１２は、上層導電層１３をマスクとして加工されてもよい。つまり、この工程において、上層導電層１３および下層導電層１２は、同一マスクにて加工される。このエッチング工程において、上層導電層１３および下層導電層１２は、タップ領域における複数のコンタクトプラグ３７ｂ、３７ｃ間において除去される。これにより、コンタクトプラグ３７ｂ、３７ｃは、それぞれ上層導電層１３および下層導電層１２において分離される。
尚、図９（Ａ）および図９（Ｂ）に示すエッチング工程において、下層導電層１２が除去された領域Ｒ１３上には、上層導電層１３が残置されている。即ち、コンタクトプラグ３７ｂの形成領域Ｒ１３において、下層導電層１２は除去されているものの、エッチングストッパとして機能する上層導電層１３は絶縁物１２ａ上に残置される。
また、本実施形態によれば、上層配線１５でコンタクトプラグ３７ｃ間を接続するため、下層導電層１２でコンタクトプラグ３７ｃを接続する必要が無い。従って、同一マスクで上層導電層１３および下層導電層１２を一度にエッチングすることができる。即ち、上層導電層１３のみのパターニング工程が不要となる。
次に、図１２（Ａ）および図１２（Ｂ）に示すように、絶縁膜２ｇを、上層導電層１３上に形成する。絶縁膜２ｇは、例えば、シリコン酸化物、あるいは金属酸化物を含む。次に、半導体層１３４を、絶縁膜２ｇ上に形成する。半導体層１３４は、例えば、ｎ形のドープトシリコンを含む。半導体層１３４は、後に、ソース側選択ゲートＳＧＳのゲート電極となる。次に、半導体層１３４上に、絶縁層２２ｂを形成する。続いて、絶縁層２２ｂ上に、犠牲膜２３と絶縁層２２とを交互に積層する。絶縁層２２および２２ｂのそれぞれは、例えば、シリコン酸化物を含む。犠牲膜２３は、例えば、シリコン窒化物を含む。これにより、上層導電層１３に対してＺ軸方向に積層された積層体２が得られる。
次に、図１２（Ｂ）に示すように、積層体２にメモリホールＭＨを形成する。積層体２に含まれる犠牲膜２３および絶縁層２２の数が多くなると、メモリホールＭＨのアスペクト比が大きくなる。従って、メモリホールＭＨおよび第１柱状部ＣＬは、積層体２の下層部と上層部とで複数回に分けて形成してもよい。例えば、積層体２の下層部を積層した後、第１柱状部ＣＬの下層部を積層体２に形成し、さらに、積層体２の下層部上に積層体２の上層部を積層した後、第１柱状部ＣＬの上部を積層体２の上層部に形成すればよい。
第１柱状部ＣＬの上部を形成する際には、メモリホールＭＨは、積層体２の下層部に設けられた第１柱状部ＣＬの下部まで達するように形成される。さらに、メモリホールＭＨ内に、第１柱状部ＣＬが形成される。これにより、第１柱状部ＣＬは、全体として、積層体２の最上層から上層導電層１３まで達するように、積層体２内にＺ方向に設けられる。第１柱状部ＣＬは、セル領域に設けられる。尚、図１２（Ｂ）以降の図では、第１柱状部ＣＬの詳細な構成の図示を省略している。
次に、リソグラフィ技術およびエッチング技術を用いて、図１３（Ａ）および図１３（Ｂ）に示すように、コンタクトプラグ３７ｂの形成領域にコンタクトホールＣ４＿Ｄ２を形成し、コンタクトプラグ３７ｃの形成領域にコンタクトホールＣＰを形成する。コンタクトホールＣ４＿Ｄ２は、積層体２の最上層から上層導電層１３を貫通して下層配線１１ａに達するコンタクトホールである。コンタクトホールＣＰは、積層体２の最上層から上層導電層１３を貫通して下層導電層１２に達するコンタクトホールである。
ここで、コンタクトホールＣ４＿Ｄ２、ＣＰを形成する際に、コンタクトプラグ３７ｂ、３７ｃの形成領域には、積層体２の下方に上層導電層１３が残置されている。上層導電層１３は、シリコン酸化膜とポリシリコンとの積層膜（１３３、１３ａ、１３ｂ、１３ｃ、１３１）を有し、エッチングストッパとして機能する。従って、コンタクトホールＣ４＿Ｄ２、ＣＰは、積層体２から上層導電層１３まで高速でエッチングし、上層導電層１３に達した後、配線１１ａｂまたは下層導電層１２まで低速でエッチングする。これにより、コンタクトホールＣ４＿Ｄ２、ＣＰを精度良く、所望の深さおよび所望の大きさに形成することができる。尚、コンタクトプラグ３７ｂの形成領域には導電層１３は無くてもよい。この場合、コンタクトホールＣ４ Ｄ２、ＣＰの形成時に、積層体２から配線１１ａｂまたは下層導電層１２まで高速でエッチングすることができる。これにより、コンタクトホールＣ４ Ｄ２、ＣＰのエッチング時間を短縮することができる。
次に、図１４（Ａ）および図１４（Ｂ）に示すように、コンタクトホールＣ４＿Ｄ２、Ｃｐの内面に絶縁膜３６ｂ、３６ｃを形成する。さらに、コンタクトホールＣ４＿Ｄ２、Ｃｐの内部に、コンタクトプラグ３７ｂ、３７ｃが形成される。絶縁膜３６ｂ、３６ｃは、例えば、シリコン酸化膜である。コンタクトプラグ３７ｂ、３７ｃは、例えば、タングステン等の導電性金属でよい。これにより、コンタクトプラグ３７ｂは、第１導電層１２、１３から絶縁されたまま、配線１１ａｂに電気的に接続される。コンタクトプラグ３７ｃは、第１導電層１２、１３の下層導電層１２に電気的に接続される。
次に、図１５（Ａ）に示すようにスリットＳＴを形成する。スリットＳＴは、積層体２の最上層から上層導電層１３の犠牲膜１３ｂに達するように形成される。尚、図１５（Ａ）では、スリットＳＴは、絶縁膜１２ｂ上にあるが、他の断面において、犠牲膜１３ｂに通じている（図示せず）。次に、スリットＳＴの内面に絶縁膜２４を形成する。絶縁膜２４は、例えば、シリコン窒化膜を含む。
次に、スリットＳＴを介して犠牲膜１３ｃを等方的にエッチングする。このとき、犠牲膜１３ｃが、例えば、ポリシリコンであれば、スリットＳＴ内の絶縁膜２４に対して選択的にエッチングされる。次に、図示しないが、第１柱状部ＣＬのカバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３（図２および図３参照）を除去する。このとき、中間膜１３ａ、１３ｃも同時にエッチングされる。これにより、図１６（Ｂ）に示すように、空洞部２５が第１柱状部ＣＬの半導体ボディ２１０の周囲に形成される。
尚、図１６（Ａ）および図１６（Ｂ）では、コンタクトプラグ３７ｂ、３７ｃの形成領域には、中間層１３ａ、１３ｃおよび犠牲膜１３ｂが残置されている。しかし、空洞部２５は、スリットＳＴを介して図５の領域Ｒ１２＿１３全体に設けられてもよい。従って、領域Ｒ１２＿１３にあるコンタクトプラグ３７ｃの形成領域の中間層１３ａ、１３ｃおよび犠牲膜１３ｂは除去され、空洞部２５が形成されてもよい。
次に、図１７（Ａ）および図１７（Ｂ）に示すように、スリットＳＴを介して、空洞部２５内に導電層２６を埋め込む。導電層２６は、例えば、ｎ形のドープトシリコンである。導電層２６は、第１柱状部ＣＬの半導体ボディ２１０に電気的に接続される。これにより、半導体ボディ２１０と第１導電層（ＢＳＬ）１２、１３とが電気的に接続される。その結果、第１導電層（ＢＳＬ）１２、１３が、メモリセルＭＣのチャネル領域となる半導体ボディ２１０にソース電圧を印加することができる。
次に、スリットＳＴ内の絶縁膜２４を除去して、積層体２の犠牲膜２３をエッチングし除去する。犠牲膜２３は、例えば、シリコン窒化膜であり、熱リン酸溶液でウェットエッチングされる。これにより、絶縁層２２を残置させたまま、犠牲膜２３を選択的に除去することができる。さらに、犠牲膜２３が除去された空間に、第２導電層２１の材料（例えば、タングステン）が埋め込まれる。これにより、図１８（Ａ）および図１８（Ｂ）に示すように、積層体２の犠牲膜２３が第２導電層２１に置換される。
次に、スリットＳＴをシリコン酸化膜等の絶縁膜で充填し、板状部３を形成する。
次に、積層体２上に多層配線層を形成する。これより、図１８（Ａ）および図１８（Ｂ）に示す構造が得られる。ここで、図５を参照して説明したように、第１導電層１２、１３は、コンタクトプラグ３７ｃの領域１２＿１３のそれぞれにおいて個別に分離されている。コンタクトプラグ３７ｃは、共通ソース電圧を伝達するコンタクトであるので、互いに接続する必要がある。そこで、本実施形態では、複数のコンタクトプラグ３７ｃを上層配線１５で接続している。上層配線１５は、積層体２の上方に形成される配線であり、上層コンタクト３８を介してコンタクトプラグ３７ｃに電気的に接続されている。
その後、ビット線ＢＬ等を形成することによって、図１に示す半導体記憶装置１００が完成する。
本実施形態によれば、図５の領域Ｒ１２＿１３の第１導電層１２、１３は、コンタクトプラグ３７ｃから直近のセル領域までの間のタップ領域に延在している。また、領域Ｒ１３の上層導電層１３は、コンタクトプラグ３７ｂのそれぞれの周辺に設けられている。一方、領域Ｒ１２＿１３およびＲ１３以外のタップ領域には、第１導電層１２、１３は設けられていない。従って、タップ領域の両側にある２つのセル領域およびそれらに対応するコンタクトプラグ３７ｃの領域Ｒ１２＿１３の第１導電層１２、１３は、互いに分離（分断）されている。また、上層導電層１３は、各コンタクトプラグ３７ｂの周辺領域に島状に分離（分断）されて設けられている。従って、コンタクトプラグ３７ｂ、３７ｃは、第１導電層１２、１３を介して、他のコンタクトプラグ３７ｂあるいは３７ｃに短絡しない。これにより、本実施形態による半導体記憶装置１００は、コンタクトプラグ３７ｂ、３７ｃからの電荷のリークを抑制することができる。
また、上層配線１５がコンタクトプラグ３７ｃを接続するため、下層導電層１２でコンタクトプラグ３７ｃを接続する必要が無く、同一マスクで上層導電層１３および下層導電層１２を一度にエッチングすることができる。従って、上層導電層１３のみのパターニング工程が不要となる。
また、コンタクトプラグ３７ｂ、３７ｃを形成する際に、上層導電層１３は残置されている。これにより、上層導電層１３は、コンタクトプラグ３７ｂ、３７ｃの形成時におけるエッチングストッパとして機能する。
（変形例）
第１実施形態による下層導電層１２には、例えば、タングステンシリサイド等の金属シリサイドあるいは金属材料を用いている。これに対し、第２実施形態による下層導電層１２には、上層導電層１３の半導体層１３１と同様に、半導体材料が用いられている。例えば、下層導電層１２には、ｎ型のドープトシリコンが用いられる。これにより、下層導電層１２は、上層導電層１３の半導体層１３１と一体の半導体層となる。このように、下層導電層１２には、金属シリサイドあるいは金属材料に代えて、ドープトポリシリコンを用いてもよい。このようにしても、第２実施形態は、本実施形態の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体記憶装置、１ 基体部、２ 積層体、ＣＬ 第１柱状部、ＢＬ ビット線、ＷＬ ワード線、１０ 基板、１１第１絶縁膜、１１ａ 下層配線、１２，１３ 第１導電層（下層導電層、上層導電層）、ＭＨ メモリホール、ＳＴ スリット、３７ｂ，３７ｃ コンタクトプラグ

Claims (6)

  1. 基板、前記基板上に設けられた半導体素子、前記半導体素子の上方に設けられた下層配線層、および、前記下層配線層の上方に設けられた第１導電層を含む基体部と、
    前記第１導電層の上方に設けられ、交互に積層された複数の第２導電層および複数の絶縁層を含む積層体と、
    前記積層体の積層方向に延在し前記第１導電層と電気的に接続された半導体ボディ、および、前記複数の導電層と前記半導体ボディとの間に電荷捕獲部を有するメモリ膜を含む第１柱状部と、
    前記積層体の積層方向に延在し、前記第１導電層に電気的に接続された複数の第１コンタクトとを備え、
    前記第１導電層は、前記複数の第１コンタクトのそれぞれの下に分離されて設けられている、半導体記憶装置。
  2. 前記積層体の積層方向に延在し、前記下層配線層に電気的に接続された複数の第２コンタクトをさらに備え、
    前記第１導電層は、前記第２コンタクトのそれぞれの周辺領域に分離されて設けられているが、該第２コンタクトの下には設けられていない、請求項１に記載の半導体記憶装置。
  3. 前記第１導電層は、上層導電層と下層導電層とを含み、
    前記上層導電層は、前記第１および第２コンタクトの周辺領域に設けられており、
    前記下層導電層は、前記第１コンタクトの下には設けられておらず、前記第２コンタクトの下に設けられている、請求項２に記載の半導体記憶装置。
  4. 前記上層導電層は、ドープトポリシリコン層であり、
    前記下層導電層は、金属層または金属シリサイド層である、請求項３に記載の半導体記憶装置。
  5. 前記上層導電層および前記下層導電層は、ドープトポリシリコン層である、請求項３に記載の半導体記憶装置。
  6. 前記積層体の上方に設けられ、前記複数の第２コンタクトを電気的に接続する上層配線層をさらに備えた、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
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