JP2023039629A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】下部アレイと上部アレイとの間の接続部のオン抵抗の上昇を抑制する。【解決手段】メモリは、第１方向に積層され互いに電気的に分離された複数の第１電極膜を含む第１積層体を備える。第２積層体は、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２電極膜を含む。第１柱状部は、第１積層体内に第１方向に延伸し、第１絶縁膜、第１電荷蓄積膜、第２絶縁膜、および第１半導体層を含む。第２柱状部は、第２積層体内に第１方向に延伸し、第３絶縁膜、第２電荷蓄積膜、第４絶縁膜および第２半導体層を含む。接続部は、第１柱状部と第２柱状部との間に設けられ、第１絶縁膜と第３絶縁膜との間、第１電荷蓄積膜と第２電荷蓄積膜との間、第２絶縁膜と第４絶縁膜との間を、第１および第２柱状部の全体に亘って分断しており、かつ、第１半導体層と第２半導体層との間を電気的に接続する。【選択図】図４

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等の半導体装置において、複数のメモリセルを３次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイの積層数は、年々、増大化しており、メモリセルアレイは、下部アレイと上部アレイとに分けて形成されることもある。
このようにメモリセルアレイを下部アレイと上部アレイとを分けて形成する場合、下部アレイと上部アレイとの接続部（ジョイント部）においてチャネル半導体層がワード線から比較的遠く、オンし難くなる。この場合、ジョイント部のチャネル半導体層のオン抵抗が高くなり、メモリセルアレイからのセル電流が低下してしまう。
特開２０２０－０３５９７７号公報（米国特許第１０９５７７０２号） 特開２０２０－０４７７５４号公報（米国特許第１０９８５１７５号） 特開２０２０－０４７８４８号公報（米国特許第１０８７９２６１号） 米国特許公開第２０１７／０２３６８３５号
メモリセルアレイの下部アレイと上部アレイとの間の接続部におけるオン抵抗を低下させることができる半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、第１方向に積層され互いに電気的に分離された複数の第１電極膜を含む第１積層体を備える。第２積層体は、第１積層体の上方に設けられ、第１方向に積層され互いに電気的に分離された複数の第２電極膜を含む。第１柱状部は、第１積層体内に第１方向に延伸するように設けられ、第１絶縁膜、第１電荷蓄積膜、第２絶縁膜、および第１半導体層を含む。第２柱状部は、第２積層体内に第１方向に延伸するように設けられ、第３絶縁膜、第２電荷蓄積膜、第４絶縁膜および第２半導体層を含む。接続部は、第１柱状部と第２柱状部との間に設けられ、第１絶縁膜と第３絶縁膜との間、第１電荷蓄積膜と第２電荷蓄積膜との間、第２絶縁膜と第４絶縁膜との間を、第１および第２柱状部の全体に亘って分断しており、かつ、第１半導体層と第２半導体層との間を電気的に接続する。
第１実施形態に係る半導体記憶装置を例示する模式斜視図。 図１Ａ中の積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る半導体装置を例示する模式平面図。 積層体のより詳細な構成例を示す断面図。 上部アレイと下部アレイとの間のジョイント部の構成例を示す断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図６に続く、半導体記憶装置の製造方法を示す断面図。 図７に続く、半導体記憶装置の製造方法を示す断面図。 図８に続く、半導体記憶装置の製造方法を示す断面図。 図９に続く、半導体記憶装置の製造方法を示す断面図。 図１０に続く、半導体記憶装置の製造方法を示す断面図。 図１１に続く、半導体記憶装置の製造方法を示す断面図。 図１２に続く、半導体記憶装置の製造方法を示す断面図。 図１３に続く、半導体記憶装置の製造方法を示す断面図。 図１４に続く、半導体記憶装置の製造方法を示す断面図。 第２実施形態による上部アレイと下部アレイとの間のジョイント部の構成例を示す断面図。 第２実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図１７に続く、半導体記憶装置の製造方法を示す断面図。 図１８に続く、半導体記憶装置の製造方法を示す断面図。 図１９に続く、半導体記憶装置の製造方法を示す断面図。 第３実施形態による半導体記憶装置の上部アレイと下部アレイとの間のジョイント部の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００ａを例示する模式斜視図である。図１Ｂは、図１Ａ中の積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体装置を例示する模式平面図である。
図１Ａに示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（図１Ｂの板状部３）と、浅いスリットＳＨＥ（図１Ｂの板状部４）と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、層間絶縁膜１１、ソース層ＳＬを含む。層間絶縁膜１１は、基板１０上に設けられている。ソース層ＳＬは、層間絶縁膜１１上に設けられている。
基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物（ＳｉＯ２）を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。ＣＭＯＳ回路は、ソース層ＳＬの下方に設けられ、基板１０上に設けられている。層間絶縁膜１１は、例えば、シリコン酸化物を含み、トランジスタＴｒを被覆する。層間絶縁膜１１内には、配線１１ａが設けられている。配線１１ａの一部は、トランジスタＴｒと電気的に接続される。ソース層ＳＬには、例えば、ドープドシリコン、タングステン（Ｗ）等の導電性材料が用いられている。ソース層ＳＬは複数の層によって構成され、その一部は、アンドープのシリコンを含んでいてもよい。ソース層ＳＬは、メモリセルアレイ（図１Ｂの２ｍ）の共通ソースラインとして機能する。
積層体２は、基板１０の上方に設けられており、ソース層ＳＬに対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の電極膜２１及び複数の絶縁膜２２を交互に積層して構成されている。電極膜２１は、導電性金属、例えば、タングステンを含む。絶縁膜２２は、例えば、シリコン酸化物を含む。絶縁膜２２は、電極膜２１同士を電気的に分離する。電極膜２１及び絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、エアギャップであってもよい。積層体２と、ソース層ＳＬとの間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物でもよい。
電極膜２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２において、基体部１に近い側の領域を指す。上部領域は、積層体２において、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁膜２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁膜２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられた配線である。板状部３は、深いスリットＳＴの内壁に設けられた絶縁膜（図示せず）によって積層体２と電気的に絶縁され、かつ、深いスリットＳＴ内に埋め込まれソース層ＳＬと電気的に接続された導電膜（第２導電膜）で構成されている。尚、板状部３は、例えば、シリコン酸化膜等の絶縁材料で充填されている場合もある。一方、浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤが設けられた積層体２の上部領域を貫通する。浅いスリットＳＨＥ内には、例えば、板状部４が設けられている（図１Ｂ）。板状部４は、例えば、シリコン酸化物である。
図１Ｂに示すように、積層体２は、階段領域２ｓと、メモリセルアレイ２ｍとを含む。階段領域２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段領域２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段領域２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段領域２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
図３に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段領域２ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、電極膜２１と電気的に接続される。配線３７ｂは、例えば、ソース層ＳＬと電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。
図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。板状部４は、ブロック内に設けられている。板状部３と板状部４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。
図２Ａに示すように、複数の柱状部ＣＬのそれぞれは、積層体２内に形成されたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及びソース層ＳＬ内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、ソース層ＳＬと電気的に接続されている。電荷蓄積部材としてのメモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。
図２Ｂに示すように、Ｚ方向から見た平面視（Ｘ－Ｙ平面）において、メモリホールＭＨの形状は、例えば、略円形又は略楕円形である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２２１ａが設けられていてもよい。ブロック絶縁膜２２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、及び、電極膜２１とメモリ膜２２０との間には、バリア膜２２１ｂが設けられていてもよい。バリア膜２２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンが選ばれる。ブロック絶縁膜２２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２２１ｂは、電極膜２１とブロック絶縁膜２２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、カバー絶縁膜２２１、電荷蓄積膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁膜２２と電荷蓄積膜２２２との間、並びに、ブロック絶縁膜２２１ａと電荷蓄積膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷蓄積膜２２２がエッチングされないように保護する。
電荷蓄積膜２２２は、ブロック絶縁膜２２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷蓄積膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷蓄積膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷蓄積膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図３の複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に形成されたホール内に設けられている。ホールは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及びソース層ＳＬ内にかけて設けられている。柱状部ＣＬＨＲのそれぞれは、少なくとも絶縁物を含む。絶縁物は、例えば、シリコン酸化物である。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。また、複数の柱状部ＣＬＣ４が、積層体２のタップ領域（Tap）内に設けられている。柱状部ＣＬＣ４のそれぞれは、配線３７ｂまたは３７ｃを含む。配線３７ｂは、絶縁物３６ｂによって積層体２から電気的に絶縁されている。配線３７ｂは、ソース層ＳＬに電気的に接続されている。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、配線１１ａのいずれかに電気的に接続されている。階段領域（Staircase）は、積層体２内の電極膜２１に対するコンタクトとして機能する配線３７ａ、及び配線３７ａの周囲に設けられた絶縁物３６ａをさらに含む。
柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つの深いスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図３の枠Ｂ４に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬには、メモリセルは形成されない。
このような立体型メモリセルアレイ２ｍは、積層数の増大に伴い、複数回に分けて形成される場合がある。これは、メモリセルアレイ２ｍの積層体が厚くなると、メモリホールＭＨを所望の形状に形成することが困難になるからである。例えば、メモリセルアレイ２ｍは、図４に示すように、下部アレイＬ２ｍと上部アレイＵ２ｍとの２つの積層体に分けて形成される場合がある。
図４は、積層体２のより詳細な構成例を示す断面図である。メモリセルアレイ２ｍは、下部アレイＬ２ｍと、上部アレイＵ２ｍとを含む。
第１積層体としての下部アレイＬ２ｍは、ソース層ＳＬ上に設けられている。下部アレイＬ２ｍは、エピタキシャルシリコン層７０を介してソース層ＳＬに電極的に接続されている。尚、ソース層ＳＬがシリコン単結晶である場合に、エピタキシャルシリコン層７０をソース層ＳＬ上に成長させることができる。第２積層体としての上部アレイＵ２ｍは、下部アレイＬ２ｍの上方に設けられている。下部アレイＬ２ｍおよび上部アレイＵ２ｍは、それぞれＺ方向に交互に積層された複数の電極膜２１と複数の絶縁膜２２とを含む。Ｚ方向に隣接する電極膜２１は、絶縁膜２２によって電気的に分離されている。絶縁膜２２は、Ｚ方向に隣接する電極膜２１間に設けられており、これらの電極膜２１を電気的に分離している。
メモリセルアレイ２ｍの上部アレイＵ２ｍおよび下部アレイＬ２ｍ内には、複数の柱状部ＣＬが、Ｚ方向に延伸するように設けられている。各柱状部ＣＬは、下部柱状部ＬＣＬと上部柱状部ＵＣＬとを含む。下部柱状部ＬＣＬは、下部アレイＬ２ｍ内にＺ方向に延伸するように設けられ、下部アレイＬ２ｍを貫通してソース層ＳＬに達している。上部柱状部ＵＣＬは、上部アレイＵ２ｍ内にＺ方向に延伸するように設けられ、上部アレイＵ２ｍを貫通している。上部柱状部ＵＣＬおよび下部柱状部ＬＣＬは、ともに図２Ａおよび図２Ｂを参照して説明した構成を有する。従って、上部柱状部ＵＣＬは、上部メモリホールＵＭＨ内に、図２Ａおよび図２Ｂのメモリ膜２２０、半導体ボディ２１０およびコア層２３０を有する。下部柱状部ＬＣＬは、下部メモリホールＬＭＨ内に、図２Ａおよび図２Ｂのメモリ膜２２０、半導体ボディ２１０およびコア層２３０を有する。
上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、第６絶縁膜としての中間膜５０が設けられている。中間膜５０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。
図５は、上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴの構成例を示す断面図である。尚、上部柱状部ＵＣＬのメモリ膜２２０、半導体ボディ２１０およびコア層２３０は、便宜的に、メモリ膜２２０Ｕ、半導体ボディ２１０Ｕおよびコア層２３０Ｕと呼ぶ。下部柱状部ＬＣＬのメモリ膜２２０、半導体ボディ２１０およびコア層２３０は、便宜的に、メモリ膜２２０Ｌ、半導体ボディ２１０Ｌおよびコア層２３０Ｌと呼ぶ。また、ジョイント部ＪＴの半導体ボディ２１０およびコア層２３０は、便宜的に、半導体ボディ２１０Ｊおよびコア層２３０Ｊと呼ぶ。
上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴには、中間膜５０が設けられている。中間膜５０には、例えば、シリコン酸化膜等の絶縁膜が用いられている。
また、中間膜５０は、柱状部ＣＬの中心から離れる方向（Ｘ方向、Ｙ方向）に後退している。即ち、ジョイント部ＪＴにおいて、中間膜５０は、上部アレイＵ２ｍおよび下部アレイＬ２ｍよりもＸ方向および／またはＹ方向に窪んでおり、窪みＲＣＳを形成している。
半導体ボディ２１０Ｊおよびコア層２３０Ｊは、窪みＲＣＳに埋め込まれており、接続部６０を構成している。接続部６０は、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間に設けられている。接続部６０は、カバー絶縁膜２２１Ｕとカバー絶縁膜２２１Ｌとの間、電荷蓄積膜２２２Ｕと電荷蓄積膜２２２Ｌとの間、トンネル絶縁膜２２３Ｕとトンネル絶縁膜２２３Ｌとの間を、上部柱状部ＵＣＬおよび下部柱状部ＬＣＬの全体（全周）に亘って分断している。即ち、接続部６０は、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間で、メモリ膜２２０Ｕとメモリ膜２２０Ｌとを分断している。
半導体ボディ２１０Ｊは、半導体ボディ２１０Ｕと半導体ボディ２１０Ｌとの間に連続して繋がっておりこれらの間を電気的に接続する。本実施形態において、半導体ボディ２１０Ｕ、２１０Ｊ、２１０Ｌは、上部柱状部ＵＣＬ、接続部６０および下部柱状部ＬＣＬにおいて１つの半導体層（例えば、ドープドシリコン等）で構成されており、Ｘ方向またはＹ方向に凸状に屈曲してメモリ膜２２０Ｕとメモリ膜２２０Ｌとの間を分断している。即ち、半導体ボディ２１０Ｊおよびコア層２３０Ｊは、中間膜５０内において、Ｘ方向またはＹ方向に突出している。このように、接続部６０の形状によって、ジョイント部ＪＴのうち接続部６０の部分にはメモリ膜２２０が設けられていない。
半導体ボディ２１０Ｊの内部は、第５絶縁膜としてのコア層２３０Ｊが設けられている。コア層２３０Ｊは、半導体ボディ２１０Ｊの内面に沿って設けられており、その内部には空洞としてのボイドＶＤを有する。
本実施形態によれば、ジョイント部ＪＴのうち接続部６０の周囲にメモリ膜２２０が設けられていない。よって、接続部６０の半導体ボディ２１０Ｊは、中間膜５０に直接接触している。接続部６０の多くの部分において、半導体ボディ２１０Ｊとワード線ＷＬとの間に中間膜５０（例えば、シリコン酸化膜）のみが介在している。
接続部６０の周囲にメモリ膜２２０が設けられていないことによって、半導体ボディ２１０Ｊから下部アレイＬ２ｍの最上層のワード線ＷＬまでの距離ＤＬ、並びに、半導体ボディ２１０Ｊから上部アレイＵ２ｍの最下層のワード線ＷＬまでの距離ＤＵが比較的短くなる。すなわち、下部アレイＬ２ｍおよび上部アレイＵ２ｍのワード線ＷＬと接続部６０の半導体ボディ２１０Jとの間に介在する絶縁膜が薄くなり、ワード線ＷＬと半導体ボディ２１０Jとの間の静電容量が大きくなる。これにより、ワード線ＷＬの電位によって半導体ボディ２１０Jにキャリアが誘起され易くなる。
もし、接続部６０の周囲がメモリ膜２２０で被覆されている場合、半導体ボディ２１０Ｊとワード線ＷＬとの間にメモリ膜２２０が必然的に介在するため、比誘電率の観点において、ワード線ＷＬの電界が半導体ボディ２１０Ｊに印加され難くなる。また、この場合、半導体ボディ２１０Ｊとワード線ＷＬとの間の距離が大きくなるため、ワード線ＷＬの電界が半導体ボディ２１０Ｊに印加され難くなる。
これに対し、本実施形態のように、接続部６０の周囲にメモリ膜２２０が設けられていないことによって、ワード線ＷＬからの電界が比較的印加されやすくなる。これにより、ワード線ＷＬにオン電圧が印加されたときに、半導体ボディ２１０Ｊは反転しやすくなり、オン抵抗が低下する。その結果、ジョイント部ＪＴにおけるオン抵抗が低くなり、セル電流Ｉｃｅｌｌが流れやすくなる。これは、メモリセルＭＣのデータの正確な検出を可能にする。
次に、第１実施形態による半導体記憶装置１００ａの製造方法を説明する。
図６～図１５は、第１実施形態による半導体記憶装置１００ａの製造方法の一例を示す断面図である。図１に示す基体部１を形成する。まず、基板１０上にトランジスタＴｒ（ＣＭＯＳ回路）が形成され、トランジスタＴｒを層間絶縁膜１１で被覆する。層間絶縁膜１１には、配線１１ａが形成される。層間絶縁膜１１上には、ソース層ＳＬが形成される。
次に、基体部１の上方に、複数の犠牲膜２１ａと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、下部アレイＬ２ｍの領域に、犠牲膜２１ａと絶縁膜２２との積層体Ｌ２ｍが形成される。犠牲膜２１ａには、例えば、シリコン窒化膜等の絶縁材料が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。第１層としての犠牲膜２１ａは、Ｚ方向に積層され、互いに絶縁膜２２によって離隔されている。尚、犠牲膜２１ａは、後の工程において、電極膜２１に置換される。
次に、積層体Ｌ２ｍ上に第６絶縁膜としての中間膜５０を形成する。中間膜５０には、例えば、シリコン酸化膜が用いられる。
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法等を用いて、中間膜５０および積層体Ｌ２ｍ内にＺ方向に延伸し、積層体Ｌ２ｍを貫通する下部メモリホールＬＭＨを形成する。尚、ソース層ＳＬがシリコン単結晶である場合に、エピタキシャルシリコン層７０をソース層ＳＬ上に成長させることができる。ソース層ＳＬが他の導電材料である場合には、エピタキシャルシリコン層７０は省略され得る。また、ソース層ＳＬと下部メモリホールＬＭＨとの接続構造については、これに限定されず、他の任意の構造でも良い。
次に、下部メモリホールＬＭＨの底部にエピタキシャルシリコン層７０を形成する。エピタキシャルシリコン層７０は、高濃度不純物を含有するシリコン層であり、ソース層ＳＬに電気的に接続される。
次に、下部メモリホールＬＭＨの内壁にメモリ膜２２０Ｌを形成する。例えば、下部メモリホールＬＭＨの内壁に、カバー絶縁膜２２１Ｌ、電荷蓄積膜２２２Ｌおよびトンネル絶縁膜２２３Ｌをこの順番に堆積する。次に、下部メモリホールＬＭＨの側壁にあるメモリ膜２２０Ｌを残置させたまま、下部メモリホールＬＭＨの底部にあるメモリ膜２２０Ｌを除去する。これにより、図６に示す構造が得られる。
次に、図７に示すように、下部メモリホールＬＭＨ内に犠牲膜８０を埋め込む。犠牲膜８０には、例えば、カーボン、窒化チタン等のように、シリコン窒化膜、シリコン酸化膜及びシリコンに対して選択的にエッチング可能な材料が用いられる。犠牲膜８０は、その上面が積層体Ｌ２ｍの上面または中間膜５０の底面の高さ位置の近傍までエッチバックされる。
次に、図８に示すように、犠牲膜８０をマスクとして用いて、メモリ膜２２０Ｌをエッチングする。これにより、中間膜５０の上面Ｆ５０ａおよび側面Ｆ５０ｂにおいて露出されたメモリ膜２２０が除去される。積層体Ｌ２ｍの下部メモリホールＬＭＨ内のメモリ膜２２０は残置される。このように、中間膜５０の側面Ｆ５０ｂには、メモリ膜２２０Ｌが設けられない。
次に、図９に示すように、犠牲膜８０を中間膜５０の下部メモリホールＬＭＨ内に再度埋め込む。該犠牲膜８０を中間膜５０の上面Ｆ５０ａが露出されるまで研磨する。これにより、犠牲膜８０が中間膜５０の側面Ｆ５０ｂに直接接触し、犠牲膜８０と中間膜５０との間には、メモリ膜２２０Ｌは介在しない。
次に、中間膜５０上に、複数の犠牲膜２１ａと複数の絶縁膜２２とをＺ方向に交互に積層する。これにより、図１０に示すように、上部アレイＵ２ｍの領域に、犠牲膜２１ａと絶縁膜２２との積層体Ｕ２ｍが形成される。積層体Ｕ２ｍの犠牲膜２１ａおよび絶縁膜２２は、それぞれ積層体Ｌ２ｍの犠牲膜２１ａおよび絶縁膜２２と同一材料でよい。第２層としての犠牲膜２１ａは、Ｚ方向に積層され、互いに絶縁膜２２によって離隔されている。尚、犠牲膜２１ａは、後の工程において、電極膜２１に置換される。
次に、絶縁膜５５を積層体Ｕ２ｍ上に形成する。
次に、図１１に示すように、リソグラフィ技術およびＲＩＥ法等を用いて、絶縁膜５５および積層体Ｕ２ｍ内にＺ方向に延伸し、積層体Ｕ２ｍを貫通する上部メモリホールＵＭＨを形成する。上部メモリホールＵＭＨは、犠牲膜８０に達するように形成される。
次に、上部メモリホールＵＭＨの内壁にメモリ膜２２０Ｕを形成する。例えば、上部メモリホールＵＭＨの内壁に、カバー絶縁膜２２１Ｕ、電荷蓄積膜２２２Ｕおよびトンネル絶縁膜２２３Ｕをこの順番に堆積する。これにより、図１１に示す構造が得られる。
次に、図１２に示すように、メモリ膜２２０Ｕをエッチバックすることによって、上部メモリホールＵＭＨの側壁のメモリ膜２２０Ｕを残置させたまま、底部にあるメモリ膜２２０Ｕを除去する。
次に、図１３に示すように、上部メモリホールＵＭＨを介して、下部メモリホールＬＭＨおよび中間膜５０内の犠牲膜８０を除去する。これにより、上部メモリホールＵＭＨと下部メモリホールＬＭＨとは、ジョイント部ＪＴの中間膜５０のホールを介して連通する。ここで、中間膜５０にある下部メモリホールＬＭＨの側面には、メモリ膜２２０Ｌ、２２０Ｕは形成されていない。
次に、図１４に示すように、上部メモリホールＵＭＨ内に半導体ボディ２１０Ｕを形成し、下部メモリホールＬＭＨ内に半導体ボディ２１０Ｌ層を形成する。ジョイント部ＪＴの中間膜５０のホール内に第３半導体層としての半導体ボディ２１０Ｊを形成する。半導体ボディ２１０Ｕ、２１０Ｌ、２１０Ｊは、同一工程において形成される。従って、半導体ボディ２１０Ｊは、半導体ボディ２１０Ｕと半導体ボディ２１０Ｌとの間で連続しており、半導体ボディ２１０Ｕ、２１０Ｌと同一の材料（例えば、シリコン）で構成される。
次に、図１５に示すように、上部メモリホールＵＭＨおよび下部メモリホールＬＭＨ内の半導体ボディ２１０Ｕ、２１０Ｌの内側にコア層２３０Ｕ、２３０Ｌを充填する。また、ジョイント部ＪＴの中間膜５０の下部メモリホールＬＭＨの内側にコア層２３０Ｊを充填する。コア層２３０Ｕ、２３０Ｌ、２３０Ｊには、例えば、シリコン酸化膜等の絶縁膜が用いられる。これにより、上部メモリホールＵＭＨおよび下部メモリホールＬＭＨ内には、それぞれ上部柱状部ＵＣＬおよび下部柱状部ＬＣＬが形成される。ジョイント部ＪＴの中間膜５０内には、接続部６０が形成される。接続部６０は、半導体ボディ２１０Ｊおよびコア層２３０Ｊを有するが、メモリ膜２２０Ｕ、２２０Ｌを有していない。接続部６０のコア層２３０Ｊの中心部には、ボイドＶＤが設けられている。
次に、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、絶縁膜５５が露出されるまで、コア層２３０Ｕ、半導体ボディ２１０Ｕ、メモリ膜２２０Ｕを研磨する。
次に、図示しないが、積層体Ｕ２ｍおよびＬ２ｍを貫通するトレンチを形成する。次に、該トレンチを介して犠牲膜２１ａを電極膜２１に置換する。電極膜２１には、例えば、タングステン等の導電性材料が用いられる。
その後、図示しないが、層間絶縁膜、コンタクト、配線層（ビット線ＢＬ等）を形成することによって、本実施形態による半導体記憶装置が完成する。尚、基体部１のＣＭＯＳ回路は、別の基板に形成し、積層体Ｌ２ｍ、Ｕ２ｍを有する基板とＣＭＯＳ回路を有する基板とを貼合して、半導体記憶装置１００ａを形成してもよい。
以上のように、本実施形態では、接続部６０は、半導体ボディ２１０Ｕ、２１０Ｌの周囲にメモリ膜２２０を有しない。これにより、ワード線ＷＬからの電界が比較的印加されやすくなり、接続部６０におけるオン抵抗の上昇が抑制される。その結果、セル電流Ｉｃｅｌｌが流れやすくなる。これは、メモリセルＭＣのデータの正確な検出を可能にする。
（第２実施形態）
図１６は、第２実施形態による上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴの構成例を示す断面図である。
第２実施形態によれば、接続部６０は、半導体ボディ２１０Ｕ、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間に設けられている。接続部６０は、カバー絶縁膜２２１Ｕとカバー絶縁膜２２１Ｌとの間、電荷蓄積膜２２２Ｕと電荷蓄積膜２２２Ｌとの間、トンネル絶縁膜２２３Ｕとトンネル絶縁膜２２３Ｌとの間に埋め込まれている。接続部６０の内部全体は、半導体ボディ２１０Ｕ、２１０Ｌの材料と同様に、ドープドシリコン等の半導体材料で充填されている。接続部６０の内部にはコア層２３０およびボイドＶＤは設けられていない。これにより、ジョイント部ＪＴの半導体ボディ２１０Ｕと半導体ボディ２１０Ｌとの間の抵抗がさらに低下し、セル電流Ｉｃｅｌｌがさらに流れやすくなる。
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。
次に、第２実施形態による半導体記憶装置の製造方法を説明する。
図１７～図２０は、第２実施形態による半導体記憶装置の製造方法の一例を示す断面図である。図６を参照して説明した工程を経たのち、半導体ボディ２１０Ｌを下部メモリホールＬＭＨ内のメモリ膜２２０Ｌ上に形成する。次に、コア層２３０Ｌを下部メモリホールＬＭＨ内の半導体ボディ２１０Ｌの内側に充填する。これにより、図１７に示す構造が得られる。
次に、ＣＭＰ法等を用いて、中間膜５０の上面が露出されるまで、コア層２３０Ｌ、半導体ボディ２１０Ｌおよびメモリ膜２２０Ｌを研磨する。さらに、中間膜５０の下部メモリホールＬＭＨ内にあるコア層２３０Ｌ、半導体ボディ２１０Ｌおよびメモリ膜２２０Ｌを除去する。これにより、図１８に示す構造が得られる。
次に、中間膜５０の下部メモリホールＬＭＨ内に半導体ボディ２１０Ｊを埋め込む。次に、ＣＭＰ法等を用いて中間膜５０の上面が露出されるまで、半導体ボディ２１０Ｊを研磨する。これにより、図１９に示す構造が得られる。半導体ボディ２１０Ｊは、半導体ボディ２１０Ｌと電気的に接続される。半導体ボディ２１０Ｊには、例えば、半導体ボディ２１０Ｌ、２１０Ｕと同じであり、ドープドシリコン等の半導体材料が用いられる。次に、図１０を参照して説明した工程を経て、積層体Ｕ２ｍおよび上部メモリホールＵＭＨを中間膜５０上に形成する。即ち、中間膜５０上に、Ｚ方向に積層され互いに離隔された複数の犠牲膜２１ａを含む積層体Ｕ２ｍを形成する。次に、積層体Ｕ２ｍ内に、Ｚ方向に延伸し、半導体ボディ２１０Ｊに達する上部メモリホールＵＭＨを形成する。次に、上部メモリホールＵＭＨの内壁に、メモリ膜２２０Ｕおよび半導体ボディ２１０Ｕを形成する。次に、上部メモリホールＵＭＨの底部にあるメモリ膜２２０Ｕおよび半導体ボディ２１０Ｕを除去し、半導体ボディ２１０Ｊを露出させる。次に、コア層２３０Ｕを上部メモリホールＵＭＨ内の半導体ボディ２１０Ｊの内側に埋め込む。これにより、図２０に示す構造が得られる。
次に、ＣＭＰ法等を用いて中間膜５０の上面が露出されるまで、コア層２３０Ｕ、半導体ボディ２１０Ｕおよびメモリ膜２２０Ｕを研磨する。
次に、図示しないが、積層体Ｕ２ｍおよびＬ２ｍを貫通するトレンチを形成する。次に、該トレンチを介して犠牲膜２１ａを電極膜２１に置換する。電極膜２１には、例えば、タングステン等の導電性材料が用いられる。
その後、図示しないが、層間絶縁膜、コンタクト、配線層（ビット線ＢＬ等）を形成することによって、第２実施形態による半導体記憶装置が完成する。尚、基体部１のＣＭＯＳ回路は、別の基板に形成し、積層体Ｌ２ｍ、Ｕ２ｍを有する基板とＣＭＯＳ回路を有する基板とを貼合して、半導体記憶装置１００ａを形成してもよい。
（第３実施形態）
図２１は、第３実施形態による半導体記憶装置の上部アレイＵ２ｍと下部アレイＬ２ｍとの間のジョイント部ＪＴの構成例を示す断面図である。
第３実施形態は、接続部６０が導電性金属材料で構成されている点で第２実施形態と異なる。第３実施形態において、接続部６０は、金属膜２１０Ｊａ、２１０Ｊｂを備える。金属膜２１０Ｊａは、金属膜２１０ｂの側面および底面を被覆している。例えば、金属膜２１０Ｊａは、バリアメタルであり、例えば、ＴｉＮ等の金属で構成されている。金属膜２１０Ｊｂは、金属膜２１０Ｊａの内側に埋め込まれた導電性金属材料であり、例えば、タングステン等の金属で構成されている。
接続部６０は、ジョイント部ＪＴにおいて、上部柱状部ＵＣＬと下部柱状部ＬＣＬとの間に設けられている。接続部６０は、カバー絶縁膜２２１Ｕとカバー絶縁膜２２１Ｌとの間、電荷蓄積膜２２２Ｕと電荷蓄積膜２２２Ｌとの間、トンネル絶縁膜２２３Ｕとトンネル絶縁膜２２３Ｌとの間に埋め込まれている。即ち、接続部６０の内部全体が導電性金属材料で充填されている。接続部６０の内部にはコア層２３０およびボイドＶＤは設けられていない。これにより、ジョイント部ＪＴの半導体ボディ２１０Ｕと半導体ボディ２１０Ｌとの間の抵抗がさらに低下し、セル電流Ｉｃｅｌｌがさらに流れやすくなる。
第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。よって、第３実施形態は、第２実施形態と同様の効果を得ることができる。
第３実施形態による半導体記憶装置の製造方法は、第２実施形態の製造方法において、図１９に示す半導体ボディ２１０Ｊ（例えば、ドープドシリコン）に代わり、金属膜２１０Ｊａ、２１０Ｊｂを形成すればよい。第３実施形態のその他の製造方法は、第２実施形態の製造方法と同じでよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ａ 半導体記憶装置、１ 基体部、２ 積層体、ＳＴ 深いスリット、ＳＨＥ 浅いスリット、ＣＬ 柱状部、１０ 基板、１１ 層間絶縁膜、ＳＬ ソース層、Ｕ２ｍ 上部アレイ、Ｌ２ｍ 下部アレイ、ＪＴ ジョイント部、２２０ メモリ膜、２１０ 半導体ボディ、２３０ コア層

Claims (9)

  1. 第１方向に積層され互いに電気的に分離された複数の第１電極膜を含む第１積層体と、
    前記第１積層体の上方に設けられ、前記第１方向に積層され互いに電気的に分離された複数の第２電極膜を含む第２積層体と、
    前記第１積層体内に前記第１方向に延伸するように設けられ、第１絶縁膜、第１電荷蓄積膜、第２絶縁膜、および第１半導体層を含む第１柱状部と、
    前記第２積層体内に前記第１方向に延伸するように設けられ、第３絶縁膜、第２電荷蓄積膜、第４絶縁膜および第２半導体層を含む第２柱状部と、
    前記第１柱状部と前記第２柱状部との間に設けられ、前記第１絶縁膜と前記第３絶縁膜との間、前記第１電荷蓄積膜と前記第２電荷蓄積膜との間、前記第２絶縁膜と前記第４絶縁膜との間を、前記第１および第２柱状部の全体に亘って分断しており、かつ、前記第１半導体層と前記第２半導体層との間を電気的に接続する接続部とを備える、半導体記憶装置。
  2. 前記接続部は、
    前記第１半導体層と前記第２半導体層との間を電気的に接続し、前記第１絶縁膜と前記第３絶縁膜との間、前記第１電荷蓄積膜と前記第２電荷蓄積膜との間、前記第２絶縁膜と前記第４絶縁膜との間に設けられた第１導電体をさらに備える、請求項１に記載の半導体記憶装置。
  3. 前記第１導電体の内部に設けられた第５絶縁膜をさらに備え、該第５絶縁膜の内部に空洞を有する、請求項２に記載の半導体記憶装置。
  4. 前記第１柱状部と前記第２柱状部との間に設けられた第６絶縁膜をさらに備え、
    前記第１導電体および前記第５絶縁膜は、前記第６絶縁膜内において、前記第１方向に対して略垂直方向に突出している、請求項３に記載の半導体記憶装置。
  5. 前記第１導電体は、前記第１半導体層と前記第２半導体層との間に連続しており、前記第１半導体層と前記第２半導体層との間を電気的に接続している、請求項４に記載の半導体記憶装置。
  6. 前記接続部において、前記第１導電体は、前記第１絶縁膜と前記第３絶縁膜との間、前記第１電荷蓄積膜と前記第２電荷蓄積膜との間、前記第２絶縁膜と前記第４絶縁膜との間に埋め込まれている、請求項２に記載の半導体記憶装置。
  7. 前記第１方向から見た平面視において、前記第１柱状部、前記第２柱状部および前記接続部は、略円形である請求項１から請求項６のいずれか一項に記載の半導体記憶装置。
  8. 第１方向に積層され互いに離隔された複数の第１層を含む第１積層体を形成し、
    前記第１積層膜上に第６絶縁膜を形成し、
    前記第１積層体および前記第６絶縁膜内に、前記第１方向に延伸する第１開口部を形成し、
    前記第１開口部内に第１絶縁膜、第１電荷蓄積層および第２絶縁膜を形成し、
    前記第１開口部内に犠牲膜を埋め込み、
    前記第６絶縁膜上に、前記第１方向に積層され互いに離隔された複数の第２層を含む第２積層体を形成し、
    前記第２積層体内に、前記第１方向に延伸する第２開口部を形成し、
    前記第２開口部内に第３絶縁膜、第２電荷蓄積層および第４絶縁膜を形成し、
    前記第２開口部の底部にある前記第３絶縁膜、前記第２電荷蓄積層および前記第４絶縁膜を除去し、
    前記第２開口部を介して前記第１開口部および前記第６絶縁膜内の前記犠牲膜を除去し、
    前記第１積層体の前記第１開口部内に第１半導体層を形成し、前記第２開口部内に第２半導体層を形成し、並びに、前記第６絶縁膜の前記第１開口部内に前記第１および第２半導体層と連続した第３半導体層を形成することを具備する半導体記憶装置の製造方法。
  9. 第１方向に積層され互いに離隔された複数の第１層を含む第１積層体を形成し、
    前記第１積層膜上に第６絶縁膜を形成し、
    前記第１積層体および前記第６絶縁膜内に、前記第１方向に延伸する第１開口部を形成し、
    前記第１開口部内に第１絶縁膜、第１電荷蓄積層、第２絶縁膜および第１半導体層を形成し、
    前記第６絶縁膜の前記第１開口部内の前記第１絶縁膜、前記第１電荷蓄積層、前記第２絶縁膜および第１半導体層を除去し、
    前記第６絶縁膜の前記第１開口部内に第１導電体を埋め込み、
    前記第６絶縁膜上に、前記第１方向に積層され互いに離隔された複数の第２層を含む第２積層体を形成し、
    前記第２積層体内に、前記第１方向に延伸し、前記第１導電体に達する第２開口部を形成し、
    前記第２開口部内に第３絶縁膜、第２電荷蓄積層、第４絶縁膜および第２半導体層を形成し、
    前記第２開口部の底部にある前記第３絶縁膜、前記第２電荷蓄積層、前記第４絶縁膜および前記第２半導体層を除去し、
    前記第２開口部内の前記第２半導体層の内側に第８絶縁膜を形成することを具備する半導体記憶装置の製造方法。
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