CN115802754A - 半导体存储装置及其制造方法 - Google Patents

Abstract

实施方式提供一种能够使存储单元阵列的下部阵列与上部阵列之间的连接部处的导通电阻降低的半导体存储装置及其制造方法。实施方式的存储器具备第1积层体，所述第1积层体包含沿第1方向积层且彼此电分离的多个第1电极膜。第2积层体设置在第1积层体的上方，包含沿第1方向积层且彼此电分离的多个第2电极膜。第1柱状部在第1积层体内沿第1方向延伸，包含第1绝缘膜、第1电荷储存膜、第2绝缘膜及第1半导体层。第2柱状部在第2积层体内沿第1方向延伸，包含第3绝缘膜、第2电荷储存膜、第4绝缘膜及第2半导体层。连接部设置在第1柱状部与第2柱状部之间，将第1绝缘膜与第3绝缘膜之间、第1电荷储存膜与第2电荷储存膜之间、第2绝缘膜与第4绝缘膜之间遍及第1及第2柱状部的整体而分断，且将第1半导体层与第2半导体层之间电连接。

Description

半导体存储装置及其制造方法

[相关申请案的参照]

本申请案享有以日本专利申请案2021-146848号(申请日：2021年9月9日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本实施方式涉及一种半导体存储装置及其制造方法。

背景技术

NAND(Not AND，与非)型闪速存储器等半导体装置中有时具有将多个存储单元三维配置而成的立体型存储单元阵列。立体型存储单元阵列的积层数逐年增大化，也有分成下部阵列与上部阵列而形成存储单元阵列的情况。

当像这样分成下部阵列与上部阵列而形成存储单元阵列时，在下部阵列与上部阵列的连接部(接头部)，通道半导体层距离字线相对较远而难以导通。在该情况下，接头部的通道半导体层的导通电阻变高，从而导致来自存储单元阵列的单元电流降低。

发明内容

发明要解决的问题在于提供一种能够使存储单元阵列的下部阵列与上部阵列之间的连接部处的导通电阻降低的半导体存储装置及其制造方法。

本实施方式的半导体存储装置具备第1积层体，所述第1积层体包含沿第1方向积层且彼此电分离的多个第1电极膜。第2积层体设置在第1积层体的上方，包含沿第1方向积层且彼此电分离的多个第2电极膜。第1柱状部以沿第1方向延伸的方式设置在第1积层体内，包含第1绝缘膜、第1电荷储存膜、第2绝缘膜及第1半导体层。第2柱状部以沿第1方向延伸的方式设置在第2积层体内，包含第3绝缘膜、第2电荷储存膜、第4绝缘膜及第2半导体层。连接部设置在第1柱状部与第2柱状部之间，将第1绝缘膜与第3绝缘膜之间、第1电荷储存膜与第2电荷储存膜之间、第2绝缘膜与第4绝缘膜之间遍及第1及第2柱状部的整体而分断，且将第1半导体层与第2半导体层之间电连接。

附图说明

图1A是例示第1实施方式的半导体存储装置的示意立体图。

图1B是表示图1A中的积层体的示意俯视图。

图2A是例示三维结构的存储单元的示意剖视图。

图2B是例示三维结构的存储单元的示意剖视图。

图3是例示第1实施方式的半导体装置的示意俯视图。

图4是表示积层体的更详细的构成例的剖视图。

图5是表示上部阵列与下部阵列之间的接头部的构成例的剖视图。

图6是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。

图7是表示继图6后的半导体存储装置的制造方法的剖视图。

图8是表示继图7后的半导体存储装置的制造方法的剖视图。

图9是表示继图8后的半导体存储装置的制造方法的剖视图。

图10是表示继图9后的半导体存储装置的制造方法的剖视图。

图11是表示继图10后的半导体存储装置的制造方法的剖视图。

图12是表示继图11后的半导体存储装置的制造方法的剖视图。

图13是表示继图12后的半导体存储装置的制造方法的剖视图。

图14是表示继图13后的半导体存储装置的制造方法的剖视图。

图15是表示继图14后的半导体存储装置的制造方法的剖视图。

图16是表示第2实施方式的上部阵列与下部阵列之间的接头部的构成例的剖视图。

图17是表示第2实施方式的半导体存储装置的制造方法的一例的剖视图。

图18是表示继图17后的半导体存储装置的制造方法的剖视图。

图19是表示继图18后的半导体存储装置的制造方法的剖视图。

图20是表示继图19后的半导体存储装置的制造方法的剖视图。

图21是表示第3实施方式的半导体存储装置的上部阵列与下部阵列之间的接头部的构成例的剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与上文关于已出现的附图所叙述的要素相同的要素标注相同符号并适当省略详细说明。

(第1实施方式)

图1A是例示第1实施方式的半导体存储装置100a的示意立体图。图1B是表示图1A中的积层体2的示意俯视图。本说明书中，将积层体2的积层方向设为Z方向。将与Z方向交叉、例如正交的1个方向设为Y方向。将与Z及Y方向分别交叉、例如正交的1个方向设为X方向。图2A及图2B分别是例示三维结构的存储单元的示意剖视图。图3是例示第1实施方式的半导体装置的示意俯视图。

如图1A所示，第1实施方式的半导体存储装置100a是具有三维结构的存储单元的非易失性存储器。

半导体存储装置100a包含基体部1、积层体2、深狭缝ST(图1B的板状部3)、浅狭缝SHE(图1B的板状部4)、及多个柱状部CL。

基体部1包含衬底10、层间绝缘膜11、及源极层SL。层间绝缘膜11设置在衬底10上。源极层SL设置在层间绝缘膜11上。

衬底10为半导体衬底、例如硅衬底。硅(Si)的导电型例如为p型。在衬底10的表面区域，例如设置有元件分离区域10i。元件分离区域10i例如是包含硅氧化物(SiO₂)的绝缘区域，在衬底10的表面区域中划分出主动区AA。在主动区AA设置晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路(CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)电路)。CMOS电路设置在源极层SL的下方，且设置在衬底10上。层间绝缘膜11例如包含硅氧化物，被覆晶体管Tr。在层间绝缘膜11内设置有配线11a。配线11a的一部分与晶体管Tr电连接。源极层SL例如使用掺杂硅、钨(W)等导电性材料。源极层SL包括多个层，其一部分也可以包含未掺杂的硅。源极层SL作为存储单元阵列(图1B的2m)的共通源极线发挥功能。

积层体2设置在衬底10的上方，相对于源极层SL位于Z方向上。积层体2是沿着Z方向将多个电极膜21及多个绝缘膜22交替地积层而构成。电极膜21包含导电性金属、例如钨。绝缘膜22例如包含硅氧化物。绝缘膜22将电极膜21彼此电分离。电极膜21及绝缘膜22各自的积层数是任意的。绝缘膜22例如也可以是气隙。在积层体2与源极层SL之间，例如设置有绝缘膜2g。绝缘膜2g例如包含硅氧化物。绝缘膜2g也可以包含相对介电常数比硅氧化物高的高介电体。高介电体例如也可以是金属氧化物。

电极膜21包含至少一个源极侧选择栅极SGS、多个字线WL、及至少一个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2中靠近基体部1的一侧区域。上部区域是指积层体2中远离基体部1的一侧区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。

多个绝缘膜22中，将源极侧选择栅极SGS与字线WL绝缘的绝缘膜22的Z方向的厚度例如也可以比将字线WL与字线WL绝缘的绝缘膜22的Z方向的厚度厚。进而，也可以在距离基体部1最远的最上层的绝缘膜22之上设置覆盖绝缘膜(未图示)。覆盖绝缘膜例如包含硅氧化物。

半导体存储装置100a具有串联连接在源极侧选择晶体管STS与漏极侧选择晶体管STD之间的多个存储单元MC。源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接所得的结构被称为“存储器串”或“NAND串”。存储器串例如经由接点Cb而连接于位线BL。位线BL设置在积层体2的上方，且沿Y方向延伸。

在积层体2内分别设置有多个深狭缝ST及多个浅狭缝SHE。深狭缝ST沿X方向延伸，从积层体2的上端贯通积层体2直到基体部1，并且设置在积层体2内。板状部3是设置在深狭缝ST内的配线。板状部3由导电膜(第2导电膜)构成，所述导电膜(第2导电膜)通过设置在深狭缝ST的内壁的绝缘膜(未图示)而与积层体2电绝缘，且填埋在深狭缝ST内而与源极层SL电连接。此外，也有板状部3例如由氧化硅膜等绝缘材料填充的情况。另一方面，浅狭缝SHE沿X方向延伸，且从积层体2的上端设置到积层体2的中途为止。浅狭缝SHE贯通设置有漏极侧选择栅极SGD的积层体2的上部区域。在浅狭缝SHE内，例如设置有板状部4(图1B)。板状部4例如为硅氧化物。

如图1B所示，积层体2包含阶梯区域2s与存储单元阵列2m。阶梯区域2s设置在积层体2的缘部。存储单元阵列2m由阶梯区域2s夹着或包围。深狭缝ST从积层体2的一端的阶梯区域2s经过存储单元阵列2m设置到积层体2的另一端的阶梯区域2s。浅狭缝SHE至少设置在存储单元阵列2m中。

如图3所示，存储单元阵列2m包含单元区域(Cell)及抽头区域(Tap)。阶梯区域2s包含阶梯区域(Staircase)。抽头区域例如设置在单元区域与阶梯区域之间。虽然图3中并未图示，但抽头区域也可以设置在单元区域彼此之间。阶梯区域是设置多个配线37a的区域。抽头区域是设置配线37b及37c的区域。各配线37a～37c例如沿Z方向延伸。配线37a例如分别与电极膜21电连接。配线37b例如与源极层SL电连接。配线37c例如与配线11a电连接。

图1B所示的由2个板状部3夹着的积层体2的部分被称为块(BLOCK)。块例如构成数据抹除的最小单位。板状部4设置在块内。板状部3与板状部4之间的积层体2被称为指部。漏极侧选择栅极SGD以指部为单位被分隔。因此，在数据写入及读出时，可以通过漏极侧选择栅极SGD将块内的1个指部设为选择状态。

如图2A所示，多个柱状部CL分别设置在积层体2内所形成的存储器孔MH内。各柱状部CL沿着Z方向从积层体2的上端贯通积层体2，并设置到积层体2内及源极层SL内。多个柱状部CL分别包含半导体主体210、存储器膜220及核心层230。柱状部CL包含设置在其中心部的核心层230、设置在该核心层230的周围的半导体主体210、及设置在该半导体主体210的周围的存储器膜220。半导体主体210与源极层SL电连接。作为电荷储存部件的存储器膜220在半导体主体210与电极膜21之间具有电荷捕获部。从各指部分别逐一选择的多个柱状部CL经由接点Cb而共通地连接于1根位线BL。各柱状部CL例如设置在单元区域(Cell)中(图3)。

如图2B所示，在从Z方向观察的俯视(X-Y平面)下，存储器孔MH的形状例如为大致圆形或大致椭圆形。也可以在电极膜21与绝缘膜22之间设置有构成存储器膜220的一部分的阻挡绝缘膜221a。阻挡绝缘膜221a例如是硅氧化物膜或金属氧化物膜。金属氧化物的1个示例是铝氧化物。也可以在电极膜21与绝缘膜22之间及电极膜21与存储器膜220之间设置有障壁膜221b。例如，电极膜21为钨时，障壁膜221b例如选择氮化钛。阻挡绝缘膜221a抑制电荷从电极膜21向存储器膜220侧的反向穿隧。障壁膜221b使电极膜21与阻挡绝缘膜221a的密接性提高。

半导体主体210的形状例如为有底筒状。半导体主体210例如包含硅。硅例如是使非晶硅结晶化所得的多晶硅。半导体主体210例如是未掺杂的硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS的各个通道。

存储器膜220中，除阻挡绝缘膜221a以外的部分设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的电极膜21之间具有存储区域，且沿Z方向积层。存储器膜220例如包含覆盖绝缘膜221、电荷储存膜222及隧道绝缘膜223。半导体主体210、覆盖绝缘膜221、电荷储存膜222及隧道绝缘膜223分别沿Z方向延伸。

覆盖绝缘膜221设置在绝缘膜22与电荷储存膜222之间、以及阻挡绝缘膜221a与电荷储存膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)替换成电极膜21时(替换步骤)，保护电荷储存膜222免受刻蚀。

电荷储存膜222设置在阻挡绝缘膜221a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷储存膜222例如包含硅氮化物，在膜中具有捕获电荷的捕获点。电荷储存膜222中夹在成为字线WL的电极膜21与半导体主体210之间的部分作为电荷捕获部而构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中有无电荷或者被捕获到电荷捕获部中的电荷量而变化。由此，存储单元MC保存信息。

隧道绝缘膜223设置在半导体主体210与电荷储存膜222之间。隧道绝缘膜223例如包含硅氧化物或硅氧化物与硅氮化物。隧道绝缘膜223是半导体主体210与电荷储存膜222之间的电位障壁。例如，从半导体主体210向电荷捕获部注入电子时(写入动作)、及从半导体主体210向电荷捕获部注入空穴时(抹除动作)，电子及空穴分别通过(穿隧)隧道绝缘膜223的电位障壁。

核心层230将筒状的半导体主体210的内部空间填埋。核心层230的形状例如为柱状。核心层230例如包含硅氧化物，且为绝缘性。

图3的多个柱状部CLHR分别设置在积层体2内所形成的孔内。孔沿着Z方向从积层体2的上端贯通积层体2，并设置到积层体2内及源极层SL内。各柱状部CLHR至少包含绝缘物。绝缘物例如为硅氧化物。另外，各柱状部CLHR也可以为与柱状部CL相同的结构。各柱状部CLHR例如设置在阶梯区域(Staircase)及抽头区域(Tap)。柱状部CLHR作为支撑部件发挥功能，所述支撑部件用于将牺牲膜(未图示)替换成电极膜21时(替换步骤)，保持阶梯区域及抽头区域中形成的空隙。另外，在积层体2的抽头区域(Tap)内设置有多个柱状部CLC4。各柱状部CLC4包含配线37b或37c。配线37b通过绝缘物36b与积层体2电绝缘。配线37b电连接于源极层SL。配线37c通过绝缘物36c与积层体2电绝缘。配线37c电连接于任一个配线11a。阶梯区域(Staircase)还包含作为对于积层体2内的电极膜21的接点发挥功能的配线37a、及设置在配线37a周围的绝缘物36a。

柱状部CL、即存储器孔MH在平面布局中，以六方最密配置的方式配置于在Y方向上相邻的2个深狭缝ST间。如图3的框B4所示，浅狭缝SHE以重叠于一部分柱状部CL之上的方式设置。在位于浅狭缝SHE之下的柱状部CL中未形成存储单元。

这种立体型存储单元阵列2m有时随着积层数增大而分多次来形成。原因在于，如果存储单元阵列2m的积层体变厚，那么难以将存储器孔MH形成为所需形状。例如，有时如图4所示，分成下部阵列L2m与上部阵列U2m这2个积层体而形成存储单元阵列2m。

图4是表示积层体2的更详细的构成例的剖视图。存储单元阵列2m包含下部阵列L2m与上部阵列U2m。

作为第1积层体的下部阵列L2m设置在源极层SL上。下部阵列L2m经由外延硅层70而电连接于源极层SL。此外，当源极层SL为单晶硅时，可以使外延硅层70生长在源极层SL上。作为第2积层体的上部阵列U2m设置在下部阵列L2m的上方。下部阵列L2m及上部阵列U2m分别包含沿Z方向交替地积层的多个电极膜21与多个绝缘膜22。在Z方向上相邻的电极膜21通过绝缘膜22而电分离。绝缘膜22设置于在Z方向上相邻的电极膜21间，将这些电极膜21电分离。

在存储单元阵列2m的上部阵列U2m及下部阵列L2m内，以沿Z方向延伸的方式设置有多个柱状部CL。各柱状部CL包含下部柱状部LCL与上部柱状部UCL。下部柱状部LCL以沿Z方向延伸的方式设置在下部阵列L2m内，贯通下部阵列L2m并到达源极层SL。上部柱状部UCL以沿Z方向延伸的方式设置在上部阵列U2m内，贯通上部阵列U2m。上部柱状部UCL及下部柱状部LCL均具有参照图2A及图2B所说明的构成。因此，上部柱状部UCL在上部存储器孔UMH内具有图2A及图2B的存储器膜220、半导体主体210及核心层230。下部柱状部LCL在下部存储器孔LMH内具有图2A及图2B的存储器膜220、半导体主体210及核心层230。

在上部阵列U2m与下部阵列L2m之间的接头部JT设置有作为第6绝缘膜的中间膜50。中间膜50例如使用氧化硅膜等绝缘膜。

图5是表示上部阵列U2m与下部阵列L2m之间的接头部JT的构成例的剖视图。此外，方便起见，将上部柱状部UCL的存储器膜220、半导体主体210及核心层230称为存储器膜220U、半导体主体210U及核心层230U。方便起见，将下部柱状部LCL的存储器膜220、半导体主体210及核心层230称为存储器膜220L、半导体主体210L及核心层230L。另外，方便起见，将接头部JT的半导体主体210及核心层230称为半导体主体210J及核心层230J。

在上部阵列U2m与下部阵列L2m之间的接头部JT设置有中间膜50。中间膜50例如使用氧化硅膜等绝缘膜。

另外，中间膜50向远离柱状部CL的中心的方向(X方向、Y方向)后退。也就是说，在接头部JT处，中间膜50相比上部阵列U2m及下部阵列L2m朝X方向及/或Y方向凹陷，形成凹部RCS。

半导体主体210J及核心层230J填埋在凹部RCS中，构成连接部60。连接部60设置在上部柱状部UCL与下部柱状部LCL之间。连接部60将覆盖绝缘膜221U与覆盖绝缘膜221L之间、电荷储存膜222U与电荷储存膜222L之间、隧道绝缘膜223U与隧道绝缘膜223L之间遍及上部柱状部UCL及下部柱状部LCL的整体(全周)而分断。也就是说，连接部60在上部柱状部UCL与下部柱状部LCL之间将存储器膜220U与存储器膜220L分断。

半导体主体210J连续地连接在半导体主体210U与半导体主体210L之间，将它们之间电连接。本实施方式中，半导体主体210U、210J、210L在上部柱状部UCL、连接部60及下部柱状部LCL中由1个半导体层(例如，掺杂硅等)构成，朝X方向或Y方向弯曲成凸状而将存储器膜220U与存储器膜220L之间分断。也就是说，半导体主体210J及核心层230J在中间膜50内朝X方向或Y方向突出。像这样，通过连接部60的形状，在接头部JT中的连接部60的部分未设置存储器膜220。

半导体主体210J的内部设置有作为第5绝缘膜的核心层230J。核心层230J沿着半导体主体210J的内表面设置，且于其内部具有作为空腔的孔隙VD。

根据本实施方式，在接头部JT中连接部60的周围不设置存储器膜220。因此，连接部60的半导体主体210J与中间膜50直接接触。在连接部60的多数部分，仅中间膜50(例如，氧化硅膜)介存于半导体主体210J与字线WL之间。

通过在连接部60的周围不设置存储器膜220，从半导体主体210J到下部阵列L2m的最上层的字线WL的距离DL、以及从半导体主体210J到上部阵列U2m的最下层的字线WL的距离DU相对变短。也就是说，介存于下部阵列L2m及上部阵列U2m的字线WL与连接部60的半导体主体210J之间的绝缘膜变薄，而字线WL与半导体主体210J之间的静电电容变大。由此，容易通过字线WL的电位将载流子诱导到半导体主体210J中。

如果连接部60的周围被存储器膜220被覆，那么存储器膜220必然介存于半导体主体210J与字线WL之间，因此，从相对介电常数的观点来看，字线WL的电场难以施加到半导体主体210J。另外，在该情况下，半导体主体210J与字线WL之间的距离变大，因此，字线WL的电场难以施加到半导体主体210J。

与此相对，像本实施方式这样，通过在连接部60的周围不设置存储器膜220，来自字线WL的电场相对容易施加。由此，当对字线WL施加导通电压时，半导体主体210J容易反转，从而导通电阻降低。结果为，接头部JT处的导通电阻变低，而单元电流Icell容易流动。这使得能够准确地检测存储单元MC的数据。

接下来，对第1实施方式的半导体存储装置100a的制造方法进行说明。

图6～图15是表示第1实施方式的半导体存储装置100a的制造方法的一例的剖视图。形成图1所示的基体部1。首先，在衬底10上形成晶体管Tr(CMOS电路)，并利用层间绝缘膜11被覆晶体管Tr。在层间绝缘膜11中形成配线11a。在层间绝缘膜11上形成源极层SL。

接着，将多个牺牲膜21a与多个绝缘膜22沿Z方向交替地积层在基体部1的上方。由此，在下部阵列L2m的区域中形成牺牲膜21a与绝缘膜22的积层体L2m。牺牲膜21a例如使用氮化硅膜等绝缘材料。绝缘膜22例如使用氧化硅膜等绝缘材料。作为第1层的牺牲膜21a沿Z方向积层，彼此通过绝缘膜22隔开。此外，牺牲膜21a在之后的步骤中被替换成电极膜21。

接着，在积层体L2m上形成作为第6绝缘膜的中间膜50。中间膜50例如使用氧化硅膜。

接着，使用光刻技术及RIE(Reactive Ion Etching，反应离子刻蚀)法等，在中间膜50及积层体L2m内形成沿Z方向延伸且贯通积层体L2m的下部存储器孔LMH。此外，当源极层SL为单晶硅时，可以使外延硅层70生长在源极层SL上。当源极层SL为其它导电材料时，可以省略外延硅层70。另外，关于源极层SL与下部存储器孔LMH的连接结构，并不限定于此，可以是其它任意结构。

接着，在下部存储器孔LMH的底部形成外延硅层70。外延硅层70是含有高浓度杂质的硅层，且电连接于源极层SL。

接着，在下部存储器孔LMH的内壁形成存储器膜220L。例如，使覆盖绝缘膜221L、电荷储存膜222L及隧道绝缘膜223L依序沉积在下部存储器孔LMH的内壁。接着，在使位于下部存储器孔LMH的侧壁的存储器膜220L保留的状态下，将位于下部存储器孔LMH的底部的存储器膜220L去除。由此，可以获得图6所示的结构。

接着，如图7所示，将牺牲膜80填埋到下部存储器孔LMH内。牺牲膜80例如使用能够对氮化硅膜、氧化硅膜及硅选择性地进行刻蚀的材料，例如碳、氮化钛等。牺牲膜80的上表面被回蚀至积层体L2m的上表面或中间膜50的底面的高度位置附近。

接着，如图8所示，将牺牲膜80用作掩模，对存储器膜220L进行刻蚀。由此，将中间膜50的上表面F50a及侧面F50b中露出的存储器膜220去除。使积层体L2m的下部存储器孔LMH内的存储器膜220保留。像这样，在中间膜50的侧面F50b不设置存储器膜220L。

接着，如图9所示，将牺牲膜80再次填埋到中间膜50的下部存储器孔LMH内。对该牺牲膜80进行研磨直到中间膜50的上表面F50a露出为止。由此，牺牲膜80与中间膜50的侧面F50b直接接触，而存储器膜220L不介存于牺牲膜80与中间膜50之间。

接着，将多个牺牲膜21a与多个绝缘膜22沿Z方向交替地积层在中间膜50上。由此，如图10所示，在上部阵列U2m的区域中形成牺牲膜21a与绝缘膜22的积层体U2m。积层体U2m的牺牲膜21a及绝缘膜22分别可以为与积层体L2m的牺牲膜21a及绝缘膜22相同的材料。作为第2层的牺牲膜21a沿Z方向积层，且彼此通过绝缘膜22隔开。此外，牺牲膜21a在之后的步骤中被替换成电极膜21。

接着，在积层体U2m上形成绝缘膜55。

接着，如图11所示，使用光刻技术及RIE法等，在绝缘膜55及积层体U2m内形成沿Z方向延伸且贯通积层体U2m的上部存储器孔UMH。上部存储器孔UMH形成为到达牺牲膜80。

接着，在上部存储器孔UMH的内壁形成存储器膜220U。例如，使覆盖绝缘膜221U、电荷储存膜222U及隧道绝缘膜223U依序沉积在上部存储器孔UMH的内壁。由此，可以获得图11所示的结构。

接着，如图12所示，通过对存储器膜220U进行回蚀，而在使上部存储器孔UMH的侧壁的存储器膜220U保留的状态下，将位于底部的存储器膜220U去除。

接着，如图13所示，经由上部存储器孔UMH将下部存储器孔LMH及中间膜50内的牺牲膜80去除。由此，上部存储器孔UMH与下部存储器孔LMH经由接头部JT的中间膜50的孔而连通。此处，在位于中间膜50的下部存储器孔LMH的侧面不形成存储器膜220L、220U。

接着，如图14所示，在上部存储器孔UMH内形成半导体主体210U，在下部存储器孔LMH内形成半导体主体210L。在接头部JT的中间膜50的孔内形成作为第3半导体层的半导体主体210J。半导体主体210U、210L、210J在同一步骤中形成。因此，半导体主体210J在半导体主体210U与半导体主体210L之间连续，由与半导体主体210U、210L相同的材料(例如硅)构成。

接着，如图15所示，将核心层230U、230L填充在上部存储器孔UMH及下部存储器孔LMH内的半导体主体210U、210L的内侧。另外，将核心层230J填充在接头部JT的中间膜50的下部存储器孔LMH的内侧。核心层230U、230L、230J例如使用氧化硅膜等绝缘膜。由此，在上部存储器孔UMH及下部存储器孔LMH内分别形成上部柱状部UCL及下部柱状部LCL。在接头部JT的中间膜50内形成连接部60。连接部60具有半导体主体210J及核心层230J，但不具有存储器膜220U、220L。在连接部60的核心层230J的中心部设置有孔隙VD。

接着，使用CMP(Chemical Mechanical Polishing，化学机械抛光)法等，对核心层230U、半导体主体210U、存储器膜220U进行研磨直到绝缘膜55露出为止。

接着，形成贯通积层体U2m及L2m的沟槽，但并未图示。接着，经由该沟槽将牺牲膜21a替换成电极膜21。电极膜21例如使用钨等导电性材料。

然后，通过形成层间绝缘膜、接点、配线层(位线BL等)而完成本实施方式的半导体存储装置，但并未图示。此外，也可以在另一衬底形成基体部1的CMOS电路，将具有积层体L2m、U2m的衬底与具有CMOS电路的衬底贴合而形成半导体存储装置100a。

如上所述，在本实施方式中，连接部60在半导体主体210U、210L的周围不具有存储器膜220。由此，来自字线WL的电场相对容易施加，连接部60处的导通电阻的上升得到抑制。结果为，单元电流Icell容易流动。这使得能够准确地检测存储单元MC的数据。

(第2实施方式)

图16是表示第2实施方式的上部阵列U2m与下部阵列L2m之间的接头部JT的构成例的剖视图。

根据第2实施方式，连接部60设置在半导体主体210U、上部柱状部UCL与下部柱状部LCL之间。连接部60填埋在覆盖绝缘膜221U与覆盖绝缘膜221L之间、电荷储存膜222U与电荷储存膜222L之间、隧道绝缘膜223U与隧道绝缘膜223L之间。连接部60的整个内部与半导体主体210U、210L的材料同样地，由掺杂硅等半导体材料填充。在连接部60的内部未设置核心层230及孔隙VD。由此，接头部JT的半导体主体210U与半导体主体210L之间的电阻进一步降低，而单元电流Icell更容易流动。

第2实施方式的其它构成可以与第1实施方式的对应构成相同。因此，第2实施方式能够获得与第1实施方式同样的效果。

接下来，对第2实施方式的半导体存储装置的制造方法进行说明。

图17～图20是表示第2实施方式的半导体存储装置的制造方法的一例的剖视图。经过参照图6所说明的步骤之后，在下部存储器孔LMH内的存储器膜220L上形成半导体主体210L。接着，将核心层230L填充在下部存储器孔LMH内的半导体主体210L的内侧。由此，可以获得图17所示的结构。

接着，使用CMP法等，对核心层230L、半导体主体210L及存储器膜220L进行研磨直到中间膜50的上表面露出为止。进而，将位于中间膜50的下部存储器孔LMH内的核心层230L、半导体主体210L及存储器膜220L去除。由此，可以获得图18所示的结构。

接着，将半导体主体210J填埋到中间膜50的下部存储器孔LMH内。接着，使用CMP法等对半导体主体210J进行研磨直到中间膜50的上表面露出为止。由此，可以获得图19所示的结构。半导体主体210J与半导体主体210L电连接。半导体主体210J例如与半导体主体210L、210U相同，使用掺杂硅等半导体材料。接着，经过参照图10所说明的步骤，在中间膜50上形成积层体U2m及上部存储器孔UMH。也就是说，在中间膜50上形成包含沿Z方向积层且彼此隔开的多个牺牲膜21a的积层体U2m。接着，在积层体U2m内形成沿Z方向延伸且到达半导体主体210J的上部存储器孔UMH。接着，在上部存储器孔UMH的内壁形成存储器膜220U及半导体主体210U。接着，将位于上部存储器孔UMH的底部的存储器膜220U及半导体主体210U去除，使半导体主体210J露出。接着，将核心层230U填埋到上部存储器孔UMH内的半导体主体210U的内侧。由此，可以获得图20所示的结构。

接着，使用CMP法等对核心层230U、半导体主体210U及存储器膜220U进行研磨直到中间膜50的上表面露出为止。

接着，形成贯通积层体U2m及L2m的沟槽，但并未图示。接着，经由该沟槽将牺牲膜21a替换成电极膜21。电极膜21例如使用钨等导电性材料。

然后，通过形成层间绝缘膜、接点、配线层(位线BL等)而完成第2实施方式的半导体存储装置，但并未图示。此外，也可以在另一衬底形成基体部1的CMOS电路，将具有积层体L2m、U2m的衬底与具有CMOS电路的衬底贴合而形成半导体存储装置100a。

(第3实施方式)

图21是表示第3实施方式的半导体存储装置的上部阵列U2m与下部阵列L2m之间的接头部JT的构成例的剖视图。

第3实施方式与第2实施方式的不同点在于，连接部60由导电性金属材料构成。在第3实施方式中，连接部60具备金属膜210Ja、210Jb。金属膜210Ja被覆金属膜210b的侧面及底面。例如，金属膜210Ja是障壁金属，例如由TiN等金属构成。金属膜210Jb是填埋在金属膜210Ja内侧的导电性金属材料，例如由钨等金属构成。

连接部60在接头部JT中设置在上部柱状部UCL与下部柱状部LCL之间。连接部60填埋在覆盖绝缘膜221U与覆盖绝缘膜221L之间、电荷储存膜222U与电荷储存膜222L之间、隧道绝缘膜223U与隧道绝缘膜223L之间。也就是说，连接部60的整个内部由导电性金属材料填充。在连接部60的内部未设置核心层230及孔隙VD。由此，接头部JT的半导体主体210U与半导体主体210L之间的电阻进一步降低，而单元电流Icell更容易流动。

第3实施方式的其它构成可以与第2实施方式的对应构成相同。因此，第3实施方式能够获得与第2实施方式同样的效果。

第3实施方式的半导体存储装置的制造方法只要在第2实施方式的制造方法中，代替图19所示的半导体主体210J(例如，掺杂硅)而形成金属膜210Ja、210Jb即可。第3实施方式的其它制造方法可以与第2实施方式的制造方法相同。

对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

100a 半导体存储装置

1 基体部

2 积层体

ST 深狭缝

SHE 浅狭缝

CL 柱状部

10 衬底

11 层间绝缘膜

SL 源极层

U2m 上部阵列

L2m 下部阵列

JT 接头部

220 存储器膜

210 半导体主体

230 核心层。

Claims (15)

1.一种半导体存储装置，具备：

第1积层体，包含沿第1方向积层且彼此电分离的多个第1电极膜；

第2积层体，设置在所述第1积层体的上方，包含沿所述第1方向积层且彼此电分离的多个第2电极膜；

第1柱状部，以沿所述第1方向延伸的方式设置在所述第1积层体内，包含第1绝缘膜、第1电荷储存膜、第2绝缘膜及第1半导体层；

第2柱状部，以沿所述第1方向延伸的方式设置在所述第2积层体内，包含第3绝缘膜、第2电荷储存膜、第4绝缘膜及第2半导体层；及

连接部，设置在所述第1柱状部与所述第2柱状部之间，将所述第1绝缘膜与所述第3绝缘膜之间、所述第1电荷储存膜与所述第2电荷储存膜之间、所述第2绝缘膜与所述第4绝缘膜之间遍及所述第1及第2柱状部的整体而分断，且将所述第1半导体层与所述第2半导体层之间电连接。

2.根据权利要求1所述的半导体存储装置，其中

所述连接部还具备第1导电体，

所述第1导电体将所述第1半导体层与所述第2半导体层之间电连接，且设置在所述第1绝缘膜与所述第3绝缘膜之间、所述第1电荷储存膜与所述第2电荷储存膜之间、所述第2绝缘膜与所述第4绝缘膜之间。

3.根据权利要求2所述的半导体存储装置，其还具备设置在所述第1导电体的内部的第5绝缘膜，且在该第5绝缘膜的内部具有空腔。

4.根据权利要求3所述的半导体存储装置，其还具备设置在所述第1柱状部与所述第2柱状部之间的第6绝缘膜，且

所述第1导电体及所述第5绝缘膜在所述第6绝缘膜内，朝相对于所述第1方向大致垂直的方向突出。

5.根据权利要求4所述的半导体存储装置，其中所述第1导电体在所述第1半导体层与所述第2半导体层之间连续，将所述第1半导体层与所述第2半导体层之间电连接。

6.根据权利要求2所述的半导体存储装置，其中在所述连接部中，所述第1导电体填埋在所述第1绝缘膜与所述第3绝缘膜之间、所述第1电荷储存膜与所述第2电荷储存膜之间、所述第2绝缘膜与所述第4绝缘膜之间。

7.根据权利要求6所述的半导体存储装置，其中所述第1导电体由半导体材料构成。

8.根据权利要求6所述的半导体存储装置，其中所述第1导电体由金属材料构成。

9.根据权利要求8所述的半导体存储装置，其中所述第1导电体具备第1金属膜、及被覆该第1金属膜的第2金属膜。

10.根据权利要求1所述的半导体存储装置，其中在从所述第1方向观察的俯视下，所述第1柱状部、所述第2柱状部及所述连接部呈大致圆形。

11.一种半导体存储装置的制造方法，具备如下步骤：

形成第1积层体，所述第1积层体包含沿第1方向积层且彼此隔开的多个第1层；

在所述第1积层体上形成第6绝缘膜；

在所述第1积层体及所述第6绝缘膜内形成沿所述第1方向延伸的第1开口部；

在所述第1开口部内形成第1绝缘膜、第1电荷储存层及第2绝缘膜；

将牺牲膜填埋到所述第1开口部内；

在所述第6绝缘膜上形成第2积层体，所述第2积层体包含沿所述第1方向积层且彼此隔开的多个第2层；

在所述第2积层体内形成沿所述第1方向延伸的第2开口部；

在所述第2开口部内形成第3绝缘膜、第2电荷储存层及第4绝缘膜；

将位于所述第2开口部的底部的所述第3绝缘膜、所述第2电荷储存层及所述第4绝缘膜去除；

经由所述第2开口部将所述第1开口部及所述第6绝缘膜内的所述牺牲膜去除；

在所述第1积层体的所述第1开口部内形成第1半导体层，在所述第2开口部内形成第2半导体层，以及在所述第6绝缘膜的所述第1开口部内形成与所述第1及第2半导体层连续的第3半导体层。

12.根据权利要求11所述的方法，其还具备如下步骤，即，将绝缘材料填充在所述第1及第2开口部内的所述第1～第3半导体层的内侧。

13.一种半导体存储装置的制造方法，具备如下步骤：

形成第1积层体，所述第1积层体包含沿第1方向积层且彼此隔开的多个第1层；

在所述第1积层体上形成第6绝缘膜；

在所述第1积层体及所述第6绝缘膜内形成沿所述第1方向延伸的第1开口部；

在所述第1开口部内形成第1绝缘膜、第1电荷储存层、第2绝缘膜及第1半导体层；

将所述第6绝缘膜的所述第1开口部内的所述第1绝缘膜、所述第1电荷储存层、所述第2绝缘膜及第1半导体层去除；

将第1导电体填埋到所述第6绝缘膜的所述第1开口部内；

在所述第6绝缘膜上形成第2积层体，所述第2积层体包含沿所述第1方向积层且彼此隔开的多个第2层；

在所述第2积层体内形成沿所述第1方向延伸且到达所述第1导电体的第2开口部；

在所述第2开口部内形成第3绝缘膜、第2电荷储存层、第4绝缘膜及第2半导体层；

将位于所述第2开口部的底部的所述第3绝缘膜、所述第2电荷储存层、所述第4绝缘膜及所述第2半导体层去除；

在所述第2开口部内的所述第2半导体层的内侧形成第8绝缘膜。

14.根据权利要求13所述的方法，其中所述第1导电体由半导体材料构成。

15.根据权利要求13所述的方法，其中所述第1导电体由金属材料构成。

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