CN214625045U - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN214625045U
CN214625045U CN202120382604.2U CN202120382604U CN214625045U CN 214625045 U CN214625045 U CN 214625045U CN 202120382604 U CN202120382604 U CN 202120382604U CN 214625045 U CN214625045 U CN 214625045U
Authority
CN
China
Prior art keywords
film
insulating film
semiconductor
conductive
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202120382604.2U
Other languages
English (en)
Inventor
田上政由
北本克征
小宫谦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Application granted granted Critical
Publication of CN214625045U publication Critical patent/CN214625045U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8234—Bonding interfaces of the connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

实施方式提供一种半导体装置，在存储器孔或狭缝等的蚀刻步骤中，既能抑制存储器孔或狭缝下方的源极层的电弧，又能减少制造步骤及制造成本。本实施方式的半导体装置具备相互以绝缘状态积层的多个第1电极膜。多个半导体部件在多个第1电极膜的积层体内，在该多个第1电极膜的积层方向上延伸。多个电荷蓄积部件设置在多个第1电极膜与多个半导体部件之间。第1导电膜具有第1面，在第1面上共通连接于多个半导体部件。第1绝缘膜设置在所述第1导电膜的与第1面为相反侧的第2面上。接点设置在第1绝缘膜内，连接于第1导电膜。第2导电膜设置在第1绝缘膜上，连接于接点。

Description

半导体装置
[相关实用新型]
本实用新型享有以日本专利申请2020-145957号(申请日：2020年8月31日)为基础申请的优先权。本实用新型通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体装置。
背景技术
有这样一种情况，即在NAND(Not AND，与非)型闪速存储器等半导体装置中，在CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路的上方设置存储单元阵列以实现微细化。在此情况下，存储单元阵列的共通源极层也位于CMOS电路的上方。所述源极层有在形成贯通存储单元阵列的存储器孔或狭缝的蚀刻步骤中会蓄积电荷而引发电弧的担忧。为了抑制这种电弧，在半导体晶圆加工过程中，源极层是与设置在切割区域的导电层局部连接，让电荷经由源极层与导电层之间的连接部分逃逸至地线。
但是，所述连接部分必须在形成存储器孔或狭缝后进行分断，为此需要追加光刻步骤及蚀刻步骤。由此会造成半导体装置的制造步骤增加以及制造成本增加。
实用新型内容
实施方式提供一种半导体装置，在半导体制造过程的蚀刻步骤中，既能抑制位于存储单元阵列之下的源极层的电弧，又能减少制造步骤及制造成本。
实施方式的半导体装置具备相互以绝缘状态积层的多个第1电极膜。多个半导体部件在多个第1电极膜的积层体内在该多个第1电极膜的积层方向上延伸。多个电荷蓄积部件设置在多个第1电极膜与多个半导体部件之间。第1导电膜具有第1面，在第1面上共通连接于多个半导体部件。第1绝缘膜设置在所述第1导电膜的与第1面为相反侧的第2面上。接点设置在第1绝缘膜内，连接于第1导电膜。第2导电膜设置在第1绝缘膜上，连接于接点。
所述半导体装置宜具备设置在积层体下方的半导体元件。
另外，以半导体元件及积层体均设置在第1导电膜的第1面侧为宜。
另外，所述半导体装置宜具备：第2绝缘膜，被覆积层体；第1配线，连接于半导体部件，埋入第2绝缘膜内且露出于第2绝缘膜的表面；第3绝缘膜，被覆半导体元件；以及第2配线，连接于半导体元件，埋入第3绝缘膜内且露出于第3绝缘膜的表面；且第1配线与第2配线在和第2绝缘膜与第3绝缘膜的贴合面大致同一面接合。
另外，多个半导体部件宜在多个半导体部件的一端共通连接于第1导电膜。
根据实施方式，在半导体制造过程的蚀刻步骤中，既能抑制位于存储单元阵列之下的源极层的电弧，又能减少制造步骤及制造成本。
附图说明
图1是表示第1实施方式的半导体装置的构成例的剖视图。
图2是表示积层体的示意俯视图。
图3是例示三维构造的存储单元的示意剖视图。
图4是例示三维构造的存储单元的示意剖视图。
图5～12是表示第1实施方式的存储器芯片的制造方法的一例的剖视图。
图13～14是表示第1实施方式的控制器芯片的制造方法的一例的剖视图。
图15～16是表示第1实施方式的存储器芯片与控制器芯片的贴合方法的一例的剖视图。
图17～20是表示第2实施方式的存储器芯片的制造方法的一例的剖视图。
具体实施方式
以下，参照附图来说明本实用新型的实施方式。本实施方式并不限定本实用新型。在以下的实施方式中，衬底30的上下方向表示以设置半导体元件的面为上或下时的相对方向，有时会与遵循重力加速度的上下方向不同。附图是示意图或概念图，各部分的比率等未必与实际情况相同。在说明书与附图中，对于与上文中关于已出现附图所叙述的要素相同的要素标注相同符号，并适当省略详细说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置1的构成例的剖视图。以下，将积层体20的积层方向设为Z方向。将与Z方向交叉例如正交的1个方向设为Y方向。将与Z及Y方向分别交叉例如正交的1个方向设为X方向。
半导体装置1具备具有存储单元阵列的存储器芯片2及具有CMOS电路的控制器芯片3。存储器芯片2与控制器芯片3在贴合面B1上贴合，且经由在贴合面上接合的配线而相互电连接。图1中，示出在控制器芯片3上搭载有存储器芯片2的状态。
控制器芯片3具备衬底30、CMOS电路31、通孔32、配线33、34、及层间绝缘膜35。
衬底30例如为硅衬底等半导体衬底。CMOS电路31包含设置在衬底30上的晶体管。在衬底30上，也可以形成除CMOS电路31以外的电阻元件、电容元件等半导体元件。
通孔32将CMOS电路31与配线33之间或者配线33与配线34之间电连接。配线33、34在层间绝缘膜35内构成多层配线构造。配线34埋入层间绝缘膜35内，露出于与层间绝缘膜35的表面大致同一平面。配线33、34电连接于CMOS31等。通孔32、配线33、34使用例如铜、钨等低电阻金属。层间绝缘膜35被覆CMOS电路31、通孔32、配线33、34加以保护。层间绝缘膜35使用例如氧化硅膜等绝缘膜。
存储器芯片2具备积层体20、柱状部CL、狭缝ST、源极层BSL、层间绝缘膜25、绝缘膜26、接点27、及导电膜41、42。
积层体20设置在CMOS电路31的上方，相对于衬底30位于Z方向。积层体20是沿着Z方向交替积层多个电极膜21及多个绝缘膜22而构成。电极膜21使用例如钨等导电性金属。绝缘膜22使用例如硅氧化物等绝缘膜。绝缘膜22将电极膜21彼此绝缘。即，多个电极膜21相互以绝缘状态积层。电极膜21及绝缘膜22各自的积层数任意。绝缘膜22可以是例如多孔绝缘膜或气隙。
积层体20的Z方向上端及下端的1个或多个电极膜21分别作为源极侧选择栅极SGS及漏极侧选择栅极SGD发挥功能。源极侧选择栅极SGS与漏极侧选择栅极SGD之间的电极膜21作为字线WL发挥功能。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管的栅极电极。源极侧选择栅极SGS设置在积层体20的上部区域。漏极侧选择栅极SGD设置在积层体20的下部区域。上部区域是指积层体20的靠近控制器芯片3那一侧的区域，下部区域是指积层体20的远离控制器芯片3那一侧(靠近导电膜41、42那一侧)的区域。
半导体装置1具有串联连接于源极侧选择晶体管与漏极侧选择晶体管之间的多个存储单元MC。源极侧选择晶体管、存储单元MC及漏极侧选择晶体管串联连接而成的构造被称为“存储器串”或“NAND串”。存储器串例如经由通孔28连接于位线BL。位线BL是设置在积层体20的下方且在X方向(图1的纸面方向)上延伸的配线23。
在积层体20内，设有多个柱状部CL。柱状部CL在积层体20内以在积层体20的积层方向(Z方向)上贯通该积层体20的方式延伸，从连接于位线BL的通孔28设置到源极层BSL。关于柱状部CL的内部构成，将在下文中予以叙述。此外，在本实施方式中，柱状部CL具有高纵横比，因此在Z方向上分两段形成。但，柱状部CL也可以呈1段形成。
另外，在积层体20内，设有多个狭缝ST。狭缝ST在X方向上延伸，且在积层体20的积层方向(Z方向)上贯通该积层体20。在狭缝ST内，填充有氧化硅膜等绝缘膜，且绝缘膜构成为板状。狭缝ST将积层体20的电极膜21电分离。
在积层体20之上，介隔绝缘膜设有源极层BSL。源极层BSL与积层体20对应设置。源极层BSL具有第1面F1，且在第1面F1的相反侧具有第2面F2。在源极层BSL的第1面F1侧，设有积层体20，在第2面F2侧，设有绝缘膜26、接点27及导电膜41、42。源极层BSL共通连接于多个柱状部CL的一端，对位于同一存储单元阵列2m的多个柱状部CL赋予共通的源极电位。即，源极层BSL作为存储单元阵列2m的共通源极电极发挥功能。源极层BSL使用例如掺杂多晶硅等导电性材料。导电膜41、42使用例如铜、铝或钨等低电阻金属。绝缘膜26使用例如氮化硅膜等绝缘膜。此外，2s是为了将接点连接于各电极膜21而设置的电极膜21的阶梯部分。关于阶梯部分2s，在下文中参照图2进行说明。
在绝缘膜26内，设有接点27。接点27设置在源极层BSL与导电膜41、42之间，将源极层BSL与导电膜41、42之间电连接。接点27优选在积层体20之上在积层体20的X-Y面内大致均等地配置。由此，在形成柱状部CL或狭缝ST时，从位于积层体20的任意位置的柱状部CL或狭缝ST到衬底(图8的50)为止的电阻值大致均等地降低，形成柱状部CL或狭缝ST时产生的电荷容易流向源极层BSL。这有助于在形成柱状部CL或狭缝ST时抑制电弧。
本实施方式中，存储器芯片2与控制器芯片3个别地形成，在贴合面B1贴合。因此，在存储器芯片2内，未设有CMOS电路31。另外，在控制器芯片3内，未设有积层体20(即，存储单元阵列2m)。CMOS电路31及积层体20均位于源极层BSL的第1面F1侧。CMOS电路31位于存在导电膜41、42的第2面F2侧的相反侧。因此，如图12所示，在存储器芯片2的制造步骤中，在源极层BSL与衬底50之间，未设有CMOS电路。由此，可在积层体20正下方的源极层BSL与衬底50之间设置接点27。此外，接点27的个数并无特别限定。
导电膜41、42设置在绝缘膜26及接点27上，共通地电连接于接点27。导电膜41、42可将来自半导体装置1外部的源极电位经由接点27施加给源极层BSL。接点27在相对于Z方向垂直的面(X-Y面)内，与积层体20及源极层BSL对应而大致均等地配置。由此，源极电位可大致均等地施加给源极层BSL。
在积层体20的下方，设有通孔28、配线23、24。配线23、24在层间绝缘膜25内构成多层配线构造。配线24埋入层间绝缘膜25内，且露出于与层间绝缘膜25的表面大致同一平面。配线23、24电连接于柱状部CL的半导体主体210等。通孔28、配线23、24使用例如铜、钨等低电阻金属。层间绝缘膜25被覆积层体20、通孔28、配线23、24加以保护。层间绝缘膜25使用例如氧化硅膜等绝缘膜。
层间绝缘膜25与层间绝缘膜35在贴合面B1上贴合，配线24与配线34也在贴合面B1上呈大致同一平面接合。由此，存储器芯片2与控制器芯片3经由配线24、34电连接。
图2是表示积层体20的示意俯视图。积层体20包含阶梯部分2s及存储单元阵列2m。阶梯部分2s设置在积层体20的边缘部。存储单元阵列2m被阶梯部分2s夹隔或包围。狭缝ST从积层体20一端的阶梯部分2s经过存储单元阵列2m设置到积层体20另一端的阶梯部分2s。狭缝SHE至少设置在存储单元阵列2m。狭缝SHE比狭缝ST浅，与狭缝ST大致平行地延伸。狭缝SHE是为了将电极膜21以漏极侧选择栅极SGD为单位电分离而设置。
图2所示的被2个狭缝ST夹隔的积层体20的部分被称为区块(BLOCK)。区块例如构成数据抹除的最小单位。狭缝SHE设置在区块内。狭缝ST与狭缝SHE之间的积层体20被称为指形件。漏极侧选择栅极SGD按指形件被分隔。因此，在数据写入及读取时，可利用漏极侧选择栅极SGD将区块内的1个指形件设为选择状态。
图3及图4分别是例示三维构造的存储单元的示意剖视图。多个柱状部CL分别设置在积层体20内所设的存储器孔MH内。各柱状部CL沿着Z方向从积层体20的上端贯通积层体20，一直设置到积层体20内及源极层BSL内。多个柱状部CL分别包含半导体主体210、存储器膜220及核心层230。柱状部CL包含设置在其中心部的核心层230、设置在该核心层230周围的半导体主体(半导体部件)210、及设置在该半导体主体210周围的存储器膜(电荷蓄积部件)220。半导体主体210在积层体20内，在积层方向(Z方向)上延伸。半导体主体210与源极层BSL电连接。存储器膜220设置在半导体主体210与电极膜21之间，具有电荷捕获部。从各指形件分别选择1个柱状部CL，所选出的多个柱状部CL经由图1的通孔28共通连接于1条位线BL。柱状部CL各自设置在例如存储单元阵列2m的区域。
如图4所示，X-Y平面上的存储器孔MH的形状例如为圆或椭圆。在电极膜21与绝缘膜22之间，可以设置构成存储器膜220一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为硅氧化物膜或金属氧化物膜。金属氧化物的一例为铝氧化物。在电极膜21与绝缘膜22之间及电极膜21与存储器膜220之间，可以设置阻障膜21b。例如当电极膜21为钨时，阻障膜21b可选择例如氮化钛与钛的积层构造膜。阻挡绝缘膜21a会抑制电荷从电极膜21向存储器膜220侧的反向隧穿。阻障膜21b提升电极膜21与阻挡绝缘膜21a的密接性。
作为半导体部件的半导体主体210的形状例如为有底筒状。半导体主体210使用例如多晶硅。半导体主体210例如为未掺杂硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的通道。同一存储单元阵列2m内的多个半导体主体210的一端共通地电连接于源极层BSL。
存储器膜220除阻挡绝缘膜21a以外的部分设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的电极膜21之间具有存储区域，且在Z方向上积层。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223分别在Z方向上延伸。
覆盖绝缘膜221设置在绝缘膜22与电荷捕获膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)替换为电极膜21时(替换步骤)，保护电荷捕获膜222不被蚀刻。覆盖绝缘膜221也可以在替换步骤中被从电极膜21与存储器膜220之间去除。在此情况下，如图3及图4所示，在电极膜21与电荷捕获膜222之间设有例如阻挡绝缘膜21a。另外，在形成电极膜21时不采用替换步骤的情况下，没有覆盖绝缘膜221也无妨。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，膜中具有捕捉电荷的捕捉部位。电荷捕获膜222中夹在成为字线WL的电极膜21与半导体主体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中有无电荷或电荷捕获部中所捕获的电荷量而变化。由此，存储单元MC保存信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物，或者包含硅氧化物及硅氮化物。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的势垒。例如，从半导体主体210向电荷捕获部注入电子时(写入动作)以及从半导体主体210向电荷捕获部注入空穴时(抹除动作)，电子及空穴分别通过(隧穿)隧道绝缘膜223的势垒。
核心层230埋入筒状半导体主体210的内部空间。核心层230的形状例如为柱状。核心层230例如包含硅氧化物，呈绝缘性。
如此构成存储器芯片2的积层体20及存储单元阵列2m。
接下来，对本实施方式的半导体装置1的制造方法进行说明。
(存储器芯片的制造方法)
图5～图12是表示第1实施方式的存储器芯片2的制造方法的一例的剖视图。
首先，如图5所示，在作为第1衬底的衬底50上形成绝缘膜26、51。绝缘膜26使用例如氮化硅膜。绝缘膜51使用例如氧化硅膜。其次，使用光刻技术及蚀刻技术对绝缘膜26、51进行加工，形成接触孔。进而，通过在该接触孔内埋入导电体而形成接点27。接点27形成在之后将形成的源极层BSL及积层体20的下方。接点27贯通绝缘膜51而电连接于衬底50。接点27优选在源极层BSL的形成区域大致均等地配置。通过使用CMP(Chemical MechanicalPolishing，化学机械抛光)法对接点27的材料进行研磨，使得接点27的表面成为与绝缘膜26或51的表面大致同一平面。接点27使用例如掺杂多晶硅、铜、钨等导电性材料。
要形成绝缘膜26、51及接点27，可通过与对准标记的形成步骤相同的步骤形成，所述对准标记在光刻步骤等中会用到。因此，绝缘膜26、51及接点27的形成步骤无需追加步骤，只需变更掩模图案即可。
其次，如图6所示，在绝缘膜26、51之上形成导电膜61。在导电膜61之上形成牺牲膜70。导电膜61使用例如掺杂多晶硅等导电性材料。牺牲膜70使用例如氮化硅膜等绝缘膜。导电膜61会在之后作为源极层BSL的一部分保留。另一方面，牺牲膜70会在之后被去除以便置换为例如掺杂多晶硅等导电性材料。
其次，使用光刻技术及蚀刻技术，将导电膜61及牺牲膜70以残置于源极层BSL的形成位置(积层体20下方)的方式进行加工。
其次，如图7所示，在牺牲膜70上堆积导电膜62。导电膜62使用例如掺杂多晶硅等导电性材料。使用光刻技术及蚀刻技术，以导电膜62被覆牺牲膜70上及牺牲膜70及导电膜61侧面的方式对导电膜62进行加工。由此，牺牲膜70上残置导电膜62，牺牲膜70的端部(侧部)残置连接部62a。导电膜61、62经由连接部62a电连接，可作为一体导电膜发挥功能。
其次，如图8所示，在导电膜61、62的上方交替积层多个绝缘膜(积层绝缘膜)22与多个牺牲膜29。绝缘膜22使用例如氧化硅膜等绝缘膜。牺牲膜29使用能对绝缘膜22进行蚀刻的例如氮化硅膜等绝缘膜。此外，以下将积层绝缘膜22与牺牲膜29的积层体称为积层体20a。
其次，将绝缘膜22及牺牲膜29的积层体20a的端部加工成阶梯状而形成阶梯部分2s。其次，形成多个存储器孔MH，这些存储器孔MH在积层方向(Z方向)上贯通绝缘膜22及牺牲膜29的积层体20a，到达导电膜61、62。将参照图3及图4所说明的存储器膜220、半导体主体210、核心层230形成在各存储器孔MH内。由此，柱状部CL以在积层体20a的积层方向上贯通积层体20a的方式形成。柱状部CL到达导电膜61、62。此外，本实施方式中，将存储器孔MH及柱状部CL在积层体20a的上部与下部分两次形成。但，存储器孔MH及柱状部CL也可以相对于积层体20a一次形成。
此处，在形成存储器孔MH的蚀刻步骤中，当存储器孔MH到达导电膜62或61时，导电膜61、62中会蓄积电荷。
如果未设置接点27，导电膜61、62会成为电悬浮状态，并利用蚀刻产生的电荷而充电。导电膜61、62中蓄积的电荷成为在与衬底50或其它构成之间引发电弧的原因。为了应对这种情况，考虑将导电膜61、62连接到设置在切割区域的导电体(未图示)，让电荷经由该导电体逃逸至衬底50。但在此情况下，必须将导电膜61、62连接到切割区域的导电体，且在之后还需要将该连接部切断的追加步骤。
相对于此，根据本实施方式，将导电膜61电连接于衬底50的接点27设置在绝缘膜26内。导电膜61、62中蓄积的电荷可经由接点27流向衬底50。由此，在形成存储器孔MH时，能够抑制电弧产生。另外，无需将导电膜61、62连接到设置在切割区域的导电体。因此，无需设置将导电膜61、62与切割区域的导电体连接的连接部，此后也不需要将该连接部切断的追加步骤。
另外，如图8所示，连接部62a设置在牺牲膜70的端部，将导电膜61、62相互电连接。由此，在存储器孔MH形成过程中，对导电膜62进行蚀刻时，导电膜62中蓄积的电荷可经由连接部62a流向导电膜62。该电荷可经由接点27流向衬底50。即，连接部62a能够抑制导电膜62成为电悬浮状态，且抑制导电膜62与其它构成之间引发电弧。
其次，如图9所示，在积层体20a上形成层间绝缘膜25。其次，在柱状部CL上形成通孔28，在积层体20a内形成狭缝ST。狭缝ST在Z方向上贯通积层绝缘膜22与牺牲膜29的积层体20a，到达导电膜61、62。狭缝ST在X方向上延伸，如参照图2所说明，将积层体20a以与各区块对应的方式进行分割。
在形成狭缝ST的蚀刻步骤中，也是当狭缝ST到达导电膜62或61时，导电膜61、62中会蓄积电荷。因此，与存储器孔MH的蚀刻步骤同样，有电弧成为问题的担忧。
但根据本实施方式，由于设有将导电膜61电连接于衬底50的接点27，所以导电膜61、62中蓄积的电荷可经由接点27流向衬底50。由此，在狭缝ST的形成步骤中，也能抑制电弧。
另外，连接部62a设置在牺牲膜70的端部，将导电膜61、62相互电连接。由此，形成狭缝ST时，导电膜62中蓄积的电荷可经由连接部62a流向导电膜62。由此，在狭缝ST的形成步骤中，能够抑制导电膜62与其它构成之间引发电弧。
其次，如图10所示，经由狭缝ST将牺牲膜70置换为导电膜。即，将牺牲膜70蚀刻去除，在曾经存在牺牲膜70的空间填充导电膜的材料。要填充的导电膜的材料可以是与导电膜61、62同一材料，例如为掺杂多晶硅等导电性材料。由此，导电膜61、62代替牺牲膜70而与填充的导电膜为一体，成为源极层BSL。
其次，经由狭缝ST将积层体20a的牺牲膜29置换为电极膜21。即，将牺牲膜29蚀刻去除，在曾经存在牺牲膜29的空间填充电极膜21的材料。要填充的电极膜21的材料例如为钨等低电阻金属。由此，形成交替积层多个电极膜21与多个绝缘膜22而成的积层体20。
其次，如图11所示，在狭缝ST中填充氧化硅膜等绝缘膜。其次，形成连接于阶梯部分2s中的电极膜21(字线WL、漏极侧选择栅极SGD、源极侧选择栅极SGS)等的接点。
其次，如图12所示，在层间绝缘膜25上及层间绝缘膜25内形成配线23(位线BL)、配线24等，从而形成多层配线构造。层间绝缘膜25在埋入配线24后使用CMP法等进行研磨，直到露出配线24为止。因此，配线24露出于与层间绝缘膜25的表面大致同一平面。由此，完成本实施方式的存储器芯片2。图1中，省略了绝缘膜22的显示。
(控制器芯片的制造方法)
图13～图14是表示第1实施方式的控制器芯片3的制造方法的一例的剖视图。
首先，如图13所示，在作为第2衬底的衬底30上形成包含晶体管等半导体元件的CMOS电路。其次，以层间绝缘膜35被覆CMOS电路。
其次，如图14所示，在层间绝缘膜35上及层间绝缘膜35内形成通孔32、配线33、34，从而形成多层配线构造。层间绝缘膜35在埋入配线34后使用CMP法等进行研磨，直到露出配线34为止。由此，配线34露出于与层间绝缘膜35的表面大致同一平面。由此，完成本实施方式的控制器芯片3。
(存储器芯片2与控制器芯片3的贴合)
图15～图16是表示第1实施方式的存储器芯片2与控制器芯片3的贴合方法的一例的剖视图。
如图15所示，将图12所示的存储器芯片2贴合于图13所示的控制器芯片3上。此时，以存储器芯片2的配线24与控制器芯片3的配线34对向的方式将层间绝缘膜25的上表面与层间绝缘膜35的上表面贴合。由此，配线24与配线34得以接合。结果，控制器芯片3的CMOS电路31与存储器芯片2的存储单元阵列2m电连接，从而CMOS电路31能够控制存储单元阵列2m。
其次，如图16所示，从存储器芯片2去除衬底50。衬底50是使用CMP法等进行研磨，直到露出接点27为止。或者，衬底50也可以从接点27及绝缘膜26剥离。在将衬底50剥离的情况下，衬底50也可以再利用于形成存储器芯片2或控制器芯片3或者其它半导体装置。
其次，如图1所示，在接点27及绝缘膜26上形成导电膜41、42。通过使用光刻技术及蚀刻技术对导电膜41、42进行加工，而完成图1所示的半导体装置1。
导电膜41、42共通连接于与同一存储单元阵列2m的源极层BSL连接的接点27，能够将源极电位以低电阻施加给源极层BSL。
如果未设置导电膜41、42及接点27，源极电位就会经由图1的源极接点SC施加给源极层BSL。源极接点SC设置在存储单元阵列2m的端部，对于远离源极接点SC的存储单元MC，会无法充分地赋予稳定的源极电位。为了应对这种情况，考虑设置在狭缝ST的一部分埋入导电材料而成的局部配线(未图示)。在此情况下，局部配线在存储单元阵列2m的中途将源极电位施加给源极层BSL，作为缓冲部发挥功能。但在此情况下，需要追加局部配线的形成步骤，会导致存储器芯片2的制造步骤增加。
相对于此，根据本实施方式，从源极接点SC供给的源极电位能够经由导电膜41、42及接点27以低电阻施加给存储单元阵列2m两端的源极层BSL。由此，对于远离源极接点SC的存储单元MC，也能充分地赋予稳定的源极电位。另外，根据本实施方式，无需设置局部配线。由此，能够省略局部配线的形成步骤，从而能够缩短存储器芯片2的制造步骤。
另外，接点27在存储器孔MH及狭缝ST的形成步骤中，能够将因蚀刻产生的电荷从导电膜61、62(源极层BSL)以低电阻流向衬底50。
如果在存储器孔MH及狭缝ST的形成步骤中，未设置接点27，为了让导电膜61、62中蓄积的电荷逃逸，导电膜61、62必须经由形成在切割区域的导电膜(未图示)电连接于衬底50。在此情况下，形成设置在导电膜61、62与切割区域的导电膜之间的连接部(未图示)。但，在形成存储器孔MH及狭缝ST之后就不再需要该连接部。由此，需要将连接部切断的追加步骤，会导致存储器芯片2的制造步骤增加。
相对于此，根据本实施方式，在存储器孔MH及狭缝ST的形成步骤中，接点27将导电膜61、62与衬底50之间电连接。由此，因蚀刻产生的电荷能够从导电膜61、62经由接点27流向衬底50。接点27在源极层BSL之下大致均等地配置，以低电阻将导电膜61、62与衬底50之间连接。因此，接点27能够抑制存储器孔MH及狭缝ST的形成步骤中的电弧。由此，本实施方式不需要导电膜61、62与切割区域的导电膜之间的连接部。即，本实施方式中，不需要将连接部切断的追加步骤。
另外，接点27是与绝缘膜26的对准标记同时形成。因此，形成接点27时没有追加步骤。
进而，接点27在半导体装置1完成后将源极层BSL与导电膜41、42之间以低电阻连接，具有将源极电位以低电阻传递到存储单元阵列2m端部的旁路功能。由此，接点27兼具两种功能，即抑制存储器孔MH及狭缝ST形成步骤中的电弧的功能，以及将源极电位大致均等地传递给整个存储单元阵列2m的功能。
此外，本实施方式的半导体装置1是个别地形成存储器芯片2与控制器芯片3且将它们的配线24、34彼此贴合而形成。在此情况下，在存储器芯片2的形成步骤中，源极层BSL之下(衬底50与导电膜61、61之间)未设置CMOS电路31。因此，能够在衬底50与导电膜61、61(源极层BSL)之间确保用于形成接点27的区域。即，由于半导体装置1具有CBA(CMOSBonding Array，互补金属氧化物半导体接合阵列)构造，所以能够在衬底50与导电膜61、62(源极层BSL)之间确保接点27的形成区域。
进而，通过设置接点27，能够抑制半导体装置1的翘曲。
(第2实施方式)
第2实施方式的半导体装置1的构成与图1相同。但，第2实施方式在接点27是在导电膜62的形成步骤中同时形成这一点上与第1实施方式不同。接点27由与导电膜62(即，源极层BSL)同一材料构成。
以下，对第2实施方式的半导体装置1的制造方法进行说明。
(存储器芯片的制造方法)
图17～图20是表示第2实施方式的存储器芯片2的制造方法的一例的剖视图。
首先，如图17所示，在衬底50上形成绝缘膜26、51。在此阶段，未形成接点27。
其次，在绝缘膜26、51之上形成导电膜61。在导电膜61之上形成牺牲膜70。使用光刻技术及蚀刻技术，对导电膜61及牺牲膜70进行加工，使导电膜61及牺牲膜70残置于源极层BSL的形成区域。
其次，如图19所示，使用光刻技术及蚀刻技术，形成接触孔H27。接触孔H27以贯通牺牲膜70、导电膜61、绝缘膜51、26且到达衬底50的方式形成。接触孔H27以在积层体20及源极层BSL的形成区域大致均等地配置的方式形成。由此，能够使导电膜61、62中蓄积的电荷以低电阻逃逸至衬底50。
其次，如图20所示，将导电膜62的材料堆积在牺牲膜70上及接触孔H27内。由此，导电膜62形成在牺牲膜70上，并且接触孔H27内填充有导电膜62的材料。由此，接点27将导电膜61、62与衬底50电连接。在此步骤中，导电膜62及接点27同时形成。
其次，使用光刻技术及蚀刻技术，以导电膜62被覆牺牲膜70上及牺牲膜70及导电膜61侧面的方式对导电膜62进行加工。由此，牺牲膜70上残置有导电膜62，牺牲膜70的端部(侧部)残置有连接部62a。导电膜61、62经由连接部62a电连接，能够作为一体导电膜发挥功能。
然后，经过参照图8～图12所说明的步骤，完成存储器芯片2。控制器芯片3的形成方法及存储器芯片2与控制器芯片3的贴合方法如同第1实施方式中所说明。
第2实施方式中，虽然接点27的形成方法不同，但是接点27具有与第1实施方式的接点同样的功能及效果。因此，第2实施方式的半导体装置1能够获得与第1实施方式同样的效果。
对本实用新型的几个实施方式进行了说明，但这些实施方式是作为示例提出的，并不意图限定实用新型的范围。这些实施方式能以其它各种形态实施，能够在不脱离实用新型主旨的范围内，进行各种省略、置换、变更。这些实施方式及其变化包含在实用新型的范围或主旨中，同样包含在权利要求书所记载的实用新型及其均等的范围内。
[符号的说明]
1:半导体装置
2:存储器芯片
20:积层体
CL:柱状部
ST:狭缝
BSL:源极层
25:层间绝缘膜
26:绝缘膜
27:接点
41,42:导电膜
3:控制器芯片
30衬底
31:CMOS电路
32:通孔
33,34:配线
35:层间绝缘膜
50:衬底。

Claims (5)

1.一种半导体装置，其特征在于，具备：
多个第1电极膜，相互以绝缘状态积层；
多个半导体部件，在所述多个第1电极膜的积层体内，在该多个第1电极膜的积层方向上延伸；
多个电荷蓄积部件，设置在所述多个第1电极膜与所述多个半导体部件之间；
第1导电膜，具有第1面，在该第1面上共通连接于所述多个半导体部件；
第1绝缘膜，设置在所述第1导电膜的与所述第1面为相反侧的第2面上；
接点，设置在所述第1绝缘膜内，连接于所述第1导电膜；以及
第2导电膜，设置在所述第1绝缘膜上，连接于所述接点。
2.根据权利要求1所述的半导体装置，其特征在于：
具备设置在所述积层体下方的半导体元件。
3.根据权利要求2所述的半导体装置，其特征在于：
所述半导体元件及所述积层体均设置在所述第1导电膜的所述第1面侧。
4.根据权利要求2所述的半导体装置，其特征在于，具备：
第2绝缘膜，被覆所述积层体；
第1配线，连接于所述半导体部件，埋入所述第2绝缘膜内且露出于该第2绝缘膜的表面；
第3绝缘膜，被覆所述半导体元件；以及
第2配线，连接于所述半导体元件，埋入所述第3绝缘膜内且露出于该第3绝缘膜的表面；且
所述第1配线与所述第2配线在和所述第2绝缘膜与所述第3绝缘膜的贴合面大致同一面接合。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于：
所述多个半导体部件在该多个半导体部件的一端共通连接于第1导电膜。
CN202120382604.2U 2020-08-31 2021-02-20 半导体装置 Active CN214625045U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-145957 2020-08-31
JP2020145957A JP2022040975A (ja) 2020-08-31 2020-08-31 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
CN214625045U true CN214625045U (zh) 2021-11-05

Family

ID=78442607

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202120382604.2U Active CN214625045U (zh) 2020-08-31 2021-02-20 半导体装置
CN202110193609.5A Pending CN114121989A (zh) 2020-08-31 2021-02-20 半导体装置及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202110193609.5A Pending CN114121989A (zh) 2020-08-31 2021-02-20 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US20220069093A1 (zh)
JP (1) JP2022040975A (zh)
CN (2) CN214625045U (zh)
TW (1) TWI794747B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566339B2 (en) * 2017-02-28 2020-02-18 Toshiba Memory Coporation Semiconductor memory device and method for manufacturing same
US10147732B1 (en) * 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
JP2019165135A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
KR102593706B1 (ko) * 2018-07-12 2023-10-25 삼성전자주식회사 부분적으로 확대된 채널 홀을 갖는 반도체 소자
CN109314116B (zh) * 2018-07-20 2019-10-01 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN116600569A (zh) * 2018-09-04 2023-08-15 铠侠股份有限公司 半导体存储器装置
JP2020047814A (ja) * 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
US10665580B1 (en) * 2019-01-08 2020-05-26 Sandisk Technologies Llc Bonded structure including a performance-optimized support chip and a stress-optimized three-dimensional memory chip and method for making the same
CN111727503B (zh) * 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
KR20200141257A (ko) * 2019-06-10 2020-12-18 에스케이하이닉스 주식회사 메모리 장치 및 그 제조 방법
KR20220129607A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 소스 콘택을 갖는 3차원 메모리 디바이스를 형성하기 위한 방법
WO2022126591A1 (en) * 2020-12-18 2022-06-23 Yangtze Memory Technologies Co., Ltd. Memory device and fabrication method thereof

Also Published As

Publication number Publication date
TWI794747B (zh) 2023-03-01
TW202224161A (zh) 2022-06-16
JP2022040975A (ja) 2022-03-11
CN114121989A (zh) 2022-03-01
US20220069093A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US11817428B2 (en) Memory device
US10074667B1 (en) Semiconductor memory device
CN110875332B (zh) 半导体存储装置
KR101480286B1 (ko) 고집적 반도체 소자 및 그 제조방법
US11127754B2 (en) Semiconductor storage device
US11910600B2 (en) Three-dimensional nonvolatile memory device and a method of fabricating the same
CN114156275A (zh) 半导体存储装置及其制造方法
WO2018055704A1 (ja) 半導体装置およびその製造方法
CN110838515B (zh) 半导体晶片及半导体装置
CN214625045U (zh) 半导体装置
CN113571526B (zh) 半导体存储装置
US20220068948A1 (en) Semiconductor device
CN114203709A (zh) 半导体存储装置及其制造方法
CN218215304U (zh) 半导体装置
TWI768642B (zh) 半導體記憶裝置
US20240074173A1 (en) Vertical type non-volatile memory devices and methods of fabricating the same
US20230187279A1 (en) Method for manufacturing semiconductor device and semiconductor device
TWI838323B (zh) 半導體裝置
JP2022114693A (ja) 半導体装置
CN117156860A (zh) 半导体存储装置及其制造方法
JP2022190984A (ja) 半導体装置およびその製造方法
TW202312458A (zh) 半導體記憶裝置及其製造方法
TW202410208A (zh) 半導體裝置

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant