CN116600569A - 半导体存储器装置 - Google Patents

Abstract

本文中描述的实施例大体上涉及一种半导体存储器装置。根据一个实施例，阵列芯片包含三维安置的多个存储器单元和连接到所述存储器单元的存储器侧互连层。所述电路芯片包含衬底、设置在所述衬底上的控制电路，以及设置在所述控制电路上并连接到所述控制电路的电路侧互连层。所述电路芯片粘贴到所述阵列芯片，其中所述电路侧互连层面向所述存储器侧互连层。所述接合金属设置在所述存储器侧互连层与所述电路侧互连层之间。所述接合金属接合到所述存储器侧互连层和所述电路侧互连层。

Description

半导体存储器装置

分案申请的相关信息

本案是分案申请。该分案的母案是申请日为2019年8月23日、申请号为201910786022.8，发明名称为“半导体存储器装置”的发明专利申请案。

相关申请的交叉引用

本申请是基于2018年9月4日申请的第16/121,123号美国部分继续专利申请和2019年5月10日申请的第16/409,637号美国部分继续专利申请并且要求前述美国部分继续专利申请的优先权；前述美国部分继续专利申请的全部内容以引用的方式并入本文中。

技术领域

本文中描述的实施例大体上涉及一种半导体存储器装置。

背景技术

已经提出一种具有三维结构的存储器装置。在存储器装置中，在包含经由绝缘层堆叠的多个电极层的堆叠主体中形成存储器孔。电极层用作存储器单元中的控制栅极层。用作沟道的硅主体经由电荷存储膜设置在存储器孔的侧壁上。

为了减小芯片中三维存储器阵列的控制电路的空间系数，还提出了一种用于在阵列正下方提供控制电路的技术。例如，提出了一种配置，其中位线经由形成于阵列末端部分的接触插塞和设置在存储器阵列下侧上的位线延伸层连接到形成于衬底上的晶体管。

因此，在阵列下也需要与位线等效的精细互连层。阵列周围的区域是形成深度接触所必须的。此外，存在一个问题，例如，位线基本上很长，位线容量增加，并且操作速度受影响。

发明内容

根据一个实施例，一种半导体存储器装置包含阵列芯片、电路芯片、接合金属、焊盘和外部连接电极。所述阵列芯片包含三维安置的多个存储器单元和连接到所述存储器单元的存储器侧互连层。所述阵列芯片不包含衬底。所述电路芯片包含衬底、设置在所述衬底上的控制电路，以及设置在所述控制电路上并连接到所述控制电路的电路侧互连层。所述电路芯片粘贴到所述阵列芯片，其中所述电路侧互连层面向所述存储器侧互连层。所述接合金属设置在所述存储器侧互连层与所述电路侧互连层之间。所述接合金属接合到所述存储器侧互连层和所述电路侧互连层。所述焊盘设置在所述阵列芯片中。所述外部连接电极从所述阵列芯片的表面侧到达所述焊盘。

根据实施例，可以提高半导体存储器装置的可靠性。

附图说明

图1是第一实施例的半导体存储器装置的示意性剖视图；

图2是示出第一实施例半导体存储器装置的接合金属的布局实例的示意性平面图；

图3是第一实施例的存储器单元阵列的示意性透视图；

图4是第一实施例的存储器串的示意性剖视图；

图5是第一实施例的存储器单元的示意性剖视图；

图6和图7是示出用于制造第一实施例的半导体存储器装置的方法的示意性剖视图；

图8是第一实施例的半导体存储器装置的示意性剖视图；

图9是第一实施例的半导体存储器装置的示意性剖视图；

图10是第一实施例的存储器单元阵列的示意性透视图；

图11是第一实施例的半导体存储器装置的示意性剖视图；

图12是第一实施例的半导体存储器装置的导线接合部分的示意性放大剖视图；

图13A和13B是第一实施例的半导体存储器装置的导线接合部分的示意性放大剖视图；

图14是第一实施例的半导体存储器装置的SEM(扫描电子显微镜)图像；

图15是第一实施例的半导体存储器装置的框图；

图16是第一实施例的半导体存储器装置的示意性剖视图；

图17是示出第一实施例的半导体存储器装置的BGA(或LGA)引脚分配的示意性平面图；

图18是第二实施例的半导体存储器系统的示意性剖视图；

图19是第二实施例的半导体存储器系统的组合的控制电路芯片的示意性平面图；

图20是第三实施例的半导体存储器装置的示意图；

图21A和21B是图20中所示的半导体存储器装置的示意性平面图；

图22A、22B、23A、23B、24A和24B是第三实施例的半导体存储器装置的另一实例的示意图；

图25是电路芯片700的示意性剖视图；

图26是电路芯片700的框图；

图27和图28是图20中所示的堆叠芯片901的框图；

图29和图30是图23A中所示的堆叠芯片的框图；

图31是图23B中所示的堆叠芯片901的框图；

图32是图23B中所示的堆叠芯片902的框图；以及

图33是图21A和21B的变形例的示意图。

具体实施方式

下面参考附图描述实施例。注意，在附图中，相同的组件由相同的附图标记和符号表示。

图1是第一实施例的半导体存储器装置的示意性剖视图。

第一实施例的半导体存储器装置具有这样的结构：其中包含三维设置的多个存储器单元的阵列芯片100和包含控制存储器单元的数据写入、擦除和读出的控制电路的电路芯片200粘贴在一起。

如下所述，在阵列晶片和电路晶片以逐个晶片的形式粘贴在一起后，将晶片接合主体切割并分割成芯片。

首先，描述阵列芯片100。阵列芯片100包含三维结构的存储器单元阵列1。

图3是存储器单元阵列1的示意性透视图。应注意，在图3中，为了清楚地示出该图，未示出层间绝缘层、绝缘分离膜等。

在图3中，彼此正交的两个方向表示为X方向和Y方向。与X方向和Y方向(XY平面)正交并且其中堆叠多层电极层WL的方向表示为Z方向(堆叠方向)。

存储器单元阵列1包含多个存储器串MS。图4是存储器串MS的示意性剖视图。图4示出了与图3中的YZ平面平行的横截面。

存储器单元阵列1包含堆叠主体，所述堆叠主体包含多个电极层WL和多个绝缘层40。电极层WL和绝缘层40交替堆叠。堆叠主体设置在用作下栅层的背栅BG上。应注意，图中所示的电极层WL的层数是实例。电极层WL的层数可以是任何数目。

如下文参考图6所示，背栅BG经由绝缘膜48和45设置在第一衬底10上。在阵列晶片W1和电路晶片W2粘贴在一起之后，去除第一衬底。

背栅BG和电极层WL是含有硅作为主要成分的层。此外，背栅BG和电极层WL含有例如硼作为杂质，用于赋予硅层导电性。电极层WL可以含有金属硅化物。替代地，电极层WL是金属层。

绝缘层40主要含有例如氧化硅。例如，绝缘膜48是氧化硅膜，并且绝缘膜45是氮化硅膜。

一个存储器串MS形成为U形，包含在Z方向上延伸的一对柱状区段CL和耦合所述一对柱状区段CL的各个下端的连接区段JP。柱状区段CL形成为例如柱状或椭圆柱状，贯穿堆叠主体，并且到达背栅BG。

漏极侧选择栅SGD设置在U形存储器串MS中的一对柱状区段CL中的一者的上末端部分处。源极侧选择栅SGS设置在另一上末端部分处。漏极侧选择栅SGD和源极侧选择栅SGS经由层间绝缘层43设置于顶层的电极层WL上。

漏极侧选择栅SGD和源极侧选择栅SGS是含有硅作为主要成分的层。此外，漏极侧选择栅SGD和源极侧选择栅SGS含有例如硼作为杂质，用于赋予硅层导电性。

用作上选择栅的漏极侧选择栅SGD和源极侧选择栅SGS以及用作下选择栅的背栅BG比一层电极层WL厚。

漏极侧选择栅SGD和源极侧选择栅SGS通过绝缘分离膜47在Y方向上分离。漏极侧选择栅SGD下方的堆叠主体和源极侧选择栅SGS下方的堆叠主体通过绝缘分离膜46在Y方向上分离。也就是说，存储器串MS的一对柱状区段CL之间的堆叠主体通过绝缘分离膜46和47在Y方向上分离。

在源极侧选择栅SGS上，经由绝缘层44提供源极线(例如，金属膜)SL。图1中所示的多个位线(例如，金属膜)BL经由绝缘层44设置在漏极侧选择栅SGD和源极线SL上。位线BL在Y方向上延伸。

图5是柱状区段CL的一部分的放大示意性剖视图。

柱状区段CL形成于在包含多层电极层WL、多层绝缘层40和背栅BG的堆叠主体中形成的U形存储器孔中。在存储器孔中，提供用作半导体主体的沟道主体20。沟道主体20例如是硅膜。沟道主体20的杂质浓度低于电极层WL的杂质浓度。

存储器膜30设置在存储孔的内壁与沟道主体20之间。存储器膜30包含阻挡绝缘膜35、电荷存储膜32和隧道绝缘膜31。

阻挡绝缘膜35、电荷存储膜32和隧道绝缘膜31在电极层WL与沟道主体20之间从电极层WL侧依次设置。

沟道主体20以在堆叠主体的堆叠方向上延伸的圆柱形状设置。存储器膜30以圆柱形状设置为围绕沟道主体20的外周表面，同时在堆叠主体的堆叠方向上延伸。电极层WL经由存储器膜30围绕沟道主体20。芯绝缘膜50设置在沟道主体20的内侧。芯绝缘膜50例如是氧化硅膜。

阻挡绝缘膜35与电极层WL接触。隧道绝缘膜31与沟道主体20接触。电荷存储膜32设置在阻挡绝缘膜35与隧道绝缘膜31之间。

沟道主体20用作存储器单元MC中的沟道。电极层WL用作存储器单元的控制栅极层。电荷存储膜32用作累积从沟道主体20注入的电荷的数据存储器层。也就是说，在沟道主体20和电极层WL的交叉部分中形成具有其中控制栅极层围绕沟道的结构的存储器单元MC。

第一实施例的半导体存储器装置是非易失性半导体存储器装置，其可以电学地自由执行数据的擦除和写入，并且即使电源被切断也可以保留存储的内容。

存储器单元MC例如是电荷捕获型存储器单元。电荷存储膜32包含捕获电荷的大量捕获位置。电荷存储膜32例如是氮化硅膜。

当电荷从沟道主体20注入电荷存储膜32时或者当存储在电荷存储膜32中的电荷扩散到沟道主体20时，隧道绝缘膜31用作势垒。隧道绝缘膜31是例如氧化硅膜。

替代地，作为隧道绝缘膜，可以使用具有其中氮化硅膜被一对氧化硅膜夹在中间的结构的堆叠膜(ONO膜)。当ONO膜用作隧道绝缘膜时，与单层氧化硅膜相比，可以在低电场中执行擦除操作。

阻挡绝缘膜35防止存储在电荷存储膜32中的电荷扩散到电极层WL。阻挡绝缘膜35包含设置为与电极层WL接触的盖膜34和设置在盖膜34与电荷存储膜32之间的阻挡膜33。

阻挡膜33例如是氧化硅膜。盖膜34是介电常数高于氧化硅的介电常数的膜，并且例如是氮化硅膜。通过提供与电极层WL接触的这种盖膜34，可以在擦除期间抑制从电极层WL注入的反向隧道电子。也就是说，通过使用氧化硅膜和氮化硅膜的堆叠膜作为阻挡绝缘膜35，可以改善电荷阻挡属性。

如图3和4所示，漏极侧选择晶体管STD设置在U形存储器串MS中的一对柱状区段CL中的一者的上末端部分处。源极侧选择晶体管STS设置在另一上末端部分处。

存储器单元MC、漏极侧选择晶体管STD和源极侧选择晶体管STS是竖直晶体管，其中电流在堆叠主体的堆叠方向(Z方向)上流动。

漏极侧选择栅SGD用作漏极侧选择晶体管STD的栅电极(控制栅极层)。用作漏极侧选择晶体管STD的栅极层绝缘膜的绝缘膜51(图4)设置在漏极侧选择栅SGD与沟道主体20之间。漏极侧选择晶体管STD的沟道主体20连接到漏极侧选择栅SGD上方的位线BL。

源极侧选择栅SGS用作源极侧选择晶体管STS的栅电极(控制栅极层)。用作源极侧选择晶体管STS的栅极层绝缘膜的绝缘膜52(图4)设置在源极侧选择栅SGS与沟道主体20之间。源极侧选择晶体管STS的沟道主体20连接到源极侧选择栅SGS上方的源极线SL。

背栅晶体管BGT设置在存储器串MS的连接区段JP中。背栅BG用作背栅晶体管BGT的栅电极(控制栅极层)。设置在背栅BG中的存储器膜30用作背栅晶体管BGT的栅极层绝缘膜。

在漏极侧选择晶体管STD与背栅晶体管BGT之间设置包含作为控制栅极层的各个层的电极层WL的多个存储器单元MC。类似地，在背栅晶体管BGT与源极侧选择晶体管STS之间还设置包含作为控制栅极层的各个层的电极层WL的多个存储器单元MC。

多个存储器单元MC、漏极侧选择晶体管STD、背栅晶体管BGT和源极侧选择晶体管STS通过沟道主体20串联连接，并构成U形的一个存储器串MS。多个存储器串MS在X方向和Y方向上排列，从而在X方向、Y方向和Z方向上三维地设置多个存储器单元MC。

电极层WL在Y方向上分成多个块并且在X方向上延伸。

在图1中，示出了存储器单元阵列1中X方向上的末端的区域。在设置有多个存储器单元MC的存储器单元阵列区域81的一端形成电极层WL的阶梯结构区段96。

在阶梯结构区段96中，各个层的电极层WL的X方向上的末端部分以阶梯形状形成。在阶梯结构区段96中，设置多个接触插塞61，其连接到以阶梯形状形成的各个层的电极层WL。接触插塞61以穿过层间绝缘层69的阶梯形状连接到各个层的电极层WL。

在阶梯结构区段96中，背栅BG连接到接触插塞63。选择栅SG(漏极侧选择栅SGD和源极侧选择栅SGS)连接到接触插塞65。

连接到电极层WL的接触插塞61连接到字互连层62。连接到背栅BG的接触插塞63连接到背栅互连层64。连接到选择栅SG的接触插塞65连接选择栅互连层66。

字互连层62、背栅互连层64和选择栅互连层66设置在同一层中。图3中所示的源极线SL还设置在与字互连层62、背栅互连层64和选择栅互连层66相同的层中。

通过图案化相同的材料层(例如，金属层)来形成字互连层62、背栅互连层64、选择栅互连层66和源极线SL。因此，字互连层62、背栅互连层64、选择栅互连层66和源极线SL同时在相同的层中形成，并且由相同的材料形成为相同的厚度。

字互连层62进一步经由其它插塞和互连层连接到表面层互连层73，所述表面层互连层形成在阵列芯片100的电路芯片200的接合表面侧。

背栅互连层64、选择栅互连层66和源极线SL还经由其它插塞和互连层连接到表面层互连层73。

柱状区段CL的沟道主体20和位线BL经由插塞67连接。此外，位线BL经由其它插塞和互连层连接到表面层互连层73。

阵列芯片100包含用于将存储器单元阵列1电连接到电路芯片200的存储器侧互连层。存储器侧互连层形成为包含字互连层62、背栅互连层64、选择栅互连层66和表面层互连层73的多层互连。

表面层互连层73经由接合金属74a和74b连接到电路芯片200的电路侧互连层76。电路芯片200包含衬底5。衬底5例如是硅衬底。

控制电路形成于衬底5的电路形成表面(面向阵列芯片100侧的表面)上。控制电路形成为包含晶体管77的半导体集成电路。晶体管77具有包含例如栅电极78和源极/漏极区的金属氧化物半导体场效应晶体管(MOSFET)结构。MOSFET的源极/漏极区经由插塞79连接到电路侧互连层76。

电路侧互连层76作为多层互连经由层间绝缘膜80形成于电路形成表面上。

接合金属74a和74b设置在阵列芯片100的表面层互连层73与电路芯片200的电路侧互连层76的最上层的互连层(从衬底5看的顶层的互连层)之间。接合金属74a和74b例如是铜或含铜作为主要成分的铜合金。

阵列芯片100的表面层互连层73和电路芯片200的顶层的电路侧互连层76接合到接合金属74a和74b。在阵列芯片100与电路芯片200之间的接合金属74a和74b周围提供绝缘膜75。绝缘膜75是树脂膜或无机膜。

阵列芯片100和电路芯片200经由接合金属74a和74b以及绝缘膜75粘贴在一起。阵列芯片100的存储器侧互连层和电路芯片200的电路侧互连层76经由接合金属74a和74b电连接。

因此，存储器单元阵列1经由存储侧互连层、接合金属74a和74b以及电路侧互连层76连接到电路芯片200的控制电路。

根据第一实施例，外部连接电极71在阵列芯片100侧形成。焊盘70设置在比阵列芯片100中的阶梯结构区段96更靠近末端的区域中。

例如，在形成字互连层62、背栅互连层64、选择栅互连层66和源极线SL时，通过图案化金属层(例如，钨层)来形成焊盘70。因此，焊盘70与字互连层62、背栅互连层64、选择栅互连层66和源极线SL在相同的层中形成，并且由相同的材料形成为相同的厚度。

外部连接焊盘72设置在阵列芯片100的表面(接合表面与电路芯片200相对侧上的表面)上。外部连接电极71设置在外部连接焊盘72与焊盘70之间。

焊盘70经由存储器侧互连层或单独提供的通孔电连接到电路侧互连层76。因此，在电路芯片200中形成的控制电路经由焊盘70和外部连接电极71电连接到外部连接焊盘72。外部连接焊盘72可以经由例如焊球、金属凸块或接合线连接到安装衬底或其它芯片。

多个接合金属74a和74b设置在阵列芯片100和电路芯片200的接合区段中。多个接合金属74a和74b主要包含电连接到位线BL的多个位线引出区段74a和电连接到电极层WL的多个字线引出区段74b。

图2是示出位线引出区段74a和字线引出区段74b的布置关系的示意性平面图。

位线引出区段74a安置于沿堆叠方向与存储器单元阵列区域81重叠的区域中，其中安置有多个存储器串MS(图1中的存储器单元阵列区域81下方的区域)。

字线引出区段74b安置于沿堆叠方向与其中在与存储器单元阵列区域81不同的外侧进一步形成阶梯结构区段96、外部连接电极71等的区域重叠的区域中。在图1中，多个字线引出区段74b安置于阶梯结构区段96下方的区域和外部连接电极71(焊盘70)下方的区域中。

参考图6和7描述用于制造第一实施例的半导体存储器装置的方法。

阵列芯片100的组件和电路芯片200的组件分别以晶片状态形成。

在图6中，示出了在粘贴在一起之前的阵列晶片W1和电路晶片W2。

在粘贴之前，衬底10仍然保留在阵列晶片W1上。背栅BG经由氧化硅膜48和氮化硅膜45形成在衬底(例如，硅衬底)10上。此外，包含多层电极层WL和选择栅SG的堆叠主体堆叠在背栅BG上。

在形成堆叠主体之后，形成存储器串MS、阶梯结构区段96等。此外，形成存储器侧互连层。在存储器侧互连层的形成期间也形成焊盘70。

形成存储器侧互连层的表面层互连层73之后，在阵列晶片W1的接合表面(衬底10的相对侧上的表面)上形成第一接合金属91和第一绝缘膜92。第一接合金属91接合到表面层互连层73。第一绝缘膜92在第一接合金属91与第一接合金属91之间(第一接合金属91周围)形成。第一接合金属91的表面(接合表面)从第一绝缘膜92露出。

电路晶片W2的组件形成于与阵列晶片W1的衬底10不同的衬底(例如，硅衬底)5上。

在衬底5的表面上形成包含晶体管77的控制电路(半导体集成电路)之后，经由层间绝缘层80形成电路侧互连层76。

第二接合金属93和第二绝缘膜94形成于电路晶片W2的接合表面(衬底5的相对侧上的表面)上。第二接合金属93接合到顶层的电路互连层76。第二绝缘膜94在第二接合金属93与第二接合金属93之间(第二接合金属93周围)形成。第二接合金属93的表面(接合表面)从第二绝缘膜94露出。

阵列晶片W1和电路晶片W2通过施加机械压力而以逐个晶片的形式接合，其中衬底10和5的相对侧上的表面彼此面对。

第一接合金属91和第二接合金属93例如是铜或铜合金。第一接合金属91和第二接合金属93彼此接合成一体接合的金属74，如图7所示。第一绝缘膜92和第二绝缘膜94接合成一体的绝缘膜75。

在阵列晶片W1和电路晶片W2粘贴在一起之后，去除阵列晶片W1的衬底10。例如，通过使用硝基氢氟酸的湿式蚀刻去除整个衬底10。

在去除了衬底10的表面上，在衬底10上形成的绝缘膜(氧化硅膜48和氮化硅膜45)保留作为保护阵列晶片W1(阵列芯片100)的表面的钝化膜。

在去除衬底10之后，从去除衬底10的表面侧(氧化硅膜48的表面)形成到达焊盘70的通孔95。在通孔95中，如图1所示，嵌入外部连接电极71。

替代地，外部连接电极71可以形成于通孔95的底部区段(焊盘70的上表面)和通孔95的侧壁上，同时在通孔95中留下空间。

为了驱动存储器单元阵列1，有时需要例如大约20V的高电压。为了维持控制电路(CMOS电路)的晶体管77的击穿电压(以便延伸耗尽层)，期望在电路芯片200侧留下厚度约为10至20μm的衬底(硅衬底)5。厚衬底5用作半导体存储器装置的支撑主体。

在将控制电路连接到外部电路时，可以设想从衬底5的后表面侧形成穿透衬底5的硅通孔(TSV)并将TSV连接到电路侧互连层76。然而，蚀刻厚衬底5的成本和处理时间是大的。此外，为了防止硅衬底5和通孔内电极的短路，还需要在通孔侧壁上形成绝缘膜的工艺。

另一方面，根据第一实施例，通孔95(图7)形成于阵列芯片100的去除了衬底10的一侧上。由于阵列芯片100的厚度约为几微米，因此不需要用于穿透数十微米厚的衬底的深蚀刻工艺。有可能降低成本。

通过利用湿式蚀刻去除阵列晶片W1的衬底10，与通过研磨去除衬底不同，不会产生施加到存储器单元阵列1的应力。因此，产量和可靠性得到提高。

还可以设想用于在衬底上形成控制电路并在控制电路上形成存储器单元阵列的方法。然而，在某些情况下，形成三维存储器单元阵列1需要900℃或更高的加热过程。如果控制电路预先形成于单元阵列下方，则存在对诸如晶体管的杂质扩散和金属接触的耐热性等问题的担忧。

此外，根据未来接口速度的提高，期望改善晶体管的性能。还有可能需要使用具有低耐热性的工艺来形成控制电路，在所述工艺中使用自对准硅化物等。

另一方面，根据第一实施例，由于包含存储器单元阵列1的阵列芯片100和包含控制电路的电路芯片200通过单独的晶片工艺形成，因此存储器单元阵列1的高热处理不会影响控制电路。因此，有可能以高可靠性的结构形成存储器单元阵列1和控制电路。

在其中控制电路和存储器单元阵列依次形成于衬底上的结构中，当从衬底观察时，位线比堆叠主体更靠上侧形成。因此，在将位线连接到控制电路时，在经由形成于位线上的互连层将位线引出到存储器单元阵列区域的外侧区域之后，将深接触插塞从引出互连层连接到衬底表面上的控制电路。由于用于互连的布线区域，这可能导致芯片面积增加。还存在这样的问题：位线基本上很长，位线容量增加，并且操作速度受到影响。关于电极层(字线)的布线存在同样的问题。

另一方面，根据第一实施例，形成位线BL、源极线SL、字互连层62等的一侧经由接合金属74a和74b接合到电路芯片200。因此，互连仅需要直接向下引出(朝向接合表面侧)。

例如，如参考图2所描述，位线引出区段74a不被引出到(未安置于)存储器单元阵列区域81的外侧，而是安置于存储器单元阵列区域81下方的重叠区域中。

因此，可以抑制用于将位线BL、源极线SL、字互连层62等连接到控制电路的互连长度和互连形成区域的增加，并且抑制操作延迟和芯片面积增加。

如上所述，根据第一实施例，可以通过便宜的工艺实现存储器单元的容量增加和可靠性提高。此外，可以实现控制电路的优化和速度提高。

连接到外部连接电极的焊盘可以在与背栅BG相同的层中形成，如图8所示。

多晶硅通常用在背栅BG中。因此，为了减小焊盘的电阻，期望在背栅BG上堆叠含有例如金属硅化物层或金属层等金属的层110。

含有金属的层110经由晶片台中的绝缘膜48和45形成于衬底10上。背栅BG形成于层110上。含有金属和背栅BG的层110通过图案化而作为焊盘110和111留在比阶梯结构区段96更靠外侧的区域中。

在去除衬底10之后，从阵列晶片W1的表面侧形成到达焊盘110的通孔。在通孔中形成外部连接电极112。

与图1中所示的其中焊盘与字互连层62等形成于同一层中的结构相比，通孔可以是浅的。可以实现成本的进一步降低和产量的进一步提高。

焊盘不限于在阵列芯片100中形成。如图9所示，电路芯片200的电路侧互连层76的一部分可以用作焊盘122。例如，将从衬底5观察的电路侧互连层76的顶层的互连层形成为焊盘122。

在去除阵列晶片W1的衬底10之后，从阵列晶片W1的表面侧在比阶梯结构区段96更靠外侧的区域中形成到达焊盘122的通孔。在通孔中形成外部连接电极121。外部连接电极121不经由存储器侧互连层连接到电路侧互连层76。

图10是第一实施例的半导体存储器装置的另一示例的存储器单元阵列2的示意性透视图。应注意，在图10中，如图3中一样，为了清楚地展示图，未示出绝缘层等。

源极层SL设置在接合表面与电路芯片200相对的侧上。源极侧选择栅(下选择栅层)SGS经由绝缘层设置在源极层SL上。

绝缘层设置在源极侧选择栅极层SGS上。通过交替堆叠多个电极层WL和多个绝缘层而获得的堆叠主体设置在绝缘层上。

当从源极层SL观察时，绝缘层设置在最远层的电极层WL上。漏极侧选择栅(上选择栅层)SGD设置在绝缘层上。

在Z方向上延伸的柱状区段CL设置在堆叠主体中。也就是说，柱状区段CL刺穿漏极侧选择栅SGD、多层电极层WL以及源极侧选择栅SGS。柱状区段CL中的沟道主体20的一端连接到位线BL。沟道主体20的另一端连接到源极线SL。

源极线SL形成于衬底上。在源极线SL上依次形成源极侧选择栅SGS、包含多层电极层WL的堆叠主体、漏极侧选择栅SGD和位线BL。含有源极线SL、源极侧选择栅SGS、包含多层电极层WL的堆叠主体、漏极侧选择栅SGD和位线BL的阵列晶片粘贴到电路晶片W2，其中位线BL侧与电路晶片W2相对。

粘贴后，去除衬底。从去除衬底的表面侧形成通孔。在通孔中形成外部连接电极。

图11是实施例的第一半导体存储器装置的示意性剖视图。

通孔120设置在阵列芯片100中。通孔120穿透阵列芯片100并到达电路芯片200的焊盘122。通孔120沿着存储器串MS和柱状区段CL延伸。焊盘122在通孔120的底部露出。

图12是第一实施例的半导体存储器装置的导线接合部分的示意性放大剖视图。图12中示出导线500和凸块500a的侧面。

例如，如图12所示，导线500通过通孔120接合到焊盘122。导线500例如是Au(金)线或Ag(银)线。形成于导线500的尖端处的凸块500a直接接合到焊盘122。阵列芯片100的上表面覆盖有保护膜49。保护膜49例如是树脂膜。

图13A和13B是第一实施例的半导体存储器装置的导线接合部分的示意性放大剖视图。图13A和13B中示出导线500和凸块500a的侧面。

在图13A所示的实例中，凸块500a是具有在导线500的尖端处形成的多个凸块的柱形凸块。柱形凸块500a通过通孔120接合到焊盘122。柱形凸块500a的高度大于通孔120的深度。在此实例中，保持导线500的毛细管可以位于保护膜49的上表面上方。在导线接合过程中毛细管以及导线500不接触保护膜49以及通孔120的侧壁。这样可以减少导线接合失败。

在图13B所示的实例中，导电主体123设置在通孔120内部的焊盘122上。导电主体123接触焊盘122。例如，导电主体123是Ni-Au合金，并且通过电镀形成。在导电主体123上，没有形成焊盘。形成于导线500的尖端处的凸块500a接合到导电主体123的上表面。

在图13B所示的实例中，保持导线500的毛细管可以位于保护膜49的上表面上方。在导线接合过程中毛细管以及导线500不接触保护膜49以及通孔120的侧壁。这样可以减少接合失败。

如图6所示，将阵列晶片W1接合到电路晶片W2。然后，在去除阵列晶片W1的衬底10之后，形成通孔120。

图14是第一实施例的半导体存储器装置的SEM(扫描电子显微镜)图像。

图14中所示的半导体存储器装置包含多个如图11到13B中所示的半导体存储器装置。

多个半导体存储器装置(或芯片)300安装在布线衬底600上，其中布线网络(未示出)设置在绝缘树脂衬底的表面上或内部。每个半导体存储器芯片300包含阵列芯片100和接合到阵列芯片100的电路芯片200，如图11至13B所示。半导体存储器芯片300沿着半导体存储器芯片300的至少一侧以阶梯配置堆叠。半导体存储器芯片300包含沿着半导体存储器芯片300的一个侧边缘排列并且位于所述侧边缘处的多个焊盘122(通孔120)。可以露出每个电极焊盘122用于导线接合。布线衬底600包含多个电极601。每个电极601通过导线500连接到不同半导体存储器芯片300上的焊盘122。

图15是第一实施例的半导体存储器装置300的框图。

实施例的半导体存储器装置300连接到控制器(图15中未示出)。控制器从主机装置(未示出)接收例如数据写入、数据读取和数据擦除操作的指令。

控制器响应于这些指令发出命令，并将命令传输到半导体存储器装置300。半导体存储器装置300通过接收的命令控制数据读取操作、数据写入操作和数据擦除操作。

在图15中，各个块之间的一些连接由实线箭头线表示，但块之间的连接不限于此。

如图所示，半导体存储器装置300包含阵列芯片100和电路芯片200。阵列芯片100包含例如存储器单元阵列1。电路芯片200包含其余组件，例如I/O控制电路210、逻辑控制电路211、状态寄存器212、地址寄存器213、命令寄存器214、控制电路215、就绪/忙碌电路216、电压发生器217、行解码器219、感测放大器220、数据寄存器221和列解码器222。

逻辑控制电路211接收例如芯片使能信号BCE-0、命令锁存使能信号CLE-0、地址锁存使能信号ALE-0、写使能信号BWE-0和读使能信号RE-0和BRE-0。逻辑控制电路211响应于接收的信号控制I/O控制电路210和控制电路215。

芯片使能信号BCE-0是用于启用半导体存储器装置300的信号，并且被置为低电平。命令锁存使能信号CLE-0是指示输入/输出信号I/O是命令的信号，并且被置为高电平。地址锁存使能信号ALE-0是表示输入/输出信号I/O是地址的信号，并且被置为高电平。写使能信号BWE-0是用于将接收信号提取到半导体存储器装置300中的信号，并且每当从控制器接收到命令、地址和数据时，所述信号被置为低电平。因此，每当切换BWE-0时，信号被提取到半导体存储器装置300中。读使能信号RE-0和BRE-0是用于使控制器能够从半导体存储器装置300读取每个数据的信号。例如，读使能信号BRE-0被置为低电平，并且读使能信号RE-0被置为高电平。

I/O控制电路210控制通过数据线DQ0-0到DQ7-0在控制器与半导体存储器装置300之间传输和接收的8位输入/输出信号I/O<O>到I/O<7>的输入和输出。

更具体地，I/O控制电路210包含输入电路和输出电路，并且输入电路接收命令信号、地址信号和数据，并将它们传输到命令寄存器214、地址寄存器213和数据寄存器221。另外，输出电路响应于来自控制器的指令将由半导体存储器装置300保存的各种数据传输到控制器。

所述各种数据包含例如存储器数据、ID数据、参数信息和状态信息。存储器数据例如是保存在数据寄存器221中的数据。ID数据是半导体存储器装置300的唯一标识信息，例如产品号、存储器容量和接口规范。参数信息是诸如读取操作中的读取电压的设定值的信息。状态信息例如是指示写入操作的结果的信息等。在下文中，从数据寄存器221读取存储器数据的操作被称为“寄存器读取”，读取ID数据的操作被称为“ID读取”，读取参数信息的操作被称为“获取特征”，并且由获取特征输出的数据被称为“GF数据”。

命令寄存器214临时存储通过I/O控制电路210从控制器接收的命令信号，并将所述命令信号传输到控制电路215。

控制电路215响应于由命令寄存器214保存的命令信号控制状态寄存器212、就绪/忙碌电路216、电压发生器217、行解码器219、感测放大器220、数据寄存器221和列解码器222，并且执行数据读取操作、数据写入操作和数据擦除操作。

状态寄存器212临时保存例如数据读取操作、数据写入操作和数据擦除操作中的状态，并通知控制器操作是否已正常完成。

就绪/忙碌电路216根据控制电路215的操作条件将就绪/忙碌信号RY/BBY传输到控制器。就绪/忙碌信号RY/BBY是指示半导体存储器装置300是否处于忙碌状态(半导体存储器装置300是处于不可从控制器接收命令的状态还是处于可从控制器接收命令的状态)并且在忙状态下处于低电平的信号。

电压发生器217产生数据读取操作、数据写入操作和数据擦除操作所需的电压，并通过例如驱动器(未示出)将电压施加到存储器单元阵列1、行解码器219和感测放大器220。

存储器单元阵列1包含存储器单元MC的多个晶体管(如图4和5所示)。例如，晶体管保存对应于阈值电平的数据。

地址寄存器213临时保存通过I/O控制电路210从控制器接收的地址信号。然后，地址寄存器213将行地址传输到行解码器219，并将列地址传输到列解码器222。

例如，在数据写入操作和读取操作中，行解码器219对行地址进行解码，并根据解码结果选择字线WL(电极层WL)。

然后，行解码器219将适当的电压施加到字线WL。

例如，在数据写入操作和读取操作中，列解码器222对列地址进行解码，并根据解码结果选择数据寄存器221内的锁存电路。

数据寄存器221包含多个锁存电路(未示出)。锁存电路对应于各个位线BL并保存写入数据和读取数据。例如，在数据写入操作中，数据寄存器221临时保存通过I/O控制电路210从控制器接收的数据。此外，例如，在数据读取操作中，数据寄存器221临时保存由感测放大器220读取的数据并通过I/O控制电路210将所述数据传输到控制器。

在数据读取操作中，感测放大器220检测从连接到所选字线WL的晶体管读取到位线BL的数据。另外，在数据写入操作中，感测放大器220将写入数据传输到连接至所选字线WL的晶体管。在下文中，由感测放大器220批量读取和写入的数据单元被称为“页面”。

图16是第一实施例的半导体存储器装置的示意性剖视图300。

图16中所示的阵列芯片100和电路芯片200如图11所示的彼此接合。阵列芯片100和控制电路芯片200分别在图16中所示的箭头所示的方向上层叠。

阵列芯片100和电路芯片200容纳在封装301中。封装301是球状栅格阵列(BGA)或平面栅格阵列(LGA)封装。多个导电球(或焊盘)302安置于封装301的下表面上。

图17示出BGA(或LGA)引脚分配的示意性平面图图17中所示的信号代码对应于图15中所示的信号代码。

图18是第二实施例的半导体存储器系统800的示意性剖视图。

图18中所示的半导体存储器系统800包含阵列芯片100和接合到阵列芯片100的组合的控制电路芯片400。稍后将说明组合的控制电路芯片400。阵列芯片100和组合的控制电路芯片400分别在图18中所示的箭头所示的方向上层叠。

阵列芯片100和组合的控制电路芯片400容纳在封装801中。封装801是球状栅格阵列(BGA)或平面栅格阵列(LGA)封装。多个导电球(或焊盘)802安置于封装801的下表面上。

图19是第二实施例的半导体存储器系统的组合的控制电路芯片400的示意性平面图。

组合的控制电路芯片400包含控制电路401和固态驱动器(SSD)控制器402。

控制电路401包含图15中所示的I/O控制电路210、逻辑控制电路211、状态寄存器212、地址寄存器213、命令寄存器214、控制电路215、就绪/忙碌电路216、电压发生器217、行解码器219、感测放大器220、数据寄存器221和列解码器222。

SSD控制器402包含纠错码(ECC)、前端接口、耗损均衡和逻辑到物理转换，以及NAND后端接口。

组合的控制电路芯片400形成于单个单片硅管芯上。

图20是第三实施例的半导体存储器装置的示意图。

此半导体存储器装置包含堆叠装置901。堆叠装置901安装在电路板600上。无源装置603安装在电路板600上。无源装置603例如是芯片电容器。多个导电球或焊盘602安置于电路板600的下表面上。

堆叠装置901包含电路芯片700和多个阵列芯片100-2、100-3、100-4。阵列芯片100-2、100-3、100-4包含先前提及的存储器单元阵列1。电路芯片700是包含存储器单元阵列1、图19中所示的控制电路401和图19中所示的SSD控制器402的组合的控制芯片。

阵列芯片100-2堆叠在电路芯片700上，阵列芯片100-3堆叠在阵列芯片100-2上，并且阵列芯片100-4堆叠在阵列芯片100-3上。

图21A是图20中所示的半导体存储器装置的示意性平面图。在图21A中，X方向沿着电路芯片700的一侧和多个阵列芯片100-2、100-3、1004，并且Y方向垂直于X方向。

电路芯片700和阵列芯片100-2、100-3、100-4沿着X方向以阶梯配置堆叠。电路芯片700在Y方向上偏移到阵列芯片100-2、100-3、100-4。

多个焊盘101安置于阵列芯片100-2、100-3、100-4的末端部分上。末端部分以阶梯配置形成。焊盘101沿着Y方向布置。

多个焊盘701安置于电路芯片700的X方向上的末端部分以及电路芯片700的Y方向上的末端部分上。安置于电路芯片700的X方向上的末端部分的焊盘701沿着Y方向布置。安置于电路芯片700的Y方向上的末端部分的焊盘701沿着X方向布置。

每个焊盘101、701通过导线500电连接到形成于电路板600上的焊盘。

包含存储器单元阵列1、控制电路401和SSD控制器402的电路芯片700的焊盘的数目大于阵列芯片100-2、100-3、100-4的焊盘的数目。焊盘701沿着电路芯片700的两侧布置。电路芯片700在X方向和Y方向上偏移到阵列芯片100-2、100-3、100-4。

如图21B所示，电路芯片700的Y方向上的大小可以大于阵列芯片100-2、100-3、100-4的Y方向上的大小。

如图22A所示，多个导电球702可以安置于电路芯片700的下表面上。电路芯片700通过导电球702电连接到电路板600。

如图22B所示，多个导电球或凸块102可以连接电路芯片700和阵列芯片100-2。导电球或凸块102可以连接阵列芯片100-2和阵列芯片100-3。导电球或凸块102可以连接阵列芯片100-3和阵列芯片100-4。

如图23A所示，多个电路芯片700-1、700-2、700-3、700-4可以在电路板600上以阶梯配置堆叠。每个电路芯片700-1、700-2、700-3、700-4是组合的控制电路芯片，并且包含存储器单元阵列1、控制电路401和SSD控制器402。

如图23B所示，多个堆叠芯片901、902可以堆叠在电路板600上。

堆叠芯片901包含以阶梯配置堆叠的电路芯片700-1、阵列芯片100-2、阵列芯片100-3和阵列芯片100-4。堆叠芯片902包含以阶梯配置堆叠的电路芯片700-2、阵列芯片100-6、阵列芯片100-7和阵列芯片100-8。

堆叠芯片901的电路芯片700-1、阵列芯片100-2、阵列芯片100-3和阵列芯片100-4中的每一者包含第一末端部分。相比上芯片的第一末端部分，下芯片的第一末端部分在第一方向上突出。第一末端部分通过导线500电连接到电路板600。

堆叠芯片902的电路芯片700-2、阵列芯片100-6、阵列芯片100-7和阵列芯片100-8中的每一者包含第二末端部分。相比上芯片的第二末端部分，下芯片的第二末端部分在与第一方向相反的第二方向上突出。第二末端部分通过导线500电连接到电路板600。

如图24A所示，堆叠芯片901的阵列芯片100-2、100-3、100-4可以通过导线500彼此连接。电路芯片700-1可以通过导线500连接到阵列芯片100-2。电路芯片700-1可以通过导线500连接到电路板600。堆叠芯片902的阵列芯片100-6、100-7、100-8可以通过导线500彼此连接。电路芯片700-2可以通过导线500连接到阵列芯片100-6。电路芯片700-2可以通过导线500连接到电路板600。

如图24B所示，图24A中所示的阵列芯片100-2可以用电路芯片700-3代替。图24A中所示的阵列芯片100-3可以用电路芯片700-4代替。图24A中所示的阵列芯片100-4可以用电路芯片700-5代替。图24A中所示的阵列芯片100-6可以用电路芯片700-6代替。图24A中所示的阵列芯片100-7可以用电路芯片700-8代替。

图25是电路芯片700的示意性剖视图。与图11中相同的组件用相同的附图标记和符号表示。

电路芯片700包含阵列芯片100和电路芯片(或CMOS芯片)200。阵列芯片100通过接合金属74a接合到电路芯片200。

阵列芯片100包含存储器单元阵列1。

电路芯片200包含衬底5，以及设置在衬底5上的控制电路401和SSD控制器402。控制电路401和SSD控制器402中的每一者包含多个晶体管77和互连层76。

控制电路401的互连层76通过接合金属74a电连接到阵列芯片100的互连层73。

控制电路401和SSD控制器402通过电路芯片200的互连层彼此电连接。

图26是电路芯片700的框图。

电路芯片700包含阵列芯片100、控制电路401和SSD控制器402。控制电路401连接到阵列芯片100的输入-输出(I/O)部分。SSD控制器402连接到外部主机系统900。控制电路401和SSD控制器402经由数据总线910和控制总线920彼此连接。

SSD控制器402包含主机IF(接口)711、主机IF控制器712、主机命令控制器713、耗损均衡控制器714、NAND块管理器715、存储器位置管理器716、数据缓冲器控制器718、数据缓冲器717、密码模块719和ECC(纠错码)处理器720。

主机IF 711连接到主机系统900、数据总线910和控制总线920。主机IF控制器712、主机命令控制器713、耗损均衡控制器714、NAND块管理器715、存储器位置管理器716、数据缓冲器717、密码模块719和ECC处理器720连接到控制总线920。数据缓冲器控制器718、密码模块719和ECC处理器720连接到数据总线910。

主机IF 711是例如串行高级技术附件(SATA)、串行连接的SCSI(SAS)和高速外围设备互连/高速非易失性存储器(PCIe/NVMe)之类的接口。

主机IF控制器712控制主机IF 711。

主机命令控制器713解释经由主机IF 711从主机系统900接收的处理请求或命令(READ、WRITE)，并控制存储装置中的另一元件以履行所述请求。

数据缓冲器717临时存储从主机系统900写入的数据和从NAND读取的数据。数据缓冲器717例如是存储器(SRAM、DRAM)或寄存器。存储器是易失性或非易失性的。

数据缓冲器控制器718管理数据缓冲器717。数据缓冲器控制器718管理数据缓冲器717的使用(例如，使用中的数据或空闲数据)。数据缓冲器控制器718管理哪个缓冲器是数据写在哪个区域和哪个NAND的对应关系。

ECC处理器720对要写入NAND的数据进行编码，对从NAND读取的数据进行解码，检测并纠正错误。

NAND块管理器715管理NAND块的使用。NAND块管理器715还管理不良的块。

耗损均衡控制器714管理耗尽。耗损均衡控制器714监视整个NAND并进行控制，使得特定块的耗尽不会发展太多。耗损均衡控制器714控制对读取干扰和数据保持的处理。

存储器位置管理器716在物理地址之间转换所谓的逻辑地址。当请求NAND的地址之间的访问时，存储器位置管理器716转换由主机系统900指定的地址。存储器位置管理器716确定在从主机系统900接收到WRITE命令时向哪个NAND区域写入WRITE数据。

密码模块719对数据执行各种密码处理。

控制电路401包含电源控制器721、存储器控制器725、地址寄存器722、命令寄存器723、状态寄存器724、行解码器726、列解码器727、数据高速缓存728和感测放大器729。

电源控制器721连接到主机系统900。存储器控制器725、地址寄存器722、命令寄存器723和状态寄存器724连接到控制总线920。列解码器727连接到数据总线910。行解码器726、列解码器727、数据高速缓存728和感测放大器729连接到存储器控制器725。电源控制器721、行解码器726和感测放大器729连接到阵列芯片100的输入/输出。

行解码器726控制存储器单元阵列1的电极层WL、漏极侧选择栅SGD和源极侧选择栅SGS的电位。感测放大器729读取并放大位线BL的电位。

下文描述数据写入过程。

存储器控制器725从存储器位置管理器716接收写入请求。当不能立即执行所接收的写入请求时，存储器控制器725将地址记录在地址寄存器722中，并将命令记录在命令寄存器723中。

当涉及写入处理时，存储器控制器725通知将写入数据缓冲器717中的数据。从数据缓冲器717读取数据，并在加密模块719中加密数据。随后，在ECC处理器720中对数据进行错误纠正。

将经编码数据传送到数据高速缓存728，并等待直到写入开始。在准备之后，将数据从数据高速缓存728传送到阵列芯片100，并写入存储器单元。

在写入过程之后，存储器控制器725将结果反映在状态寄存器724中。

接下来，下文描述数据读取过程。

存储器位置管理器716指示存储器控制器725读取数据。当不能立即执行所接收的读取请求时，存储器控制器725将地址记录在地址寄存器722中，并将命令记录在命令寄存器723中。

当涉及读取处理时，感测放大器729从阵列芯片100的存储器单元读取数据，并将数据存储在数据高速缓存728中。

存储器控制器725询问数据缓冲器717中应该传送读取数据的位置。将存储在数据高速缓存728中的数据传送到ECC处理器720，并且对数据执行ECC。在密码模块719中对经纠正数据进行解密。将经解密数据存储在数据缓冲器717中。

存储器控制器725将读取过程的结束反映在状态寄存器724中。主机命令控制器713指示主机IF控制器712传输数据。然后，将数据从数据缓冲器717传输到主机系统900。

图27是图20中所示的堆叠芯片901的框图。

堆叠芯片901包含电路芯片700和多个阵列芯片100-2、100-3、100-4。电路芯片700是组合的控制电路芯片，包含SSD控制器402、阵列芯片100-1和控制电路401-1、401-2、401-3、401-4。控制电路401-1、401-2、401-3、401-4包含与上述控制电路401相同的组件。

控制电路401-1连接到阵列芯片100-1。控制电路401-2连接到阵列芯片100-2。控制电路401-3连接到阵列芯片100-3。控制电路401-4连接到阵列芯片100-4。

阵列芯片100-1、100-2、100-3、100-4通过导线连接到电源15。

控制电路401-2通过导线或硅通孔(TSV)连接到阵列芯片100-2。控制电路401-3通过导线或TSV连接到阵列芯片100-3。控制电路401-4通过导线或TSV连接到阵列芯片100-4。

SSD控制器402通过导线连接到主机系统900。

如图28所示，电路芯片700可以包含多个SSD控制器402-1、402-2、402-3、402-4。

SSD控制器402-1连接到控制电路401-1。SSD控制器402-2连接到控制电路401-2。SSD控制器402-3连接到控制电路401-3。SSD控制器402-4连接到控制电路401-4。

根据图28的结构，控制每个阵列芯片100-1、100-2、100-3、100-4的元件是分开的。与图27的结构相比，此结构可以改善性能。

与图28的结构相比，图27的结构可以减小电路面积和功耗。

图29是图23A中所示的堆叠芯片的框图。

电路芯片700-1包含SSD控制器402-1、控制电路401-1和阵列芯片100-1。

电路芯片700-2包含SSD控制器402-2、控制电路401-2和阵列芯片100-2。

电路芯片700-3包含SSD控制器402-3、控制电路401-3和阵列芯片100-3。

电路芯片700-4包含SSD控制器402-4、控制电路401-4和阵列芯片100-4。

SSD控制器402-1、402-2、402-3、402-4通过导线连接到主机系统900。

阵列芯片100-1、100-2、100-3、100-4通过导线连接到电源15。

根据图29的结构，SSD控制器402-1、402-2、402-3、402-4通过线或连接到主机系统900。

或者，如图30所示，SSD控制器402-1、402-2、402-3、402-4中的每一者可以通过单独的互连线连接到主机系统900。

图31是图23B中所示的堆叠芯片901的框图。

图32是图23B中所示的堆叠芯片902的框图。

如图31所示，堆叠芯片901的电路芯片700-1包含SSD控制器402-1、控制电路401-1、401-2、401-3、401-4以及阵列芯片100-1。

SSD控制器402-1连接到主机系统900A。

控制电路401-1连接到阵列芯片100-1。控制电路401-2连接到阵列芯片100-2。控制电路401-3连接到阵列芯片100-3。控制电路401-4连接到阵列芯片100-4。

如图32所示，堆叠芯片902的电路芯片700-2包含SSD控制器402-2、控制电路401-5、401-6、401-7、401-8以及阵列芯片100-5。

SSD控制器402-2连接到主机系统900B。

控制电路401-5连接到阵列芯片100-5。控制电路401-6连接到阵列芯片100-6。控制电路401-7连接到阵列芯片100-7。控制电路401-8连接到阵列芯片100-8。

阵列芯片100-2、100-3、100-4、100-6、100-7、100-8通过导线连接到电源15。

SSD控制器402-1和SSD控制器402-2可以通过线或连接到同一主机系统。

图33是图21A和21B的变形例的示意图。

用于NAND I/F的多个焊盘705安置于电路芯片700的X方向上的末端部分。用于NAND I/F的焊盘705通过导线500连接到阵列芯片100-2、100-3、100-4的焊盘101。

用于主机的多个焊盘706安置于电路芯片700的Y方向上的末端部分。用于主机的焊盘706通过导线500连接到电路板600的焊盘。

根据图33的结构，其中安置有用于NAND I/F的焊盘705的电路芯片700的末端部分(侧)不同于其中安置有用于主机的焊盘706的电路芯片700的末端部分(侧)。此结构可以减小用于NAND I/F的焊盘705和用于主机的焊盘706的布置间距和面积。

由于阵列芯片100-2、100-3、100-4以阶梯配置堆叠，因此安置有阵列芯片100-2、100-3、100-4的焊盘101的末端部分(侧)受到封装大小的严格限制。这可能会限制电路板600上的焊盘的布置规则。在图33的结构中，安置有阵列芯片100-2、100-3、100-4的焊盘101的末端部分(侧)与连接电路板600的末端部分(侧)不同。这种结构可以容易地根据上述规则进行限制。

虽然已经描述了某些实施例，但是这些实施例仅作为实例呈现，并且不旨在限制本发明的范围。实际上，本文中所描述的新颖实施例可以多种其它形式体现；此外，可在不脱离本发明的精神的情况下对本文中所描述的实施例的形式进行各种省略、替代及改变。所附权利要求及其等同物旨在涵盖落入本发明的范围和精神内的这些形式或修改。

Claims (15)

1.一种半导体存储器装置，其包括：

电路芯片，所述电路芯片包含衬底、设置在所述衬底上的控制电路、设置在所述衬底上的固态驱动器控制器、以及电路侧互连层；

阵列芯片，所述阵列芯片接合到所述电路芯片，所述阵列芯片包含存储器侧互连层以及在所述存储器侧互连层上三维安置的多个存储器单元，所述存储器单元连接至所述存储器侧互连层；以及

接合金属，所述接合金属设置在所述电路侧互连层与所述存储器侧互连层之间、并且接合到所述存储器侧互连层和所述电路侧互连层；其中

所述控制电路通过所述电路侧互连层和所述接合金属连接到所述存储器侧互连层，所述控制电路通过所述电路侧互连层连接到所述固态驱动器控制器。

2.根据权利要求1所述的装置，其中

所述阵列芯片包含多个半导体主体、面向所述半导体主体的多个电极层、以及连接到所述半导体主体的多个位线，

所述控制电路包含控制所述电极层的电位的行解码器、以及感测和放大所述位线的电位的感测放大器。

3.根据权利要求2所述的装置，其中

所述阵列芯片包含

第一选择栅层，其设置在所述电极层的最下层和所述位线之间，所述第一选择栅层电连接到所述存储器侧互连层，以及

第二选择栅层，其设置在所述电极层的最上层之上，所述第二选择栅层电连接到所述存储器侧互连层。

4.根据权利要求1所述的装置，其中

所述阵列芯片包含

电荷存储膜，所述电荷存储膜设置在所述半导体主体中的一者和所述电极层中的一者之间；以及

源极线，所述源极线连接到所述半导体主体。

5.根据权利要求1所述的装置，其中

所述电极层以阶梯形状形成于安置有所述存储器单元的存储器单元阵列区域的末端处，并且

所述存储器侧互连层包含连接到以所述阶梯形状形成的所述电极层的字互连层。

6.根据权利要求5所述的装置，其中

所述接合金属包含电连接到所述位线的多个位线引出区段，并且

所述位线引出区段安置于与所述存储器单元阵列区域重叠的区域中。

7.根据权利要求5所述的装置，其中

所述接合金属包含电连接到所述字互连层的多个字线引出区段。

8.根据权利要求1所述的装置，其进一步包括设置在所述接合金属周围的绝缘膜。

9.根据权利要求1所述的装置，其中

堆叠的多个半导体存储器芯片，

所述半导体存储器芯片中的每一者包含所述阵列芯片、所述电路芯片和所述接合金属，

所述半导体存储器芯片中的每一者包含沿着所述半导体存储器芯片的一侧的末端部分，以及

包含于所述电路芯片中的多个焊盘，及贯穿所述阵列芯片并且到达所述焊盘的多个通孔沿着所述一侧布置在所述末端部分中。

10.根据权利要求9所述的装置，其中所述电路芯片是组合的控制电路芯片，其包含所述控制电路和所述固态驱动器控制器。

11.根据权利要求9所述的装置，其进一步包括外部连接电极，所述外部连接电极通过所述通孔延伸到所述焊盘的上表面。

12.根据权利要求9所述的装置，其中

所述焊盘设置在与所述电路侧互连层相同的层中、并且由与所述电路侧互连层相同的材料所形成。

13.根据权利要求1所述的装置，其中所述电路芯片包含MOSFET，所述MOSFET形成于所述衬底上且电连接到所述电路侧互连层。

14.根据权利要求1所述的装置，其中所述衬底具有10至20μm的厚度。

15.根据权利要求1所述的装置，其中所述接合金属为铜或铜合金。