CN210443557U - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够有效地布局配线的半导体装置。根据其中一种实施方式，半导体装置具备：第1基板；以及逻辑电路，设置于所述第1基板上。所述装置还具备：存储单元，设置于所述逻辑电路的上方；以及第2基板，设置于所述存储单元的上方。所述装置还具备接合垫，所述接合垫设置于所述第2基板的上方，电连接于所述逻辑电路。所述装置还具备配线，所述配线设置于所述第2基板的上方，电连接于所述存储单元，包含数据信号线、控制电压线、及电源线中的至少1个。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2019-37626号(申请日：2019年3月1日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
由于半导体装置、例如三维存储器通常具备较多的配线，因此有效地布局这些配线在设计上较为重要。例如，要求布局能够实现噪音降低、低电阻化、高速化等。
实用新型内容
实施方式提供一种能够有效地布局配线的半导体装置。
根据一种实施方式，半导体装置具备：第1基板；以及逻辑电路，设置于所述第1基板上。所述装置还具备：存储单元，设置于所述逻辑电路的上方；以及第2基板，设置于所述存储单元的上方。所述装置还具备接合垫，所述接合垫设置于所述第2基板的上方，电连接于所述逻辑电路。所述装置还具备配线，所述配线设置于所述第2基板的上方，电连接于所述存储单元，包含数据信号线、控制电压线、及电源线中的至少1个。
所述接合垫与所述配线较理想为包含在设置于所述第2基板的上方的相同的配线层中。
所述半导体装置较理想为还具备绝缘膜，所述绝缘膜设置于所述配线的上表面，且具有使所述接合垫的上表面露出的开口部。
所述存储单元较理想为设置于所述逻辑电路的上方。
所述配线较理想为用于向所述半导体装置传输输入信号或从所述半导体装置传输输出信号，用于向所述存储单元供给控制电压，或用于向所述半导体装置供给电源电力。
所述配线较理想为设置于与所述接合垫成为非接触的位置或者与所述接合垫接触的位置。
根据实施方式，提供一种能够有效地布局配线的半导体装置。
附图说明
图1是表示第1实施方式的半导体装置的构造的剖视图。
图2是表示第1实施方式的柱状部的构造的剖视图。
图3是用来对第1实施方式的半导体装置的制造方法的一个步骤进行说明的剖视图。
图4是表示第1实施方式的半导体装置的构造的其它剖视图。
图5是表示第1实施方式的半导体装置的构造的俯视图。
图6及图7是表示第1实施方式的第2插塞的构造的剖视图。
图8是表示第1实施方式的半导体装置的构成的电路图。
图9是表示第2实施方式的半导体装置的构造的剖视图。
图10是表示第2实施方式的半导体装置的构造的俯视图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。于图1～图10中，对同一或类似的构成标附同一符号，省略重复说明。
(第1实施方式)
图1是表示第1实施方式的半导体装置的构造的剖视图。图1的半导体装置是存储器阵列芯片1(以下，简称为阵列芯片1)与电路芯片2贴合而成的三维存储器。
阵列芯片1具备：包含多个存储单元的存储单元阵列11、存储单元阵列11上的绝缘层12、绝缘层12上的基板13、基板13上的绝缘层14、存储单元阵列11下的层间绝缘膜15、以及层间绝缘膜15下的第1绝缘层16。绝缘层12、14例如为氧化硅膜或氮化硅膜。基板13例如为硅基板等半导体基板。基板13是第2基板的例子。
电路芯片2设置于阵列芯片1下。符号S表示阵列芯片1与电路芯片2的贴合面。电路芯片2具备：第2绝缘层17、第2绝缘层17下的层间绝缘膜18、以及层间绝缘膜18下的基板19。基板19例如为硅基板等半导体基板。基板19是第1基板的例子。
图1中，将平行于基板13的表面S1、S2或基板19的表面S3、S4且相互正交的2个方向分别定义为X方向及Y方向。此处，将相对于纸面垂直的方向设为Y方向。另外，将其定义为垂直于基板13的表面S1、S2或基板19的表面S3、S4的Z方向。本说明书中，朝向纸面的上方为+Z方向，朝向纸面的下方为-Z方向。-Z方向可与重力方向一致，也可不一致。
阵列芯片1具备多个字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD、以及源极线SL作为存储单元阵列11内的电极层。存储单元阵列11包括阶梯构造部21。如图1所示，各字线WL的端部经由接触插塞22与字配线层23电连接，源极侧选择栅极SGS经由接触插塞24与源极侧选择栅极配线层25电连接。进而，漏极侧选择栅极SGD经由接触插塞26与漏极侧选择栅极配线层27电连接，源极线SL经由接触插塞29与源极配线层30电连接。贯通字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD、及源极线SL的柱状部CL经由插塞28与位线BL电连接，且也与基板13电连接。
电路芯片2在基板19上具备多个晶体管31。各晶体管31具备：栅极电极32，经由栅极绝缘膜设置于基板19上；以及未图示的源极扩散层及漏极扩散层，设置于基板19内。电路芯片2还具备：多个插塞33，设置于这些晶体管31的源极扩散层或漏极扩散层上；配线层34，设置于这些插塞33上，包含多个配线；以及配线层35，设置于配线层34上，包含多个配线。电路芯片2还具备：多个通孔插塞36，设置于配线层35上；以及多个第2金属焊垫37，在第2绝缘层17内设置于这些通孔插塞36上。电路芯片2作为控制阵列芯片1的控制电路(逻辑电路)发挥功能。
阵列芯片1具备：多个第1金属焊垫41，分别对应设置于第1绝缘层16内的多个第2金属焊垫37上；多个通孔插塞42，分别对应设置于这些多个第1金属焊垫41上；以及配线层43，包含分别对应设置于这些通孔插塞42上的多个配线。本实施方式的各字线WL或各位线BL与配线层43内的对应的配线电连接。阵列芯片1还具备：第1插塞44，设置于层间绝缘膜15及绝缘层12内，且设置于配线层43上；第2插塞46，经由绝缘膜45设置于基板13及绝缘层14内，且设置于第1插塞44上；以及焊垫47，设置于绝缘层14上，且设置于第2插塞46上。焊垫47是本实施方式的半导体装置的外部连接焊垫(接合垫)，能够经由焊锡球、金属凸块、接合线等连接于安装基板或其它装置。
此外，本实施方式中，在层间绝缘膜15的下表面形成有第1绝缘层16，但第1绝缘层16也可包含在层间绝缘膜15中而一体化。同样地，本实施方式中，在层间绝缘膜18的上表面形成有第2绝缘层17，但第2绝缘层17也可包含在层间绝缘膜18中而一体化。
图2是表示第1实施方式的柱状部的构造的剖视图。
如图2所示，存储单元阵列11具备交替地积层于层间绝缘膜15上的多个字线WL与多个绝缘层51。各字线WL例如为W(钨)层。各绝缘层51例如为氧化硅膜。
柱状部CL依次具备阻挡绝缘膜52、电荷储存层53、隧道绝缘膜54、沟道半导体层55、以及芯绝缘膜56。电荷储存层53例如为氮化硅膜，介隔阻挡绝缘膜52形成于字线WL及绝缘层51的侧面。沟道半导体层55例如为硅层，介隔隧道绝缘膜54形成于电荷储存层53的侧面。阻挡绝缘膜52、隧道绝缘膜54、及芯绝缘膜56的例子是氧化硅膜或金属绝缘膜。
图3是用来对第1实施方式的半导体装置的制造方法的一个步骤进行说明的剖视图。
图3表示包含多个阵列芯片1的阵列晶片W1、以及包含多个电路芯片2的电路晶片W2。阵列晶片W1也称为存储晶片，电路晶片W2也称为CMOS(complementary metal oxidesemiconductor，互补金属氧化物半导体)晶片。阵列晶片W1包括形成于基板13的存储单元阵列11等，电路晶片W2包括形成于基板19的晶体管31等。
首先，通过机械压力将阵列晶片W1与电路晶片W2贴合。由此，第1绝缘层16与第2绝缘层17接着。其次，在400℃下对阵列晶片W1及电路晶片W2进行退火。由此，第1金属焊垫41与第2金属焊垫37接合。
之后，通过CMP(Chemical Mechanical Polishing，化学机械抛光法)使基板13、19薄膜化后，将阵列晶片W1及电路晶片W2切割成多个芯片。这样，制造出图1的半导体装置。此外，绝缘层14、绝缘膜45、第2插塞46、及焊垫47例如在基板13薄膜化后形成于基板13上或基板13内。
此外，在本实施方式中，将阵列晶片W1与电路晶片W2贴合，但也可改为将阵列晶片W1彼此贴合，使电路芯片2与其分开设置。参考图1～图3于以上所述的内容、或参考图4～图10于以下所述的内容也能够应用于阵列晶片W1彼此的贴合。
另外，阵列晶片W1在本实施方式中包含三维存储器的存储单元阵列11，但也可改为包含二维存储器的存储单元阵列。
另外，图1示出第1绝缘层16与第2绝缘层17的分界面、或第1金属焊垫41与第2金属焊垫37的分界面，但通常在所述退火后观察不到这些分界面。然而，这些分界面所处的位置能够通过检测例如第1金属焊垫41的侧面或第2金属焊垫37的侧面的倾斜、或第1金属焊垫41的侧面与第2金属焊垫37的位置偏差来推定。
图4是表示第1实施方式的半导体装置的构造的其它剖视图，从与图1不同的观点来表示第1实施方式的半导体装置。图1示出设置于配线层43上的1组第1插塞44、绝缘膜45、及第2插塞46，相对于此，图4示出设置于配线层43上的4组第1插塞44、绝缘膜45、及第2插塞46。
图4进而示出形成于绝缘层14上的配线层20。配线层20例如为Al(铝)层等金属导电层。配线层20包含将基板13与基板19之间的某部分与其它部分电连接的配线(路由配线)48。图4中，1组第1及第2插塞44、46电连接于配线48的其中一个端部，另1组第1及第2插塞44、46电连接于配线48的另一端部。图4的配线48经由这些端部电连接于电路芯片2内的逻辑电路。
本实施方式的配线层20不仅包含配线48，而且包含焊垫47。即，本实施方式的焊垫47与配线48由相同的配线层20形成。由此，能够简单地形成焊垫47与配线48。在本实施方式中，将阵列晶片W1与电路晶片W2贴合后(参考图3)，在基板13上依次形成绝缘层14与配线层20，通过蚀刻对配线层20进行加工，从配线层20形成焊垫47与配线48。
此外，为了容易理解说明，图4中示出焊垫47的上表面与配线48的上表面之间的阶差，但也可不设置这种阶差。另外，配线48在本实施方式中设置于与焊垫47成为非接触的位置，但也可如以下所述的实施方式一样设置于与焊垫47接触的位置。是否将配线48设置于与焊垫47接触的位置是根据例如信号线(数据信号线)、控制电压线、电源线等配线48的用途来决定的。
图4进而示出形成于配线层20上的钝化膜49。钝化膜49例如为氧化硅膜等绝缘膜。钝化膜49覆盖配线48的上表面，且具有使焊垫47的上表面露出的开口部P。由此，能够用钝化膜49保护配线48，或将焊锡球、金属凸块、接合线等连接于开口部P内的焊垫47。
图4的焊垫47配置于2组第1及第2插塞44、46上，经由这些插塞电路电连接于芯片2内的逻辑电路。此外，这些插塞的形状的详情将于下文进行叙述。
图5是表示第1实施方式的半导体装置的构造的俯视图。图4表示沿着图5中的I-I'线的截面。为了便于说明，将于不同的XY截面内的各个构成要素均汇总图示于图5的俯视图中。关于构成要素彼此的详细的位置关系，请参考图4的剖视图等。
图5示出构成存储单元阵列11的4个平面(plane)61。存储单元阵列11具备多个存储单元，这些存储单元在被称为平面61的各单位中动作。具体来说，对存储单元的写入动作、读出动作、删除动作在各平面61中进行。图5进而示出为这些平面61而设置的8个行解码器62、4个数据处理电路63、及2个控制电压产生电路64。行解码器62、数据处理电路63、及控制电压产生电路64位于阵列芯片1内的存储单元阵列11附近或电路芯片2内的逻辑电路内。
行解码器62对存储单元阵列11的字线WL等控制配线施加控制电压。这种控制电压的例子是写入电压(VPRG)、删除电压(VERASE)、中间电压(VPASS)、源极电压(VSL)等。控制电压由控制电压产生电路64产生，并向行解码器62供给。
数据处理电路63处理对半导体装置的输入信号、或来自半导体装置的输出信号。这种信号的例子是数据信号(DQ)、芯片使能信号(CEn)、读出使能信号(REn)、写入使能信号(WEn)、地址锁存使能信号(ALE)、指令锁存使能信号(CLE)等。
与图4同样地，图5中进而示出配线层20中包含的焊垫47与配线48。作为一例，图5中示出10个焊垫47、以及符号A1～A8、B1、B2所示的10条配线48。配线48也适当记为“配线A1～A8、B1、B2”。图5进而示意性地示出电连接于这些配线48的第2插塞46的位置。
符号Wx表示各焊垫47的X方向的宽度，符号Wy表示各焊垫47的Y方向的宽度，符号W表示各配线48的宽度。本实施方式的配线48的宽度W设定为比焊垫47的宽度Wx、Wy细(W＜Wx、W＜Wy)。此外，各个焊垫47的宽度Wx、Wy的值也可彼此不同。同样地，各个配线48的宽度W的值也可彼此不同。
配线A1～A8将1个数据处理电路63与另一数据处理电路63电连接，用于传输所述输入信号或输出信号。这些配线A1～A8在Y方向上延伸，配线A1～A8的宽度W相当于配线A1～A8的X方向的长度。
配线B1、B2将1个控制电压产生电路64与2个行解码器62电连接，用于向行解码器62供给控制电压产生电路64所产生的控制电压。这些配线B1、B2具备在X方向上延伸的第1部分、以及在Y方向上延伸的第2部分。配线B1、B2的宽度W在第1部分中相当于配线B1、B2的Y方向的长度，在第2部分中相当于配线B1、B2的X方向的长度。
图5示意性地以圆形表示这些配线48中的与第2插塞46相接的部分(在图的例子中为配线48的端部)。但请注意，这些圆形是为了容易理解第2插塞46的位置而示出，并不表示配线48的形状。各配线48经由第2插塞46电连接于行解码器62、数据处理电路63、控制电压产生电路64等。本实施方式的各配线48的宽度W在与第2插塞46相接的部分及其它部分不变，是固定的。
图6及图7是表示第1实施方式的第2插塞46的构造的剖视图。
图4示出4条第1插塞44，这些第1插塞44各自如图6或图7所示，也可由多条细插塞构成。图6示出设置于焊垫47下且由多条细插塞V1所构成的第1插塞44。图7示出设置于配线48下且由多条细插塞V2所构成的第1插塞44。
根据本实施方式，通过用多条细插塞构成各第1插塞44，与用1条细插塞构成的情况相比，能够降低电阻。
如图6所示，焊垫47下的2条第1插塞44由多条插塞V1所构成。该焊垫47下的2条第1插塞44例如由100条插塞V1所构成。另外，如图7所示，配线48下的2条第1插塞44各自由多条插塞V2所构成。该配线48下的2条第1插塞44各自例如由50条插塞V2所构成。在这种情况下，本实施方式的半导体装置中，在焊垫47下具备1组插塞V1，在配线48下具备2组插塞V2，1组插塞V1包含100条插塞V1，1组插塞V2包含50条插塞V2。后者的条数少于前者的条数的理由在于：配线48的宽度W比焊垫47的宽度Wx、Wy细。
此外，各第2插塞46与第1插塞44同样地，也可由多条细插塞构成。
图8是表示第1实施方式的半导体装置的构成的电路图。
图8示出构成存储单元阵列11的多个平面61、以及为这些平面61而设置的多个行解码器62、多个SA/DL部71、多个XDL部72及多个YLOG部73。图8进而示出串联电路74、I/O(Input/Output，输入/输出)电路75、低电压产生电路81、高电压产生电路82、行控制电路83、以及列控制电路84。这些位于阵列芯片1内的存储单元阵列11附近或电路芯片2内的逻辑电路内。图8进而示出本实施方式的半导体装置中包含的控制器3。
各SA/DL部71是感测在平面61的位线BL读出的数据的感测放大器电路及数据锁存电路。各XDL部72是存储从SA/DL部71或I/O电路75发送的数据的数据锁存电路。各YLOG部73将列地址解码，基于解码结果选择XDL部72内的锁存电路。串联电路74提供多个平面61共用的串联总线等，I/O电路75与控制器3之间授受所述输入信号或输出信号。
低电压产生电路81与高电压产生电路82构成所述控制电压产生电路64，分别产生用作控制电压的低电压与高电压。行控制电路83与列控制电路84分别实施涉及各平面61的行或列的控制。
本实施方式的配线A1～A8(参考图5)例如用于在I/O电路75与XDL部72之间授受输入信号或输出信号。另外，本实施方式的配线B1、B2(参考图5)例如用于从低电压产生电路81或高电压产生电路82向行解码器62供给控制电压。
以下，参考图4及图5，详细地对本实施方式的半导体装置进行说明。
如图4所示，本实施方式的半导体装置中，在比存储单元阵列11或逻辑电路高的位置具备焊垫47，在焊垫47的附近保留有配置构造物的空间。于此，在本实施方式中，在焊垫47的附近配置配线48，将该配线48用作信号线或控制电压线。
由此，根据本实施方式，能够如以下的例子一样在半导体装置内有效率地配置配线。例如，通过将某配线作为配线48配置在基板13的上方，而不是基板13与基板19之间，能够缓和基板13与基板19之间的配线的拥挤。另外，当将配线48用作信号线时，由于配线48位于不容易受到噪音的影响的基板13的上方，所以能够降低信号线内的信号的噪音。另外，通过减少基板13与基板19之间的配线的条数，能够减少基板13与基板19之间的配线层的数量，其结果，能够使半导体装置的厚度变薄，或通过缩短配线的长度而使半导体装置的动作高速化。另外，当将配线48用作控制电压线时，通过活用空间的富余使配线48变粗，能够降低配线电阻对控制电压的影响。
此外，本实施方式的配线48由与焊垫47相同的配线层20形成，但只要配线48与焊垫47在同一面上(此处是绝缘层14上)，则也可以是通过各不相同的工艺而形成的其它配线层20。但，如上所述，如果在例如焊垫47的形成步骤中，配线48也同时形成为同一配线层20，那么可获得能够使半导体装置的制造步骤简略化的优点。
如上所述，根据本实施方式，通过在基板13的上方不仅配置焊垫47，还配置配线48，能够在半导体装置内有效地布局配线。
(第2实施方式)
图9是表示第2实施方式的半导体装置的构造的剖视图。
图9表示与图4同样的剖视图。但，图4的配线48设置于与焊垫47成为非接触的位置，相对于此，图9的配线48设置于与焊垫47接触的位置。本实施方式的配线48与第1实施方式同样地，由与焊垫47相同的配线层20形成，但也可由与焊垫47不同的配线层20形成。此外，为了容易理解说明，图9中示出焊垫47的上表面与配线48的上表面之间的阶差，但也可不设置这种阶差。
图10是表示第2实施方式的半导体装置的构造的俯视图。图9表示沿着图10中的J-J'线的截面。但请注意，图9中，为了容易理解说明，配线48下的第2插塞46的位置与图10不同。
图10与图9同样地，示出配线层20中包含的焊垫47与配线48。图10作为一例，示出10个焊垫47、以及符号C1、C2所示的2条配线48。这些焊垫47包含2个电源垫47a、47b。配线48也适当记为“配线C1、C2”。图10进而示意性地示出电连接于这些配线48的第2插塞46的位置。
符号Wx表示各焊垫47的X方向的宽度，符号Wy表示各焊垫47的Y方向的宽度，符号W表示各配线48的宽度。本实施方式的配线48的宽度W与第1实施方式同样地，设定为比焊垫47的宽度Wx、Wy窄(W＜Wx、W＜Wy)。此外，各个焊垫47的宽度Wx、Wy的值也可彼此不同。同样地，各个配线48的宽度W的值也可彼此不同。
配线C1将电源垫47a与半导体装置的周边电路电连接，用于向半导体装置供给电源电力。同样地，配线C2将电源垫47b与半导体装置的周边电路电连接，用于向半导体装置供给电源电力。这些配线C1、C2具备在X方向上延伸的第1部分、以及在Y方向上延伸的第2部分。配线C1、C2的宽度W在第1部分中相当于配线C1、C2的Y方向的长度，在第2部分中相当于配线C1、C2的X方向的长度。
配线C1、C2的例子是供给接地电压(VSS电压)、或电源电压(VDD电压)、或其它电源电压(VDDQ电压)的电源线。例如，配线C1是VSS电压线，配线C2是VDD电压线。在这种情况下，电源垫47a用于对半导体装置施加VSS电压，电源垫47b用于对半导体装置施加VDD电压。
图10示意性地以圆形表示电连接于这些配线48的第2插塞46的位置。但请注意，这些圆形是为了容易理解第2插塞46的位置而示出，并不表示第2插塞46的形状。各配线48经由这些第2插塞46电连接于半导体装置的周边电路等。本实施方式的各配线48的宽度W在这些第2插塞46的正上方的部分及其它部分设定为相同的值。此外，请注意，本实施方式的半导体装置中，在各焊垫47下也具备第2插塞46(参考图9)。
根据本实施方式，与第1实施方式同样地，能够在半导体装置内有效率地配置配线。例如，当将配线48用作电源线时，通过活用空间的富余使配线48变粗，能够降低配线电阻对电源电力的影响。
此外，图5所示的配线48的配置与图10所示的配线48的配置也可一起应用于相同的半导体装置。另外，第1实施方式或第2实施方式的半导体装置是由2片晶片(阵列晶片W1及电路晶片W2)所制造的三维存储器，但这些实施方式也能够应用于由1片晶片所制造的半导体装置、或三维存储器以外的半导体装置。
以上对若干实施方式进行了说明，但这些实施方式只是作为例子提出的，并不意图限定发明的范围。本说明书中说明的新颖的装置及方法能够以其它各种方式实施。另外，对于本说明书中说明的装置及方法的方式，能够在不脱离发明的主旨的范围内进行各种省略、替换、变更。随附的权利要求书的范围及其均等的范围意图包含发明的范围或主旨中包含的这种方式或变化例。
[符号说明]
1 阵列芯片
2 电路芯片
3 控制器
11 存储单元阵列
12 绝缘层
13 基板
14 绝缘层
15 层间绝缘膜
16 第1绝缘层
17 第2绝缘层
18 层间绝缘膜
19 基板
20 配线层
21 阶梯构造部
22 接触插塞
23 字配线层
24 接触插塞
25 源极侧选择栅极配线层
26 接触插塞
27 漏极侧选择栅极配线层
28 插塞
29 接触插塞
30 源极配线层
31 晶体管
32 栅极电极
33 插塞
34 配线层
35 配线层
36 通孔插塞
37 第2金属焊垫
41 第1金属焊垫
42 通孔插塞
43 配线层
44 第1插塞
45 绝缘膜
46 第2插塞
47 焊垫
47a 电源垫
47b 电源垫
48 配线
49 钝化膜
51 绝缘层
52 阻挡绝缘膜
53 电荷储存层
54 隧道绝缘膜
55 沟道半导体层
56 芯绝缘膜
61 平面(存储单元阵列)
62 行解码器
63 数据处理电路
64 控制电压产生电路
71 SA/DL部
72 XDL部
73 YLOG部
74 串联电路
75 I/O电路
81 低电压产生电路
82 高电压产生电路
83 行控制电路
84 列控制电路

Claims (7)

1.一种半导体装置，具备：
第1基板；
逻辑电路，设置于所述第1基板上；
存储单元，设置于所述逻辑电路的上方；
第2基板，设置于所述存储单元的上方；
接合垫，设置于所述第2基板的上方，电连接于所述逻辑电路；以及
配线，设置于所述第2基板的上方，电连接于所述存储单元，包含数据信号线、控制电压线、及电源线中的至少1个。
2.根据权利要求1所述的半导体装置，其中所述接合垫与所述配线包含在设置于所述第2基板的上方的相同的配线层中。
3.根据权利要求1或2所述的半导体装置，其中还具备绝缘膜，所述绝缘膜设置于所述配线的上表面，且具有使所述接合垫的上表面露出的开口部。
4.根据权利要求1或2所述的半导体装置，其中所述存储单元设置于所述逻辑电路的上方。
5.根据权利要求1或2所述的半导体装置，其中所述配线用于向所述半导体装置传输输入信号或从所述半导体装置传输输出信号，用于向所述存储单元供给控制电压，或用于向所述半导体装置供给电源电力。
6.根据权利要求1或2所述的半导体装置，其中所述配线设置于与所述接合垫成为非接触的位置。
7.根据权利要求1或2所述的半导体装置，其中所述配线设置于与所述接合垫接触的位置。
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