JP4693656B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 83
- 230000015654 memory Effects 0.000 claims description 95
- 230000002093 peripheral effect Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 21
- 238000003491 array Methods 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 239000000428 dust Substances 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004840 adhesive resin Substances 0.000 description 1
- 229920006223 adhesive resin Polymers 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
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- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
- H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
- H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
- H01L2224/06156—Covering only the central area of the surface to be connected, i.e. central arrangements
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Description
なお、プレーン数が増加した場合であっても、パッド部をチップ端に配置した不揮発性半導体記憶装置に比較した、本発明による不揮発性半導体記憶装置のチップを積層パッケージする際の有利性は、図7に示すと同様に確保できる。
なお、プレーン数が増加した場合であっても、チップを積層する場合のパッド部をチップ端に配置した場合に対する本発明の有利性は、図7に示すとおり、同様に確保できる。
プレーン:01、01U、01L、01R、01UL、01UR、01LL、01LR、01(0、0)乃至01(m−1、n−1)、11、11U、11L、11R、11UL、11UR、11LL、11LR、21、21U、21L、21R、21UL、21UR、21LL、21LR、31、31U、31L、31R、31UL、31UR、31LL、31LR
センスアンプ:2、2a、2b、2U、2L、2R、12、12a、12b、
12U、12L、12R、22、22U、22L、22R、32、32U、32L、32R、52
ロウデコーダ:3、3U、3L、3R、13、13U、13L、13R、23、23U、23L、23R、33、33U、33L、33R、53
周辺回路:4、4a、4b
パッド部:5、5a、5b
データ出力線:6、6L、6R、16、16L、16R、26、26L、
26R、36、36L、36R
電源線:7、17、27、37
インターポーザ:8
基板:9
スペース・チップ:40
ワイヤ・ボンディング:41
貫通電極:42
バンプ:43
不揮発性半導体記憶装置:50
メモリセルアレイ:51
ソース線制御回路:54
Pウェル制御回路:55
データ入出力バッファ:56
コマンド・インターフェイス:57
ステートマシン:58
カラム制御回路:59
選択回路:60
外部I/OPad:61
n型シリコン基板:70
p型ウェル:71
ドレイン拡散層:73、73a、73b
浮遊ゲート:74
制御ゲート:75
層間絶縁膜:76
共通ソース線:77
Claims (4)
- 半導体基板の第1の領域に配置され、直列に接続された電気的に書き込み消去が可能な複数の不揮発性半導体メモリセルを各々複数有する複数のブロックを含み、第2方向に並んで配置された第1プレーンと第2プレーンとに分割された第1メモリセルアレイと、
前記半導体基板の前記第1の領域とは異なる第2の領域に前記第2方向に直交する第1方向に前記第1メモリセルアレイとともに配置され、直列に接続された電気的に書き込み消去が可能な複数の不揮発性半導体メモリセルを各々複数有する複数のブロックを含み、前記第2方向に並んで配置された第3プレーンと第4プレーンとに分割された第2メモリセルアレイと、
前記第1メモリセルアレイ及び前記第2メモリセルアレイにデータを入力し、且つ、前記第1メモリセルアレイ及び前記第2メモリセルアレイからデータを出力し、前記第2方向に沿って前記第1メモリセルアレイと前記第2メモリセルアレイとの間に配置された複数のパッドを有するパッド部と、
前記第1方向に沿って前記第1プレーンと前記第2プレーンとの間に配置され、前記第1プレーンから前記パッド部にデータを供給し、且つ前記第2プレーンから前記パッド部にデータを供給する第1データ線と、
前記第1方向に沿って前記第3プレーンと前記第4プレーンとの間に配置され、前記第3プレーンから前記パッド部にデータを供給し、且つ前記第4プレーンから前記パッド部にデータを供給する第2データ線と、
前記第1方向に沿って前記第1プレーンと前記第2プレーンとの間に配置され、複数の第1のシェアードセンスアンプを含み、前記第1データ線に接続される第1センスアンプと、
前記第1方向に沿って前記第3プレーンと前記第4プレーンとの間に配置され、複数の第2のシェアードセンスアンプを含み、前記第2データ線に接続される第2センスアンプと、
前記第1メモリセルアレイと前記パッド部との間に配置され、前記第1メモリセルアレイのワード線を選択する第1ロウデコーダと、
前記第2メモリセルアレイと前記パッド部との間に配置され、前記第2メモリセルアレイのワード線を選択する第2ロウデコーダと、
前記第2方向に沿って前記パッド部と前記第1ロウデコーダとの間に配置され、前記第1ロウデコーダ、及び前記第1センスアンプを駆動する回路を含む第1周辺回路と、
前記第2方向に沿って前記パッド部と前記第2ロウデコーダとの間に配置され、前記第2ロウデコーダ、及び前記第2センスアンプを駆動する回路を含む第2周辺回路と、
を含む
不揮発性半導体記憶装置。 - 前記半導体基板は、長方形であり、
前記パッド部は、概略前記基板の2つの長辺の中間点を結ぶ線上に配置される請求項1に記載の不揮発性半導体記憶装置。 - 前記不揮発性半導体記憶装置は、前記パッド部を挟んで両側に、前記パッド部から順に前記第1周辺回路及び前記第2周辺回路、前記第1ロウデコーダ及び第2ロウデコーダ、前記第1メモリセルアレイ及び第2メモリセルアレイが配置される請求項1記載の不揮発性半導体記憶装置。
- 長方形の半導体基板上の第1の領域に配置され、直列に接続された電気的に書き込み消去が可能な複数の不揮発性半導体メモリセルを各々複数有する複数のブロックを含み、第2方向に並んで配置された第1プレーンと第2プレーンとに分割された第1メモリセルアレイと、前記半導体基板の前記第1の領域とは異なる第2の領域に前記第2方向に直交する第1方向に前記第1メモリセルアレイとともに配置され、直列に接続された電気的に書き込み消去が可能な複数の不揮発性半導体メモリセルを各々複数有する複数のブロックを含み、前記第2方向に並んで配置された第3プレーンと第4プレーンとに分割された第2メモリセルアレイと、前記第1メモリセルアレイ及び前記第2メモリセルアレイにデータを入力し、且つ、前記第1メモリセルアレイ及び前記第2メモリセルアレイからデータを出力し、前記第2方向に沿って前記第1メモリセルアレイと前記第2メモリセルアレイとの間に配置された複数のパッドを有するパッド部と、前記第1方向に沿って前記第1プレーンと前記第2プレーンとの間に配置され、前記第1プレーンから前記パッド部にデータを供給し、且つ前記第2プレーンから前記パッド部にデータを供給する第1データ線と、前記第1方向に沿って前記第3プレーンと前記第4プレーンとの間に配置され、前記第3プレーンから前記パッド部にデータを供給し、且つ前記第4プレーンから前記パッド部にデータを供給する第2データ線と、前記第1方向に沿って前記第1プレーンと前記第2プレーンとの間に配置され、複数の第1のシェアードセンスアンプを含み、前記第1データ線に接続される第1センスアンプと、前記第1方向に沿って前記第3プレーンと前記第4プレーンとの間に配置され、複数の第2のシェアードセンスアンプを含み、前記第2データ線に接続される第2センスアンプと、前記第1メモリセルアレイと前記パッド部との間に配置され、前記第1メモリセルアレイのワード線を選択する第1ロウデコーダと、前記第2メモリセルアレイと前記パッド部との間に配置され、前記第2メモリセルアレイのワード線を選択する第2ロウデコーダと、前記第2方向に沿って前記パッド部と前記第1ロウデコーダとの間に配置され、前記第1ロウデコーダ、及び前記第1センスアンプを駆動する回路を含む第1周辺回路と、前記第2方向に沿って前記パッド部と前記第2ロウデコーダとの間に配置され、前記第2ロウデコーダ、及び前記第2センスアンプを駆動する回路を含む第2周辺回路と、を備えたチップであって、前記パッド部は、前記第1メモリセルアレイ及び前記第2メモリセルアレイに接続され、且つ、前記半導体基板の2つの長辺の中間点を結ぶ線上に配置され、互いに積層された複数のチップを有し、
前記複数のチップは、前記パッド部を貫いて概略同軸上に重なったスルーホールを有し、導電性物質により前記スルーホールを充填した電極を有することを特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006060332A JP4693656B2 (ja) | 2006-03-06 | 2006-03-06 | 不揮発性半導体記憶装置 |
US11/682,478 US20070206399A1 (en) | 2006-03-06 | 2007-03-06 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006060332A JP4693656B2 (ja) | 2006-03-06 | 2006-03-06 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007242736A JP2007242736A (ja) | 2007-09-20 |
JP4693656B2 true JP4693656B2 (ja) | 2011-06-01 |
Family
ID=38471288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006060332A Expired - Fee Related JP4693656B2 (ja) | 2006-03-06 | 2006-03-06 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20070206399A1 (ja) |
JP (1) | JP4693656B2 (ja) |
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2006
- 2006-03-06 JP JP2006060332A patent/JP4693656B2/ja not_active Expired - Fee Related
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US20070206399A1 (en) | 2007-09-06 |
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