TWI797815B - 半導體器件 - Google Patents

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Abstract

本發明公開了一種半導體器件。所述半導體器件包括：存儲陣列結構，包括多個存儲串、多個局部位元線和多個全域位元線；以及，位於所述存儲陣列結構上的週邊結構，包括多個局部位元線選擇模組和至少一個全域位元線選擇模組；其中，每個局部位元線與至少一個存儲串對應連接，每個局部位元線選擇模組的輸出端通過第一通孔與多個局部位元線對應連接，每個局部位元線選擇模組的輸入端通過第二通孔與一個全域位元線對應連接，每個全域位元線選擇模組的輸出端通過第三通孔與多個全域位元線對應連接。

Description

半導體器件
本發明涉及半導體技術領域，尤其涉及一種半導體器件。
半導體器件（如三維記憶體）一般由陣列晶圓和互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）晶圓鍵合而成。習知技術中，陣列晶圓包括多個存儲串和局部位元線（local bit line，LBL），CMOS晶圓包括全域位元線（global bit line，GBL）和多路選擇器，多路選擇器通過全域位元線、局部位元線選擇相應的存儲串施加信號。
但是，由於全域位元線和多路選擇器都位於CMOS晶圓中，導致CMOS晶圓中的佈線路徑（routing channel）複雜，進而導致全域位元線的負載較高。
本發明提供一種半導體器件，能夠簡化全域位元線的佈線路徑，降低全域位元線的負載。
本發明提供了一種半導體器件，包括：
存儲陣列結構，包括多個存儲串、多個局部位元線和多個全域位元線；以及，
位於所述存儲陣列結構上的週邊結構，包括多個局部位元線選擇模組和至少一個全域位元線選擇模組；
其中，每個局部位元線與至少一個存儲串對應連接，每個局部位元線選擇模組的輸出端通過第一通孔與多個局部位元線對應連接，每個局部位元線選擇模組的輸入端通過第二通孔與一個全域位元線對應連接，每個全域位元線選擇模組的輸出端通過第三通孔與多個全域位元線對應連接。
進一步優選地，所述局部位元線位於所述存儲串靠近所述週邊結構的一側，所述全域位元線位於所述局部位元線靠近所述週邊結構的一側。
進一步優選地，所述第三通孔包括設於所述全域位元線上的第一導通孔以及設於所述全域位元線選擇模組的輸出端處的第二導通孔，所述第一導通孔與所述第二導通孔位置對應且連通；
所述全域位元線通過所述第一導通孔、所述第二導通孔與對應的全域位元線選擇模組的輸出端連接。
進一步優選地，所述全域位元線選擇模組覆蓋所述第一導通孔在所述週邊結構上的正投影。
進一步優選地，所述第一導通孔位於所述全域位元線的中間位置。
進一步優選地，所述第一導通孔包括通過金屬線連接的多個第一連接孔，所述第二導通孔包括多個第二連接孔，多個第一連接孔與多個第二連接孔一一對應；
所述全域位元線通過所述多個第一連接孔、所述多個第二連接孔與對應的全域位元線選擇模組的輸出端連接。
進一步優選地，所述第一通孔包括設於所述局部位元線上的第三導通孔以及設於所述局部位元線選擇模組的輸出端處的第四導通孔，所述第三導通孔與所述第四導通孔位置對應且連通；
所述局部位元線通過所述第三導通孔、所述第四導通孔與對應的局部位元線選擇模組的輸出端連接。
進一步優選地，所述第三導通孔包括通過金屬線連接的多個第三連接孔，所述第四導通孔包括多個第四連接孔，所述多個第三連接孔與所述多個第四連接孔一一對應；
所述局部位元線通過所述多個第三連接孔、所述多個第四連接孔與對應的局部位元線選擇模組的輸出端連接。
進一步優選地，所述局部位元線與所述全域位元線平行設置，且所述第三導通孔在所述週邊結構上的正投影與所述全域位元線在所述週邊結構上的正投影無交集。
進一步優選地，每兩個全域位元線構成全域位元線對，所述全域位元線對在所述週邊結構上的正投影與所述第三導通孔在所述週邊結構上的正投影相鄰設置。
進一步優選地，每預設個數的局部位元線構成局部位元線組，每個局部位元線組對應一個全域位元線，且所述局部位元線組在所述週邊結構上的正投影相對於對應的全域位元線在所述週邊結構上的正投影對稱設置。
進一步優選地，所述局部位元線組中每兩個局部位元線構成局部位元線對，所述局部位元線對中的兩個局部位元線沿第一方向依次設置，且所述局部位元線對在所述週邊結構上的正投影與對應的全域位元線在所述週邊結構上的正投影沿第二方向依次設置，每一全域位元線在所述第二方向上與兩個所述局部位元線對相鄰，所述第一方向為所述局部位元線的延伸方向，所述第二方向與所述第一方向相垂直。
進一步優選地，所述局部位元線與所述全域位元線平行設置，所述局部位元線在所述週邊結構上的正投影與所述全域位元線在所述週邊結構上的正投影無交集或部分重疊。
進一步優選地，所述第二通孔包括設於所述全域位元線上的第五導通孔以及設於所述局部位元線選擇模組的輸入端處的第六導通孔，所述第五導通孔與所述第六導通孔位置對應且連通；
所述全域位元線通過所述第五導通孔、所述第六導通孔與對應的局部位元線選擇模組的輸入端連接。
本發明的有益效果為：在存儲陣列結構中設置多個存儲串、多個局部位元線和多個全域位元線，在週邊結構中設置多個局部位元線選擇模組和至少一個全域位元線選擇模組，以在存儲陣列結構與週邊結構構成的鍵合結構中，全域位元線選擇模組、局部位元線選擇模組設置的位置更加靈活，從而簡化半導體器件中的全域位元線的佈線路徑，進而降低全域位元線的負載。由於通過垂直互連結構連接（比如矽通孔(TSV)技術、混合鍵合（hybrid bond）、bump結構），可以將全域位元線選擇模組、局部位元線選擇模組設置在任意與全域位元線、局部位元線相對應的位置。比如將全域位元線選擇模組設置在全域位元線投影位置的中間時，相當於減小了全域位元線選擇模組到存儲串的總體距離，不僅讓布圖設計更加靈活，更使得記憶體的反應速度得到加強。
這裡所公開的具體結構和功能細節僅僅是代表性的，並且是用於描述本發明的示例性實施例的目的。但是本發明可以通過許多替換形式來具體實現，並且不應當被解釋成僅僅受限於這裡所闡述的實施例。
在本發明的描述中，需要理解的是，術語“中心”、“橫向”、“上”、“下”、“左”、“右”、“豎直”、“水準”、“頂”、“底”、“內”、“外”等指示的方位或位置關係為基於附圖所示的方位或位置關係，僅是為了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。此外，術語“第一”、“第二”僅用於描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有“第一”、“第二”的特徵可以明示或者隱含地包括一個或者更多個該特徵。在本發明的描述中，除非另有說明，“多個”的含義是兩個或兩個以上。另外，術語“包括”及其任何變形，意圖在於覆蓋不排他的包含。
在本發明的描述中，需要說明的是，除非另有明確的規定和限定，術語“安裝”、“相連”、“連接”應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通。對於本領域的普通技術人員而言，可以具體情況理解上述術語在本發明中的具體含義。
這裡所使用的術語僅僅是為了描述具體實施例而不意圖限制示例性實施例。除非上下文明確地另有所指，否則這裡所使用的單數形式“一個”、“一項”還意圖包括複數。還應當理解的是，這裡所使用的術語“包括”和/或“包含”規定所陳述的特徵、整數、步驟、操作、單元和/或元件的存在，而不排除存在或添加一個或更多其他特徵、整數、步驟、操作、單元、元件和/或其組合。
參見第1圖，是本發明實施例提供的半導體器件的電路結構配置示意圖。
如第1圖所示，本發明實施例提供的半導體器件包括存儲陣列結構1和週邊結構2。週邊結構2位於存儲陣列結構1上，且存儲陣列結構1與週邊結構2相鍵合，構成鍵合結構。其中，存儲陣列結構1可以為非易失性存儲陣列，比如Nand flash、Nor flash，週邊結構2可以為CMOS結構，作為存儲陣列結構1的週邊電路。
存儲陣列結構1和週邊結構2分別設置在兩個不同晶圓中的晶片上，因此存儲陣列結構1和週邊結構2可以通過晶圓級鍵合的方式結合在一起，從而使得存儲陣列結構1和週邊結構2上的電路結構得以連同。所述晶圓級鍵合方式可以採用矽通孔（Through Silicon Via，簡稱TSV）技術、混合鍵合（Hybrid Bonding）技術等實現高密度封裝/互連。當然晶圓級鍵合也可以包括利用重構晶圓進行鍵合，比如採用晶片到晶圓的鍵合技術（chip to wafer），利用已知的合格晶片（known good die，簡稱KGD）直接鍵合到目標晶圓上，以重構出一個“新”晶圓，再繼續進行晶圓級別的鍵合。
存儲陣列結構1包括多個縱向延伸的存儲串11，每個存儲串11包括串聯耦合的多個存儲單元12，根據設計需要和存儲單元特性，多個存儲單元12可以縱向堆疊。每個存儲單元12可以是包括浮柵電晶體的“浮柵”類型的存儲單元，也可以是包括電荷捕獲電晶體的“電荷捕獲”類型的存儲單元。每個存儲串11可以在其源極端部耦合至源極選擇電晶體13，並且在其漏極端部耦合至漏極選擇電晶體14。源極選擇電晶體13和漏極選擇電晶體14可以被配置為在讀取操作期間啟動選擇存儲串11。在一些實施例中，例如，同一記憶體塊中的存儲串11的源極選擇電晶體13通過同一條源極線15（例如，公共源極線）耦合至地。
存儲陣列結構1還包括字線WL，相鄰存儲串11的存儲單元12通過字線WL耦合，字線WL選擇哪一行存儲單元12受到讀取操作的影響。在一些實施例中，每條字線WL耦合至存儲單元12的存儲頁18，即一條字線WL對應連接一個存儲頁18。
存儲陣列結構1還包括多個局部位元線LBL，局部位元線LBL位於存儲串11靠近週邊結構2的一側，每個存儲串11的漏極選擇電晶體14耦合至相應的局部位元線LBL，不同存儲串11可以耦合至相同的局部位元線LBL，也可以耦合至不同的局部位元線LBL，但每個存儲串11只能耦合至一個局部位元線LBL。如第2圖所示，每個局部位元線LBL與至少一個存儲串11對應連接。
存儲陣列結構1還包括多個全域位元線GBL，由於局部位元線LBL和全域位元線GBL都具有較高的線寬和間距要求，為了避免增加存儲陣列結構1的橫向寬度，將全域位元線GBL與局部位元線LBL設置在不同層，即全域位元線GBL位於局部位元線LBL靠近週邊結構2的一側。這樣的設置使得局部位元線LBL和存儲串之間的距離更近，同時全域位元線GBL和局部位元線LBL的距離也更近，使得整體電路的延時減小。如第3圖所示，全域位元線GBL與局部位元線LBL平行且間隔設置。
由於全域位元線GBL和局部位元線LBL對線寬和間距要求均較高，因此，優選的，可以將全域位元線GBL和局部位元線LBL設置在不同的金屬層上，全域位元線GBL在週邊結構2上的正投影與局部位元線LBL在週邊結構2上的正投影可以無交集，也可以部分重疊，但需保證局部位元線LBL未重疊的部分具有足夠的空間設置垂直互連結構，以使局部位元線LBL能夠通過垂直互連結構與週邊結構2電性連接。
優選地，全域位元線GBL在週邊結構2上的正投影可以與局部位元線LBL在週邊結構2上的正投影相鄰設置。本實施例先設置局部位元線LBL（局部位元線LBL的佈線路徑可以保持不變），再設置全域位元線GBL，使全域位元線GBL在局部位元線LBL所在膜層上的正投影位於在多個局部位元線LBL的間隙中，以保證全域位元線GBL和局部位元線LBL都能通過垂直互連結構與週邊結構2電性連接，也便於在存儲陣列結構1中的全域位元線選擇器和局部位元線選擇器彼此之間能夠有序地排列。
根據多個局部位元線LBL之間的間隙大小，在相鄰兩局部位元線LBL的間隙處可以對應設置一個或多個全域位元線GBL，也可以不設置全域位元線GBL，只需保證全域位元線GBL滿足所需個數且不會阻礙局部位元線LBL通過垂直互連結構與週邊結構2電性連接即可。
如第2圖所示，週邊結構2包括多個局部位元線選擇模組21和至少一個全域位元線選擇模組22。局部位元線選擇模組21和全域位元線選擇模組22均可以為多路選擇器（multiplexer，MUX）。每個局部位元線LBL通過第一通孔與相應的局部位元線選擇模組21的輸出端連接，不同局部位元線LBL可以與相同或不同的局部位元線選擇模組21連接，但一個局部位元線LBL只能與一個局部位元線選擇模組21連接，即每個局部位元線選擇模組21的輸出端通過第一通孔與多個局部位元線LBL對應連接。每個局部位元線選擇模組21的輸入端通過第二通孔與一個全域位元線GBL對應連接，即局部位元線選擇模組21的個數與全域位元線GBL的個數相同，多個局部位元線選擇模組21的輸入端與多個全域位元線GBL一一對應連接。
根據局部位元線選擇模組21的類型，可以選擇將不同個數的局部位元線LBL構成局部位元線組，根據局部位元線組的位置，設置全域位元線GBL的位置。例如，局部位元線選擇模組21為四路選擇器，則每四個局部位元線LBL構成一個局部位元線組，並對應設置一個全域位元線GBL，即每個全域位元線GBL通過對應的局部位元線選擇模組21與四個局部位元線LBL連接。或者，局部位元線選擇模組21為八路選擇器，則每八個局部位元線LBL構成一個局部位元線組，並對應設置一個全域位元線GBL，即每個全域位元線GBL通過對應的局部位元線選擇模組21與八個局部位元線LBL連接。
局部位元線組在週邊結構2上的正投影可以相對於對應的全域位元線GBL在週邊結構2上的正投影對稱設置。局部位元線組中的局部位元線LBL的個數為偶數個，所述局部位元線組中每兩個局部位元線LBL構成局部位元線對，所述局部位元線對中的兩個局部位元線LBL沿第一方向依次設置，且所述局部位元線對在所述週邊結構2上的正投影與對應的全域位元線GBL在所述週邊結構2上的正投影沿第二方向依次設置，所述第一方向為所述局部位元線LBL的延伸方向，所述第二方向與所述第一方向相垂直。例如，在局部位元線組包括四個局部位元線LBL時，如第4圖所示，四個局部位元線LBL在全域位元線GBL所在膜層的正投影位於對應的全域位元線GBL的兩側，且每側對應兩個局部位元線LBL，每側的兩個局部位元線LBL構成一個局部位元線對6，局部位元線對6中的兩個局部位元線LBL沿第一方向A依次設置，且局部位元線對6在全域位元線GBL所在膜層上的正投影與全域位元線GBL沿第二方向B依次設置；在局部位元線組包括八個局部位元線LBL時，如第5圖所示，八個局部位元線LBL在全域位元線GBL所在膜層的正投影位於對應的全域位元線GBL的兩側，且每側對應四個局部位元線LBL，每側的四個局部位元線LBL構成兩個局部位元線對6，每個局部位元線對6中的兩個局部位元線LBL沿第一方向A依次設置，且每側的兩個局部位元線對6在全域位元線GBL所在膜層上的正投影與全域位元線GBL沿第二方向B依次設置。
每個全域位元線GBL還通過第三通孔與相應的全域位元線選擇模組22的輸出端連接。在全域位元線選擇模組22的個數為1個時，所有全域位元線GBL與該全域位元線選擇模組22的輸出端連接；在全域位元線選擇模組22的個數為多個（兩個及兩個以上）時，不同全域位元線GBL可以與相同或不同的全域位元線選擇模組22連接，但一個全域位元線GBL只能與一個全域位元線選擇模組22連接，即每個全域位元線選擇模組22的輸出端通過第三通孔與多個全域位元線GBL對應連接。本實施例中的全域位元線GBL與全域位元線選擇模組22設置在不同晶圓中，可以立體化任意設置全域位元線GBL與全域位元線選擇模組22的連接位置，從而簡化全域位元線GBL的佈線路徑。
由於一個全域位元線選擇模組22的輸出端需要與多個全域位元線GBL連接，因此可以在相鄰的兩個局部位元線LBL的間隙處對應設置多個全域位元線GBL，例如全域位元線GBL可以成對設置，即每兩個全域位元線GBL可以構成一個全域位元線對3，全域位元線對3在週邊結構2上的正投影可以與局部位元線LBL在週邊結構2上的正投影相鄰設置，以在全域位元線對3連接同一個全域位元線選擇模組22連接時，可以縮短全域位元線選擇模組22的輸出端與全域位元線對3中每個全域位元線GBL的連接線路，節省週邊結構2中的佈線空間。
在半導體器件工作時，向一個全域位元線選擇模組22輸入信號，該全域位元線選擇模組22從與其連接的多個全域位元線GBL中選擇一個全域位元線GBL，將信號通過該全域位元線GBL傳輸至該全域位元線GBL連接的局部位元線選擇模組21，該局部位元線選擇模組21從與其連接的多個局部位元線LBL中選擇一個局部位元線LBL，將信號通過該局部位元線LBL傳輸至該局部位元線LBL連接的至少一個存儲串11，以向相應存儲單元12施加信號。
另外，週邊結構2還可以包括用於促進半導體器件操作的任何適當數位、類比和/或混合信號電路。例如，週邊結構2還可以包括以下一種或多種：資料緩衝器（如位元線頁緩衝器）、解碼器（如行解碼器或列解碼器）、感測放大器、電荷泵、電流或電壓基準、或者電路的任何有源或無源部件（如電晶體、二極體、電阻器或電容器）。
進一步地，存儲陣列結構1中的全域位元線GBL與局部位元線LBL之間設有第一絕緣層（圖中未示出），全域位元線GBL上還設有第二絕緣層（圖中未示出），週邊結構2中局部位元線選擇模組21和全域位元線選擇模組22靠近存儲陣列結構1的一側還設有第三絕緣層（圖中未示出）。全域位元線GBL、局部位元線LBL與局部位元線選擇模組21、全域位元線選擇模組22之間的連接可以通過在絕緣層中設置通孔來實現。通過混合鍵合的方式，實現存儲陣列結構1和週邊結構2之間的互連。
如第3圖所示，局部位元線LBL上設有第三導通孔44，即在對應於局部位元線LBL的位置處設置縱向貫穿第一絕緣層和第二絕緣層的第三導通孔44，局部位元線選擇模組21的輸出端處設有與第三導通孔44位置相對應的第四導通孔54，即在第三絕緣層中對應於第三導通孔44位置處設置縱向貫穿第三絕緣層的第四導通孔54，即第一通孔包括第三導通孔44和第四導通孔54。第三導通孔44和第四導通孔54中填充有導電材料，以使局部位元線LBL通過第三導通孔44、第四導通孔54與對應的局部位元線選擇模組21的輸出端電性連接。
需要說明的是，局部位元線選擇模組21的輸出端處可以設置多個第四導通孔54，第四導通孔54的個數與連接至該局部位元線選擇模組21的多個局部位元線LBL的個數相同，每個局部位元線LBL上設置一個第三導通孔44，使得多個第四導通孔54與多個局部位元線LBL的第三導通孔44一一對應，每個局部位元線LBL通過其第三導通孔44、對應的第四導通孔54與局部位元線選擇模組21的輸出端連接。
其中，第三導通孔44位於局部位元線LBL上的固定位置，該固定位置可以為現有局部位元線LBL與局部位元線選擇模組21的連接位置，例如局部位元線LBL的邊緣位置，以保留現有局部位元線LBL與局部位元線選擇模組21的位置關係不變，不用受全域位元線GBL的不同設計改變配置。
另外，全域位元線GBL在週邊結構2上的正投影可以與局部位元線LBL在週邊結構2上的正投影部分重疊，但全域位元線GBL在週邊結構2上的正投影與第三導通孔44在週邊結構2上的正投影無交集，以保證局部位元線LBL能夠通過第三導通孔44與週邊結構2電性連接。例如，全域位元線3對在週邊結構2上的正投影與第三導通孔44在週邊結構2上的正投影相鄰設置。
進一步地，如第6圖所示，第三導通孔44包括多個第三連接孔45，例如兩個第三連接孔45，多個第三連接孔45縱向貫穿第一絕緣層7和第二絕緣層8。第四導通孔54包括多個第四連接孔55，例如兩個第四連接孔55。多個第四連接孔55貫穿第三絕緣層9和第四絕緣層10（第四絕緣層10可選擇性省略）。多個第四連接孔55之間還可以通過金屬線56連接。例如，第四連接孔55可以包括第一子孔551和第二子孔552，第一子孔551縱向貫穿第三絕緣層9，且第一子孔551中填充導電材料。第二子孔552貫穿第四絕緣層10，第二子孔552中填充導電材料。金屬線56可以形成在第三絕緣層9和第四絕緣層10之間，可選的，還可以在第四絕緣層10中形成金屬線56，金屬線56可以位於存儲陣列結構1和陣列結構2的接觸面上，可選的，金屬線56還可以位於第三絕緣層9中，金屬線56將兩個或多個第二子孔552連通。由於金屬線56的存在，可以防止在第一子孔551和第二子孔552中的某一個或幾個接觸不良時帶來的電阻或遲延的增加，提高了工藝的可靠性。
多個第三連接孔45與多個第四連接孔55一一對應設置。多個第三連接孔45和多個第四連接孔55中填充有導電材料，以使局部位元線LBL通過多個第三連接孔45、多個第四連接孔55與對應的局部位元線選擇模組21的輸出端連接。另外，多個第四連接孔55中的導電材料與金屬線56電性連接，以提高局部位元線LBL與局部位元線選擇模組21連接的可靠性。
進一步地，如第3圖所示，全域位元線GBL上設有第一導通孔41，即在第二絕緣層中對應於全域位元線GBL的位置處設置縱向貫穿第二絕緣層的第一導通孔41，全域位元線選擇模組22的輸出端處設有與第一導通孔41位置相對應的第二導通孔51，即在第二絕緣層中對應於第一導通孔41位置處設置縱向貫穿第二絕緣層的第二導通孔51，即第三通孔包括第一導通孔41和第二導通孔51。第一導通孔41和第二導通孔51中填充有導電材料，以使全域位元線GBL通過第一導通孔41、第二導通孔51與對應的全域位元線選擇模組22的輸出端電性連接。
需要說明的是，全域位元線選擇模組22的輸出端處可以設置多個第二導通孔51，第二導通孔51的個數與連接至該全域位元線選擇模組22的多個全域位元線GBL的個數相同，每個全域位元線GBL上設置一個第一導通孔41，使得多個第二導通孔51與多個全域位元線GBL的第一導通孔41一一對應，每個全域位元線GBL通過其第一導通孔41、對應的第二導通孔51與全域位元線選擇模組22的輸出端連接。
其中，第一導通孔41可以位於全域位元線GBL上任意對應於全域位元線選擇模組22所在的位置上，即第一導通孔41與全域位元線GBL、全域位元線選擇模組22的位置相對應，且全域位元線GBL上的連接位置（第一導通孔41的位置）可以改變，因此全域位元線選擇模組22可以設置在任何所需要的位置，進而根據全域位元線選擇模組22的位置來調整全域位元線GBL上的第一導通孔41的位置。全域位元線GBL包括中間段31和邊緣段，中間段31位於全域位元線GBL的中間位置，邊緣段位於中間段31的兩側。第一導通孔41可以位於全域位元線GBL的中間段31上，即第一導通孔41與中間段31、全域位元線選擇模組22的位置相對應。在一個實施例中，局部位元線LBL與局部位元線選擇模組21的連接位置保持現有設計不變，而局部位元線LBL在全域位元線GBL所在膜層上的正投影靠近全域位元線GBL的邊緣段設置，導致局部位元線選擇模組21在週邊結構2中靠近邊緣設置，週邊結構2中的中間位置具有一定的空間，將全域位元線選擇模組22設置在週邊結構2中的中間位置，即全域位元線選擇模組22可以位於全域位元線GBL在所述週邊結構2上的正投影的中間位置，從而將第一導通孔41設置在全域位元線GBL的中間段31，保證第一導通孔41縱向延伸將全域位元線GBL與全域位元線選擇模組22電性連接，以簡化全域位元線GBL的佈線路徑，降低全域位元線GBL的負載。需要說明的是，局部位元線LBL與局部位元線選擇模組21的連接位置也可以不同於現有設計，使得週邊結構2中供全域位元線選擇模組22設置的位置可以變化，進而第一導通孔41在全域位元線GBL上的位置也可以變化，即不局限於中間位置。
進一步地，如第3圖所示，第一導通孔41可以包括多個第一連接孔42，例如兩個第一連接孔42，多個第一連接孔42縱向貫穿第一絕緣層。第二導通孔51可以包括多個第二連接孔52，例如兩個第二連接孔52，多個第二連接孔52之間通過金屬線53連接，金屬線53與金屬線56可以位於同一層。第二連接孔52與第四連接孔55的結構類似，在此不再詳細贅述。多個第一連接孔42與多個第二連接孔52一一對應設置。多個第一連接孔42和多個第二連接孔52中填充有導電材料，以使全域位元線GBL通過多個第一連接孔42、多個第二連接孔52與對應的全域位元線選擇模組22的輸出端連接。另外，多個第二連接孔52中的導電材料與金屬線53電性連接，以提高全域位元線GBL與全域位元線選擇模組22連接的可靠性。
另外，全域位元線GBL上還可以設有第五導通孔47，即第二絕緣層中對應於全域位元線GBL的位置處設置縱向貫穿第二絕緣層的第五導通孔47，局部位元線選擇模組21的輸入端處還可以設置與第五導通孔位置相對應的第六導通孔57，即在第三絕緣層中對應於第五導通孔47位置處設置縱向貫穿第三絕緣層的第六導通孔57，即第二通孔包括第五導通孔47和第六導通孔57。第五導通孔47和第六導通孔57中填充有導電材料，以使全域位元線GBL通過第五導通孔47、第六導通孔57與對應的局部位元線選擇模組21的輸入端電性連接。
其中，第五導通孔47可以位於全域位元線GBL上任意對應於局部位元線選擇模組21所在的位置上。
同樣，第五導通孔47可以包括多個第五連接孔48，且多個第五連接孔48縱向貫穿第二絕緣層，第六導通孔57包括多個第六連接孔58，且多個第六連接孔58通過金屬線59連接，該金屬線59可以與金屬線53、金屬線56位於同一層。第六連接孔58與第四連接孔55的結構類似，在此不再詳細贅述。多個第五連接孔48與多個第六連接孔58一一對應設置。多個第五連接孔48和多個第六連接孔58中填充有導電材料，以使全域位元線GBL通過多個第五連接孔48、多個第六連接孔58與對應的局部位元線選擇模組21的輸入端連接。另外，多個第五連接孔48、第六連接孔58中的導電材料與相應的金屬線59電性連接，以提高全域位元線GBL與局部位元線選擇模組21連接的可靠性。
由於這種堆疊結構的設置，在設計晶片時，在設計週邊結構時具有更大的冗餘空間可以設置全域位元線選擇模組22和局部位元線選擇模組21，因此可以將全域位元線選擇模組22和局部位元線選擇模組21的位置和存儲陣列結構1中的全域位元線GBL、局部位元線LBL位置進行對應設置，即只需要全域位元線選擇模組22、局部位元線選擇模組21分別設置在全域位元線GBL、局部位元線LBL投影位置的上方即可。由於這種靈活的設置方式，在鍵合結構的幫助下，可以使得局位元線選擇模組22、局部位元線選擇模組21以及存儲串11之間的導線長度盡可能地小。比如，將全域位元線選擇模組22設置在全域位元線GBL的中間位置，則減小了全域位元線選擇模組22到並聯在其後的多個局部位元線選擇模組21的總距離（因為信號在全域位元線上的傳輸距離減小了）。同時，由於局部位元線選擇模組21相對於局部位元線LBL位置的可調整性，可以將其到全域位元線GBL的距離和到存儲串11的距離進行權衡，選擇總距離最小的位置進行設置。
由上述可知，本發明實施例提供的半導體器件，在存儲陣列結構中設置多個存儲串、多個局部位元線和多個全域位元線，在週邊結構中設置多個局部位元線選擇模組和至少一個全域位元線選擇模組，以在存儲陣列結構與週邊結構構成的鍵合結構中，全域位元線選擇模組、局部位元線選擇模組設置的位置更加靈活，從而簡化半導體器件中的全域位元線的佈線路徑，進而降低全域位元線的負載。由於通過垂直互連結構連接（比如矽通孔（TSV）技術、混合鍵合（hybrid bond）、bump結構），可以將全域位元線選擇模組、局部位元線選擇模組設置在任意與全域位元線、局部位元線相對應的位置。比如將全域位元線選擇模組設置在全域位元線投影位置的中間時，相當於減小了全域位元線選擇模組到存儲串的總體距離，不僅讓布圖設計更加靈活，更使得記憶體的反應速度得到加強。
雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者在不脫離本發明之精神與範圍內，可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1:存儲陣列結構 2:週邊結構 3:全域位元線對 6:局部位元線對 7:第一絕緣層 8:第二絕緣層 9:第三絕緣層 10:第四絕緣層 11:至少一個存儲串 12:存儲單元 13:源極選擇電晶體 14:漏極選擇電晶體 15:源極線 18:存儲頁 21:局部位元線選擇模組 22:全域位元線選擇模組 31:中間段 41:第一導通孔 42:第一連接孔 44:第三導通孔 45:第三連接孔 47:第五導通孔 48:第五連接孔 51:第二導通孔 52:第二連接孔 53:金屬線 54:第四導通孔 55:第四連接孔 56:金屬線 57:第六導通孔 58:第六連接孔 59:金屬線 551:第一子孔 552:第二子孔 A:第一方向 B:第二方向 GBL:全域位元線 LBL:局部位元線 WL:字線
[第1圖]顯示本發明實施例提供的半導體器件的一個電路結構配置示意圖。 [第2圖]顯示本發明實施例提供的半導體器件的一個結構示意圖。 [第3圖]顯示本發明實施例提供的半導體器件的另一結構示意圖。 [第4圖]顯示本發明實施例提供的半導體器件中全域位元線與局部位元線的一個位置關係圖。 [第5圖]顯示本發明實施例提供的半導體器件中全域位元線與局部位元線的另一個位置關係圖。 [第6圖]顯示本發明實施例提供的半導體器件中局部位元線與局部位元線選擇模組的連接關係圖。
1:存儲陣列結構
2:週邊結構
3:全域位元線對
31:中間段
41:第一導通孔
42:第一連接孔
44:第三導通孔
45:第三連接孔
47:第五導通孔
48:第五連接孔
51:第二導通孔
52:第二連接孔
53:金屬線
54:第四導通孔
55:第四連接孔
56:金屬線
57:第六導通孔
58:第六連接孔
59:金屬線
GBL:全域位元線
LBL:局部位元線

Claims (14)

  1. 一種半導體器件，包括：存儲陣列結構，包括多個存儲串、多個局部位元線和多個全域位元線；以及，位於所述存儲陣列結構上的週邊結構，包括多個局部位元線選擇模組和至少一個全域位元線選擇模組，所述存儲陣列結構與所述週邊結構相鍵合，構成鍵合結構；其中，每個局部位元線與至少一個存儲串對應連接，每個局部位元線選擇模組的輸出端通過第一通孔與多個局部位元線對應連接，每個局部位元線選擇模組的輸入端通過第二通孔與一個全域位元線對應連接，每個全域位元線選擇模組的輸出端通過第三通孔與多個全域位元線對應連接。
  2. 如請求項1之半導體器件，其中所述局部位元線位於所述存儲串靠近所述週邊結構的一側，所述全域位元線位於所述局部位元線靠近所述週邊結構的一側。
  3. 如請求項1之半導體器件，其中所述第三通孔包括設於所述全域位元線上的第一導通孔以及設於所述全域位元線選擇模組的輸出端處的第二導通孔，所述第一導通孔與所述第二導通孔位置對應且連通；所述全域位元線通過所述第一導通孔、所述第二導通孔與對應的全域位元線選擇模組的輸出端連接。
  4. 如請求項3之半導體器件，其中所述全域位元線選擇模組覆蓋所述第一導通孔在所述週邊結構上的正投影。
  5. 如請求項4之半導體器件，其中所述第一導通孔位於所述全域位元線的中間位置。
  6. 如請求項3之半導體器件，其中所述第一導通孔包括多個第一連接孔，所述第二導通孔包括通過金屬線連接的多個第二連接孔，多個第一連接孔與多個第二連接孔一一對應；所述全域位元線通過所述多個第一連接孔、所述多個第二連接孔與對應的全域位元線選擇模組的輸出端連接。
  7. 如請求項1之半導體器件，其中所述第一通孔包括設於所述局部位元線上的第三導通孔以及設於所述局部位元線選擇模組的輸出端處的第四導通孔，所述第三導通孔與所述第四導通孔位置對應且連通；所述局部位元線通過所述第三導通孔、所述第四導通孔與對應的局部位元線選擇模組的輸出端連接。
  8. 如請求項7之半導體器件，其中所述第三導通孔包括多個第三連接孔，所述第四導通孔包括通過金屬線連接的多個第四連接孔，所述多個第三連接孔與所述多個第四連接孔一一對應；所述局部位元線通過所述多個第三連接孔、所述多個第四連接孔與對應的局部位元線選擇模組的輸出端連接。
  9. 如請求項7之半導體器件，其中所述局部位元線與所述全域位元線平行設置，且所述第三導通孔在所述週邊結構上的正投影與所述全域位元線在所述週邊結構上的正投影無交集。
  10. 如請求項9之半導體器件，其中每兩個全域位元線構成全域位元線對，所述全域位元線對在所述週邊結構上的正投影與所述第三導通孔在所述週邊結構上的正投影相鄰設置。
  11. 如請求項9之半導體器件，其中每預設個數的局部位元線構成局部位元線組，每個局部位元線組對應一個全域位元線，且所述局部位元線組在所述週邊結構上的正投影相對於對應的全域位元線在所述週邊結構上的正投影對稱設置。
  12. 如請求項11之半導體器件，其中所述局部位元線組中每兩個局部位元線構成局部位元線對，所述局部位元線對中的兩個局部位元線沿第一方向依次設置，且所述局部位元線對在所述週邊結構上的正投影與對應的全域位元線在所述週邊結構上的正投影沿第二方向依次設置，每一全域位元線在所述第二方向上與兩個所述局部位元線對相鄰，所述第一方向為所述局部位元線的延伸方向，所述第二方向與所述第一方向相垂直。
  13. 如請求項2之半導體器件，其中所述局部位元線與所述全域位元線平行設置，所述局部位元線在所述週邊結構上的正投影與所述全域位元線在所述週邊結構上的正投影無交集或部分重疊。
  14. 如請求項1之半導體器件，其中所述第二通孔包括設於所述全域位元線上的第五導通孔以及設於所述局部位元線選擇模組的輸入端處的第六導通孔，所述第五導通孔與所述第六導通孔位置對應且連通；所述全域位元線通過所述第五導通孔、所述第六導通孔與對應的局部位元線選擇模組的輸入端連接。
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