JP2000068315A - 半導体装置 - Google Patents
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【課題】 チップサイズが縮小化された半導体装置にお
いてもパッド間のリーク電流を低減し、半導体装置の信
頼性または歩留まりを向上する。 【解決手段】 多数のボンディングパッド２のうち、た
とえばＶＢＢ，ＶＳＳｉ，ＶＰＬＴ，ＶＤＤｉ，ＶＰ
Ｐ，ＶＤＤの６つのボンディングパッド２で一群のボン
ディングパッドを構成し、この一群内では、隣接するボ
ンディングパッド２間の電位差が最小となるようにボン
ディングパッド２を配置する。すなわち、ＶＢＢ，ＶＳ
Ｓｉ間の電位差は１．０Ｖ、ＶＳＳｉ，ＶＰＬＴ間の電
位差は０．９Ｖ等となるように配置する。
いてもパッド間のリーク電流を低減し、半導体装置の信
頼性または歩留まりを向上する。 【解決手段】 多数のボンディングパッド２のうち、た
とえばＶＢＢ，ＶＳＳｉ，ＶＰＬＴ，ＶＤＤｉ，ＶＰ
Ｐ，ＶＤＤの６つのボンディングパッド２で一群のボン
ディングパッドを構成し、この一群内では、隣接するボ
ンディングパッド２間の電位差が最小となるようにボン
ディングパッド２を配置する。すなわち、ＶＢＢ，ＶＳ
Ｓｉ間の電位差は１．０Ｖ、ＶＳＳｉ，ＶＰＬＴ間の電
位差は０．９Ｖ等となるように配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高集積化された半導体装置に適用して有効な
技術に関するものである。
し、特に、高集積化された半導体装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】半導体装置を用いた電子機器等の高密度
実装、高機能化等を反映して、半導体装置の高集積化の
要求が増している。一般に半導体装置の高集積化は、半
導体装置を構成する回路素子の微細化により達成され
る。すなわち、回路素子を構成する配線あるいは接続孔
等の微細加工により高集積化が図られる。
実装、高機能化等を反映して、半導体装置の高集積化の
要求が増している。一般に半導体装置の高集積化は、半
導体装置を構成する回路素子の微細化により達成され
る。すなわち、回路素子を構成する配線あるいは接続孔
等の微細加工により高集積化が図られる。
【０００３】一方、半導体装置のコスト削減、歩留まり
の向上を図るために、１枚のウェハ内に形成される半導
体チップの数をできるだけ多くする努力が払われる。す
なわち、同一機能を実現できる回路をできるだけ小さな
チップ面積で実現するように設計および製造プロセスを
最適化して微細化を実現する努力が払われる。たとえ
ば、ＤＲＡＭ（Dynamic Random Access Memory）のよう
に同一機能が実現される同一世代の製品群では、市場投
入の初期の段階では比較的設計ルールの緩い条件で設計
が行われる。このため、チップサイズは比較的大きくな
り、コストもそれに対応して幾分高くなる。ところが、
市場投入の中期あるいは後期の段階では、微細化の努力
の結果、チップサイズが縮小され、チップ１個あたりの
コストの削減と歩留まりの向上とが同時に達成されるよ
うになる。このようなチップサイズの縮小は、同一世代
の製品群で数次にわたって実施され、また、製品の世代
が変わる毎にチップサイズの縮小が繰り返される。
の向上を図るために、１枚のウェハ内に形成される半導
体チップの数をできるだけ多くする努力が払われる。す
なわち、同一機能を実現できる回路をできるだけ小さな
チップ面積で実現するように設計および製造プロセスを
最適化して微細化を実現する努力が払われる。たとえ
ば、ＤＲＡＭ（Dynamic Random Access Memory）のよう
に同一機能が実現される同一世代の製品群では、市場投
入の初期の段階では比較的設計ルールの緩い条件で設計
が行われる。このため、チップサイズは比較的大きくな
り、コストもそれに対応して幾分高くなる。ところが、
市場投入の中期あるいは後期の段階では、微細化の努力
の結果、チップサイズが縮小され、チップ１個あたりの
コストの削減と歩留まりの向上とが同時に達成されるよ
うになる。このようなチップサイズの縮小は、同一世代
の製品群で数次にわたって実施され、また、製品の世代
が変わる毎にチップサイズの縮小が繰り返される。
【０００４】なお、半導体装置の微細化およびチップサ
イズの縮小については、たとえば、昭和５９年１１月３
０日、株式会社オーム社発行、「ＬＳＩハンドブッ
ク」、ｐ６〜ｐ８に記載されている。
イズの縮小については、たとえば、昭和５９年１１月３
０日、株式会社オーム社発行、「ＬＳＩハンドブッ
ク」、ｐ６〜ｐ８に記載されている。
【０００５】
【発明が解決しようとする課題】前記したようなチップ
サイズの縮小の結果、チップ表面に形成される配線パタ
ーンも同時に縮小され、それに従いボンディングパッド
のサイズおよびパッド間隔も必然的に縮小される。この
ようなパッドサイズの縮小およびパッド間隔の縮小が進
む過程において、以下のような問題が存在することを本
発明者らは認識した。
サイズの縮小の結果、チップ表面に形成される配線パタ
ーンも同時に縮小され、それに従いボンディングパッド
のサイズおよびパッド間隔も必然的に縮小される。この
ようなパッドサイズの縮小およびパッド間隔の縮小が進
む過程において、以下のような問題が存在することを本
発明者らは認識した。
【０００６】すなわち、ボンディングパッド領域は、一
般にボンディングワイヤあるいはバンプ等を介してパッ
ケージの内部リードに接続されるため、パッケージ材で
覆われてはいるもののパッシベーション膜等の耐湿膜で
覆われていない。このため、湿度の影響を受けやすく、
また、ウェハ状態でのプローブ検査においてはそもそも
パッケージングされていないことから湿度の影響を直接
受けることとなる。このため、湿度に起因する製品信頼
性の低下またはプローブ検査での検査落ちを生ずる場合
がある。このような信頼性の低下等は、微細化およびチ
ップサイズの縮小が進んだことによるボンディングパッ
ド間の間隔の縮小により、パッド間にリーク電流が発生
することにより生じていることを本発明者らは認識し
た。
般にボンディングワイヤあるいはバンプ等を介してパッ
ケージの内部リードに接続されるため、パッケージ材で
覆われてはいるもののパッシベーション膜等の耐湿膜で
覆われていない。このため、湿度の影響を受けやすく、
また、ウェハ状態でのプローブ検査においてはそもそも
パッケージングされていないことから湿度の影響を直接
受けることとなる。このため、湿度に起因する製品信頼
性の低下またはプローブ検査での検査落ちを生ずる場合
がある。このような信頼性の低下等は、微細化およびチ
ップサイズの縮小が進んだことによるボンディングパッ
ド間の間隔の縮小により、パッド間にリーク電流が発生
することにより生じていることを本発明者らは認識し
た。
【０００７】一方、ボンディングパッド間のリーク電流
の低減は、パッド間隔を広げることで達成できるように
も考えられるが、パッド間隔を広げることはチップサイ
ズ縮小の観点から困難である。すなわち、ボンディング
パッドが含まれる配線の設計に面積的な余裕がある場合
にはこのような方策も採用し得るが、パッド自体のサイ
ズでさえも内部リードとのボンディングに必要なほぼ最
低限のサイズ（たとえば８０μｍ□）を採用しており、
面積的な余裕を得ることは困難である。このような状況
で、全てのボンディングパッドについてリーク電流を生
じない程度の間隔を均等に割り当てることは配線および
ボンディングパッドの設計上非常な困難を伴う。
の低減は、パッド間隔を広げることで達成できるように
も考えられるが、パッド間隔を広げることはチップサイ
ズ縮小の観点から困難である。すなわち、ボンディング
パッドが含まれる配線の設計に面積的な余裕がある場合
にはこのような方策も採用し得るが、パッド自体のサイ
ズでさえも内部リードとのボンディングに必要なほぼ最
低限のサイズ（たとえば８０μｍ□）を採用しており、
面積的な余裕を得ることは困難である。このような状況
で、全てのボンディングパッドについてリーク電流を生
じない程度の間隔を均等に割り当てることは配線および
ボンディングパッドの設計上非常な困難を伴う。
【０００８】本発明の目的は、チップサイズが縮小化さ
れた半導体装置において、パッド間のリーク電流を低減
し、半導体装置の信頼性または歩留まりを向上すること
にある。
れた半導体装置において、パッド間のリーク電流を低減
し、半導体装置の信頼性または歩留まりを向上すること
にある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体装置は、半導体基板の主面
上の何れかの配線層に複数のパッドを有する半導体装置
であって、複数のパッドのうち、一群のパッドは、互い
に隣接するパッドとの電位差が最小になるように配置さ
れているものである。
上の何れかの配線層に複数のパッドを有する半導体装置
であって、複数のパッドのうち、一群のパッドは、互い
に隣接するパッドとの電位差が最小になるように配置さ
れているものである。
【００１２】このような半導体装置によれば、隣接パッ
ド間が狭い間隔で形成されていても、パッド間電位差が
小さいため、リーク電流を低く抑制することができ、半
導体装置の信頼性を向上し、また、プローブ検査におい
ても検査落ちを少なくすることができる。
ド間が狭い間隔で形成されていても、パッド間電位差が
小さいため、リーク電流を低く抑制することができ、半
導体装置の信頼性を向上し、また、プローブ検査におい
ても検査落ちを少なくすることができる。
【００１３】また、本発明の半導体装置は、前記一群の
パッドが、一端から他端に向けて、その印加される電圧
が昇順または降順となるように配置されているものであ
る。
パッドが、一端から他端に向けて、その印加される電圧
が昇順または降順となるように配置されているものであ
る。
【００１４】このような半導体装置によれば、パッドに
印加される電圧を昇順または降順となるように配置する
ため、結果的にパッド間電位が最小になるように配置さ
れることとなり、前記した効果すなわちパッド間のリー
ク電流を抑制し、半導体装置の信頼性または歩留まりを
向上できる。
印加される電圧を昇順または降順となるように配置する
ため、結果的にパッド間電位が最小になるように配置さ
れることとなり、前記した効果すなわちパッド間のリー
ク電流を抑制し、半導体装置の信頼性または歩留まりを
向上できる。
【００１５】また、本発明の半導体装置は、前記一群の
パッド間の隣接するパッド間電位差による電界が、耐湿
不良発生電界以下となっているものである。このような
場合、パッド間のリーク電流を抑制して半導体装置の信
頼性、歩留まりを向上できる。また、耐湿不良発生電界
は、０．６〜１Ｖ／μｍの範囲内とすることができる。
なお、耐湿不良発生電界は、隣接パッド間に発生する電
界を厳密に表したものではなく、パッド間の電位差とパ
ッド間隔とから計算によって導かれる数値で定義され
る。すなわち、耐湿不良発生電界Ｅは、パッド間電位差
をＶ、パッド間隔をＬとして、Ｅ＝Ｖ／Ｌ、で表され
る。
パッド間の隣接するパッド間電位差による電界が、耐湿
不良発生電界以下となっているものである。このような
場合、パッド間のリーク電流を抑制して半導体装置の信
頼性、歩留まりを向上できる。また、耐湿不良発生電界
は、０．６〜１Ｖ／μｍの範囲内とすることができる。
なお、耐湿不良発生電界は、隣接パッド間に発生する電
界を厳密に表したものではなく、パッド間の電位差とパ
ッド間隔とから計算によって導かれる数値で定義され
る。すなわち、耐湿不良発生電界Ｅは、パッド間電位差
をＶ、パッド間隔をＬとして、Ｅ＝Ｖ／Ｌ、で表され
る。
【００１６】また、前記一群のパッドは、隣接するパッ
ド間の寸法が最小設計寸法で形成されているものであ
る。このようにパッド間寸法を最小設計寸法に形成でき
るのは、パッド間電位差が最小となるように配置するた
めであり、この結果、半導体装置のチップ面積の縮小化
を図ってコストの低減および歩留まりの向上を図ること
ができる。
ド間の寸法が最小設計寸法で形成されているものであ
る。このようにパッド間寸法を最小設計寸法に形成でき
るのは、パッド間電位差が最小となるように配置するた
めであり、この結果、半導体装置のチップ面積の縮小化
を図ってコストの低減および歩留まりの向上を図ること
ができる。
【００１７】また、一群に属する第１パッドと、その群
に属さない第２パッドとの間の距離は、最小設計寸法以
上で形成することができる。すなわち、第１パッド相互
間では、前記した本発明の条件、つまりパッド間電位差
が最小となうように、あるいはパッド電圧が昇順または
降順に配置される等の条件を満たしているが、第１パッ
ドと第２パッドとの関係ではそのような条件は必ずしも
満たされない。これは、半導体装置の外部端子は一般に
規格化され、パッドの配置も外部端子の配置を反映して
必然的に隣接させざるを得ないような場合があり、パッ
ド配置の設計においてもこのような制約条件を考慮しな
ければならないことに基づく。つまり、外部端子規格の
要請により、パッド間隔を最小設計寸法に形成したなら
ば耐湿不良発生電界を越えるような電位差となるパッド
を隣接して配置しなければならない状況が発生しうる。
このような場合には、パッド間隔を最小設計寸法以上で
形成し、耐湿不良発生電界以上となることを避けるよう
に設計するものである。このように本発明の一群に属す
る第１パッドと、その群に属さない第２パッドとの関係
では、最小設計寸法以上のパッド間隔を確保してリーク
電流を抑制する一方、一群に属する第１パッドについて
はパッド間隔を最小設計寸法としてチップ面積の縮小を
図るものである。このように第１および第２パッド間の
間隔を広く形成しても、一般に前記一群の数は少なく、
従って、広げるべき間隔の数は少ない。このため、チッ
プ面積の増加に対する寄与は少ない。対して、一群内の
パッド間隔は十分に狭く形成されるため、前記した第１
および第２パッド間の間隔によるチップ面積増加の寄与
を考慮しても、全体としてのチップ面積は十分に縮小さ
れ、外部端子の規格化の条件下においても本発明の前記
した効果は達成される。
に属さない第２パッドとの間の距離は、最小設計寸法以
上で形成することができる。すなわち、第１パッド相互
間では、前記した本発明の条件、つまりパッド間電位差
が最小となうように、あるいはパッド電圧が昇順または
降順に配置される等の条件を満たしているが、第１パッ
ドと第２パッドとの関係ではそのような条件は必ずしも
満たされない。これは、半導体装置の外部端子は一般に
規格化され、パッドの配置も外部端子の配置を反映して
必然的に隣接させざるを得ないような場合があり、パッ
ド配置の設計においてもこのような制約条件を考慮しな
ければならないことに基づく。つまり、外部端子規格の
要請により、パッド間隔を最小設計寸法に形成したなら
ば耐湿不良発生電界を越えるような電位差となるパッド
を隣接して配置しなければならない状況が発生しうる。
このような場合には、パッド間隔を最小設計寸法以上で
形成し、耐湿不良発生電界以上となることを避けるよう
に設計するものである。このように本発明の一群に属す
る第１パッドと、その群に属さない第２パッドとの関係
では、最小設計寸法以上のパッド間隔を確保してリーク
電流を抑制する一方、一群に属する第１パッドについて
はパッド間隔を最小設計寸法としてチップ面積の縮小を
図るものである。このように第１および第２パッド間の
間隔を広く形成しても、一般に前記一群の数は少なく、
従って、広げるべき間隔の数は少ない。このため、チッ
プ面積の増加に対する寄与は少ない。対して、一群内の
パッド間隔は十分に狭く形成されるため、前記した第１
および第２パッド間の間隔によるチップ面積増加の寄与
を考慮しても、全体としてのチップ面積は十分に縮小さ
れ、外部端子の規格化の条件下においても本発明の前記
した効果は達成される。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１９】図１は、本発明の一実施の形態であるＤＲ
ＡＭ（Dynamic Random Access Memory）の一例を半導体
チップの全体について示した平面図である。図示のよう
に、単結晶シリコンからなる半導体チップ１Ａの主面に
は、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方
向（半導体チップ１Ａの短辺方向）に沿って多数のメモ
リアレイＭＡＲＹがマトリクス状に配置されている。Ｘ
方向に沿って互いに隣接するメモリアレイＭＡＲＹの間
にはセンスアンプＳＡが配置されている。半導体チップ
１Ａの主面の中央部には、ワードドライバＷＤ、データ
線選択回路などの制御回路や、入出力回路などが配置さ
れ、半導体チップ１Ａの中心には多数のボンディングパ
ッド２が一列に配置されている。
ＡＭ（Dynamic Random Access Memory）の一例を半導体
チップの全体について示した平面図である。図示のよう
に、単結晶シリコンからなる半導体チップ１Ａの主面に
は、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方
向（半導体チップ１Ａの短辺方向）に沿って多数のメモ
リアレイＭＡＲＹがマトリクス状に配置されている。Ｘ
方向に沿って互いに隣接するメモリアレイＭＡＲＹの間
にはセンスアンプＳＡが配置されている。半導体チップ
１Ａの主面の中央部には、ワードドライバＷＤ、データ
線選択回路などの制御回路や、入出力回路などが配置さ
れ、半導体チップ１Ａの中心には多数のボンディングパ
ッド２が一列に配置されている。
【００２０】図１におけるIIa 部およびIIb 部の拡大平
面図を図２に示す。図２（ａ）はIIa 部の拡大平面図、
図２（ｂ）はIIb 部の拡大平面図である。なお、図２に
おいて、各ボンディングパッド２に印加される電圧を数
値で例示し、その略称をＶＢＢ，ＶＳＳｉ等の記号で例
示している。
面図を図２に示す。図２（ａ）はIIa 部の拡大平面図、
図２（ｂ）はIIb 部の拡大平面図である。なお、図２に
おいて、各ボンディングパッド２に印加される電圧を数
値で例示し、その略称をＶＢＢ，ＶＳＳｉ等の記号で例
示している。
【００２１】図２（ａ）において、ＶＢＢ，ＶＳＳｉ，
ＶＰＬＴ，ＶＤＤｉ，ＶＰＰ，ＶＤＤの６つのボンディ
ングパッド２は、一群のボンディングパッドを構成し、
この一群内では、隣接するボンディングパッド間の電位
差が最小となるように配置されている。すなわち、図示
するように、ＶＢＢ，ＶＳＳｉ間の電位差は１．０Ｖ、
ＶＳＳｉ，ＶＰＬＴ間の電位差は０．９Ｖ等である。こ
のように一群内でのボンディングパッド２間の電位差を
最小とするように配列することにより、ボンディングパ
ッド２間のリーク電流を低減し、ＤＲＡＭの信頼性を向
上することができる。
ＶＰＬＴ，ＶＤＤｉ，ＶＰＰ，ＶＤＤの６つのボンディ
ングパッド２は、一群のボンディングパッドを構成し、
この一群内では、隣接するボンディングパッド間の電位
差が最小となるように配置されている。すなわち、図示
するように、ＶＢＢ，ＶＳＳｉ間の電位差は１．０Ｖ、
ＶＳＳｉ，ＶＰＬＴ間の電位差は０．９Ｖ等である。こ
のように一群内でのボンディングパッド２間の電位差を
最小とするように配列することにより、ボンディングパ
ッド２間のリーク電流を低減し、ＤＲＡＭの信頼性を向
上することができる。
【００２２】また、ボンディングパッド２の寸法を例示
すれば、ボンディングパッド２は一辺を約８０μｍとす
るほぼ正方形状の四角形で形成される。また、隣接する
ボンディングパッド２間の間隔は約５μｍである。この
ような寸法は、６４ＭｂｉｔＤＲＡＭの場合、最もチッ
プサイズが縮小された同一製品世代の最終段階における
設計ルールで採用される。従って、パッケージの内部リ
ードとの接続から要求されるほぼ最小のサイズで構成さ
れており、これ以上の面積的余裕はほとんど無いと考え
られる。よって、ボンディングパッド２間の間隔をすべ
てのボンディングパッド２について５μｍ以上とするこ
とは現実には困難である。しかし、本実施の形態では、
ボンディングパッド２間の電位差が最小となるように一
群内でのボンディングパッド２の配列が構成されている
ため、リーク電流を十分に抑制できる。
すれば、ボンディングパッド２は一辺を約８０μｍとす
るほぼ正方形状の四角形で形成される。また、隣接する
ボンディングパッド２間の間隔は約５μｍである。この
ような寸法は、６４ＭｂｉｔＤＲＡＭの場合、最もチッ
プサイズが縮小された同一製品世代の最終段階における
設計ルールで採用される。従って、パッケージの内部リ
ードとの接続から要求されるほぼ最小のサイズで構成さ
れており、これ以上の面積的余裕はほとんど無いと考え
られる。よって、ボンディングパッド２間の間隔をすべ
てのボンディングパッド２について５μｍ以上とするこ
とは現実には困難である。しかし、本実施の形態では、
ボンディングパッド２間の電位差が最小となるように一
群内でのボンディングパッド２の配列が構成されている
ため、リーク電流を十分に抑制できる。
【００２３】また、本発明者らの検討によれば、リーク
電流の値は、ボンディングパッド２間の電位差の他に、
雰囲気（パッケージ内の）湿度、暴露された金属の材
質、ボンディングパッド２間のリークパス（経路）に存
在する汚染物質等に影響される。特に湿度は管理が困難
な因子であり、湿度に対する十分な設計余裕を見込む必
要がある。この点についての発明者らの検討では、前記
したボンディングパッド２間の間隔が約５μｍのときに
雰囲気（パッケージ内の）湿度が５０００ｐｐｍ以上の
場合、３〜５Ｖ程度の電位差でリーク電流が問題となる
場合が発生しうる。逆に言えば、湿度が５０００ｐｐｍ
程度の場合であっても、リーク電流の問題を発生させな
いためには、隣接するボンディングパッド２間の電位差
を３Ｖ以下にする必要がある。すなわち、耐湿不良発生
電界をボンディングパッド２間の間隔に対するリーク電
流が問題となるボンディングパッド２間の電位差で定義
すれば、３〜５Ｖ／５μｍ、つまり０．６〜１Ｖ／μｍ
の範囲内となる。
電流の値は、ボンディングパッド２間の電位差の他に、
雰囲気（パッケージ内の）湿度、暴露された金属の材
質、ボンディングパッド２間のリークパス（経路）に存
在する汚染物質等に影響される。特に湿度は管理が困難
な因子であり、湿度に対する十分な設計余裕を見込む必
要がある。この点についての発明者らの検討では、前記
したボンディングパッド２間の間隔が約５μｍのときに
雰囲気（パッケージ内の）湿度が５０００ｐｐｍ以上の
場合、３〜５Ｖ程度の電位差でリーク電流が問題となる
場合が発生しうる。逆に言えば、湿度が５０００ｐｐｍ
程度の場合であっても、リーク電流の問題を発生させな
いためには、隣接するボンディングパッド２間の電位差
を３Ｖ以下にする必要がある。すなわち、耐湿不良発生
電界をボンディングパッド２間の間隔に対するリーク電
流が問題となるボンディングパッド２間の電位差で定義
すれば、３〜５Ｖ／５μｍ、つまり０．６〜１Ｖ／μｍ
の範囲内となる。
【００２４】本実施の形態の場合、図２（ａ）に示すＶ
ＢＢ，ＶＳＳｉ，ＶＰＬＴ，ＶＤＤｉ，ＶＰＰ，ＶＤＤ
の６つのボンディングパッド２の一群内では、最も大き
な電位差はＶＰＬＴ，ＶＤＤｉ間の２．４Ｖであり、上
記定義によるパッド間電界は０．４８Ｖ／μｍとなって
耐湿不良発生電界以下であることが確保されている。従
って、前記一群内のボンディングパッド２間の間隔は、
最小設計寸法である５μｍとすることができる。
ＢＢ，ＶＳＳｉ，ＶＰＬＴ，ＶＤＤｉ，ＶＰＰ，ＶＤＤ
の６つのボンディングパッド２の一群内では、最も大き
な電位差はＶＰＬＴ，ＶＤＤｉ間の２．４Ｖであり、上
記定義によるパッド間電界は０．４８Ｖ／μｍとなって
耐湿不良発生電界以下であることが確保されている。従
って、前記一群内のボンディングパッド２間の間隔は、
最小設計寸法である５μｍとすることができる。
【００２５】一方、前記一群の右端に位置するＶＤＤの
ボンディングパッド２に隣接して０．０Ｖの電圧が印加
されるＶＳＳのボンディングパッド２が配置されてい
る。ＶＤＤとＶＳＳとはその電位差が３．３Ｖと大きい
が、外部リード端子の規格化された配置から必然的に隣
接して形成されるものである。このような場合、ＶＤＤ
とＶＳＳとの間を最小設計寸法の５μｍで形成すると耐
湿不良発生電界の最低値を越えてしまい、信頼性の安全
設計上好ましくない。このためパッド間隔を最小設計寸
法より広くしてＶＳＳのボンディングパッド２を配置し
ている。このようにＶＳＳのボンディングパッド２を広
いパッド間隔で配置しても大多数のボンディングパッド
２は最小設計寸法で形成されており、全体としてのパッ
ド形成面積の増加に占める割合は大きくない。
ボンディングパッド２に隣接して０．０Ｖの電圧が印加
されるＶＳＳのボンディングパッド２が配置されてい
る。ＶＤＤとＶＳＳとはその電位差が３．３Ｖと大きい
が、外部リード端子の規格化された配置から必然的に隣
接して形成されるものである。このような場合、ＶＤＤ
とＶＳＳとの間を最小設計寸法の５μｍで形成すると耐
湿不良発生電界の最低値を越えてしまい、信頼性の安全
設計上好ましくない。このためパッド間隔を最小設計寸
法より広くしてＶＳＳのボンディングパッド２を配置し
ている。このようにＶＳＳのボンディングパッド２を広
いパッド間隔で配置しても大多数のボンディングパッド
２は最小設計寸法で形成されており、全体としてのパッ
ド形成面積の増加に占める割合は大きくない。
【００２６】次に、他の一群のボンディングパッド２を
図２（ｂ）に示す。図２（ｂ）において、ＶＤＤ，ＶＤ
Ｄｉ，ＶＰＥＲＩ，ＶＤＬ，ＶＢＬＲ，ＶＳＳｉの６つ
のボンディングパッド２は、一群のボンディングパッド
を構成し、この一群内では、各パッドに印加される電圧
が左端から右端に向かって降順で配置されている。この
ような場合、結果的に隣接するボンディングパッド間の
電位差が最小となるように配置されることとなる。従っ
て、この一群内での各ボンディングパッド２間の間隔は
最小設計寸法の５μｍで形成される。なお、ボンディン
グパッド２の寸法は前記と同様に約８０μｍ□である。
このような場合であっても、図２（ａ）に示した場合と
同様に、ボンディングパッド２間の間隔を最小設計寸法
としてパッドが形成される面積を低減し、チップ面積に
縮小に対応すると同時に、パッド間のリーク電流を抑制
してＤＲＡＭの信頼性を向上できる。
図２（ｂ）に示す。図２（ｂ）において、ＶＤＤ，ＶＤ
Ｄｉ，ＶＰＥＲＩ，ＶＤＬ，ＶＢＬＲ，ＶＳＳｉの６つ
のボンディングパッド２は、一群のボンディングパッド
を構成し、この一群内では、各パッドに印加される電圧
が左端から右端に向かって降順で配置されている。この
ような場合、結果的に隣接するボンディングパッド間の
電位差が最小となるように配置されることとなる。従っ
て、この一群内での各ボンディングパッド２間の間隔は
最小設計寸法の５μｍで形成される。なお、ボンディン
グパッド２の寸法は前記と同様に約８０μｍ□である。
このような場合であっても、図２（ａ）に示した場合と
同様に、ボンディングパッド２間の間隔を最小設計寸法
としてパッドが形成される面積を低減し、チップ面積に
縮小に対応すると同時に、パッド間のリーク電流を抑制
してＤＲＡＭの信頼性を向上できる。
【００２７】なお、前記図２（ｂ）に示した一群の場
合、パッドに印加される電圧は昇順で配置されてもよい
ことはいうまでもない。
合、パッドに印加される電圧は昇順で配置されてもよい
ことはいうまでもない。
【００２８】また、本実施の形態では、主に電源電位が
印加されるボンディングパッドの一群について説明した
が、入出力データが割り当てられるボンディングパッド
についても同様である。また、ボンディングパッドは、
外部にボンディングされる外部ボンディング用パッド、
プローブテスト等に用いられるテスト用パッド、それら
の共用パッドの何れに限られず全てのパッドに適用され
る。
印加されるボンディングパッドの一群について説明した
が、入出力データが割り当てられるボンディングパッド
についても同様である。また、ボンディングパッドは、
外部にボンディングされる外部ボンディング用パッド、
プローブテスト等に用いられるテスト用パッド、それら
の共用パッドの何れに限られず全てのパッドに適用され
る。
【００２９】また、本実施の形態において図２（ａ）あ
るいは図２（ｂ）に示した一群について説明したが、半
導体チップ１Ａの全体においてボンディングパッド２が
前記と同様に配置されていることはいうまでもない。
るいは図２（ｂ）に示した一群について説明したが、半
導体チップ１Ａの全体においてボンディングパッド２が
前記と同様に配置されていることはいうまでもない。
【００３０】本実施の形態のＤＲＡＭによれば、ボンデ
ィングパッド２間の電位差が最小となるように配置され
ているため、チップ面積を縮小するとともに、５０００
ｐｐｍ程度の高い湿度を有する環境においてもパッド間
のリーク電流を低減し、ＤＲＡＭの信頼性を向上でき
る。また、ウェハ状態のプローブ検査においても湿度に
起因した検査落ちを低減し、歩留まりを向上できる。
ィングパッド２間の電位差が最小となるように配置され
ているため、チップ面積を縮小するとともに、５０００
ｐｐｍ程度の高い湿度を有する環境においてもパッド間
のリーク電流を低減し、ＤＲＡＭの信頼性を向上でき
る。また、ウェハ状態のプローブ検査においても湿度に
起因した検査落ちを低減し、歩留まりを向上できる。
【００３１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３２】たとえば、前記実施の形態においては、ボ
ンディングパッド２が一列に配列された場合を説明した
が、２列以上で配列された場合にも本発明を適用でき
る。すなわち、図３に示すように、２列で配列されたボ
ンディングパッド２で一群を構成し、この一群内でのパ
ッド間の電位差がｘ方向、ｙ方向の何れの方向において
も最小となるように配置することができる。このような
場合であってもパッド形成面積を縮小してパッド間のリ
ーク電流を低減することができる。なお、ｘ方向、ｙ方
向についてパッド間電位差が最小となるように配置する
結果、斜め方向についてもパッド間電位差が最小となる
ように配置されることとなる。
ンディングパッド２が一列に配列された場合を説明した
が、２列以上で配列された場合にも本発明を適用でき
る。すなわち、図３に示すように、２列で配列されたボ
ンディングパッド２で一群を構成し、この一群内でのパ
ッド間の電位差がｘ方向、ｙ方向の何れの方向において
も最小となるように配置することができる。このような
場合であってもパッド形成面積を縮小してパッド間のリ
ーク電流を低減することができる。なお、ｘ方向、ｙ方
向についてパッド間電位差が最小となるように配置する
結果、斜め方向についてもパッド間電位差が最小となる
ように配置されることとなる。
【００３３】また、実施の形態ではＤＲＡＭについて説
明したが、その他の半導体装置、たとえばＳＲＡＭ（St
atic Random Access Memory ）、ＥＥＰＲＯＭ（Electr
icalErasable Programmable Read Only Memory ）等の
メモリ素子、ロジック回路、システムＬＳＩ等に本発明
を適用してもよいことはいうまでもない。
明したが、その他の半導体装置、たとえばＳＲＡＭ（St
atic Random Access Memory ）、ＥＥＰＲＯＭ（Electr
icalErasable Programmable Read Only Memory ）等の
メモリ素子、ロジック回路、システムＬＳＩ等に本発明
を適用してもよいことはいうまでもない。
【００３４】なお、図４に本発明を適用したＤＲＡＭの
外観を示し、図５に本発明のＤＲＡＭの断面図を示す。
ここではＳＯＰ（Small Out-line Package）の例を示し
ているが、これに限られず、ＳＯＪ（Small Out-line J
-lead Package ）、ＴＳＯＰ（Thin SOP）等他のパッケ
ージであってもよい。
外観を示し、図５に本発明のＤＲＡＭの断面図を示す。
ここではＳＯＰ（Small Out-line Package）の例を示し
ているが、これに限られず、ＳＯＪ（Small Out-line J
-lead Package ）、ＴＳＯＰ（Thin SOP）等他のパッケ
ージであってもよい。
【００３５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３６】本発明によれば、チップサイズが縮小化さ
れた半導体装置においてもパッド間のリーク電流を低減
し、半導体装置の信頼性または歩留まりを向上すること
ができる。
れた半導体装置においてもパッド間のリーク電流を低減
し、半導体装置の信頼性または歩留まりを向上すること
ができる。
【図１】本発明の一実施の形態であるＤＲＡＭの一例を
半導体チップの全体について示した平面図である。
半導体チップの全体について示した平面図である。
【図２】（ａ）は、図１におけるIIa 部の拡大平面図、
（ｂ）は、図１におけるIIb 部の拡大平面図である。
（ｂ）は、図１におけるIIb 部の拡大平面図である。
【図３】本発明の実施の形態の他の例を示した拡大平面
図である。
図である。
【図４】本発明を適用したＤＲＡＭの外観の一例を示し
た斜視図である。
た斜視図である。
【図５】本発明を適用したＤＲＡＭの一例を示した断面
図である。
図である。
１ チップ １Ａ 半導体チップ ２ ボンディングパッド ＭＡＲＹ メモリアレイ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江川 英和 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中井 潔 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 鈴木 幸英 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 藤井 勇 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 園田 崇宏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 岩谷 昭彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5F044 EE02 EE20 5F083 AD00 GA06 LA29 ZA23 ZA25 ZA29
Claims (6)
- 【請求項１】 半導体基板の主面上の何れかの配線層に
複数のパッドを有する半導体装置であって、 前記複数のパッドのうち、一群のパッドは、互いに隣接
するパッドとの電位差が最小になるように配置されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置であって、 前記一群のパッドは、一端から他端に向けて、その印加
される電圧が昇順または降順となるように配置されてい
ることを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置であ
って、 前記一群のパッド間の隣接するパッド間電位差による電
界は、耐湿不良発生電界以下であることを特徴とする半
導体装置。 - 【請求項４】 請求項１、２または３記載の半導体装置
であって、 前記一群のパッドは、隣接するパッド間の寸法が最小設
計寸法で形成されていることを特徴とする半導体装置。 - 【請求項５】 請求項１〜４の何れか一項に記載の半導
体装置であって、 前記一群に属する第１パッドと、その群に属さない第２
パッドとの間の距離は、最小設計寸法以上で形成するこ
とを特徴とする半導体装置。 - 【請求項６】 請求項３記載の半導体装置であって、 前記耐湿不良発生電界は、０．６〜１Ｖ／μｍの範囲内
にあることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240420A JP2000068315A (ja) | 1998-08-26 | 1998-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10240420A JP2000068315A (ja) | 1998-08-26 | 1998-08-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068315A true JP2000068315A (ja) | 2000-03-03 |
Family
ID=17059220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10240420A Withdrawn JP2000068315A (ja) | 1998-08-26 | 1998-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2012095789A (ja) * | 2010-11-01 | 2012-05-24 | Sri Sports Ltd | ゴルフスイング分析装置 |
| JP2016036985A (ja) * | 2014-08-07 | 2016-03-22 | キヤノン株式会社 | 素子基板、液体吐出ヘッド、及び記録装置 |
-
1998
- 1998-08-26 JP JP10240420A patent/JP2000068315A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242736A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4693656B2 (ja) * | 2006-03-06 | 2011-06-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2012095789A (ja) * | 2010-11-01 | 2012-05-24 | Sri Sports Ltd | ゴルフスイング分析装置 |
| JP2016036985A (ja) * | 2014-08-07 | 2016-03-22 | キヤノン株式会社 | 素子基板、液体吐出ヘッド、及び記録装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |