JP2007242736A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＣＲ遅延を抑制し、併せてメモリチップ多積層化時のコスト上昇を抑制し、チップ実装面積を縮小可能とする不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された電気的に書き換え可能な複数のメモリセルを複数有し、マトリクス状に配置されたｎ（ｎ≧2）個のメモリセルアレイを備える不揮発性半導体記憶装置であって、前記ｎ個のメモリセルアレイが接続される複数のパッドを有するパッド部は、前記ｎ個のメモリセルアレイのうち、少なくとも２つのメモリセルアレイの間に配置されることを特徴としている。
【選択図】 図１

Description

本発明は、電気的に書き込み及び消去が可能な不揮発性半導体記憶装置に関する。

従来、半導体記憶装置のひとつとして、データを電気的に書き換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）は、高集積化できるものとして注目されている。ＮＡＮＤ型フラッシュメモリは、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。近年、ＮＡＮＤ型フラッシュメモリの大容量化及び高速化の市場要求は高まる傾向にある。

ＮＡＮＤ型フラッシュメモリの現在量産されている形態の一つのパッケージ内におけるフロアプランにおいては、そのパッドは、その片側又は両側に配置領域が設けられている。一つのメモリセルアレイの単位であるプレーンが２つ左右に配置され、その下側に各プレーンに対して、複数のセンスアンプ及びページバッファを含むページバッファブロックが対応している。周辺回路は、ロジックコントローラ、シーケンスコントローラ、高電圧発生回路、Ｉ／Ｏバッファなどの制御回路から構成される。

特開2002-093993号公報 特開2001-094040号公報 特開平08-139287号公報

大容量化に伴う高速化・高集積化の要求に応えて今後進行する複数プレーン（セルアレイ）配置及びプレーンの分割数の増加に対応するために、配線抵抗と層間絶縁膜に起因する配線間容量によるＣＲ遅延時間を抑制するパッド配置位置が必要となる。また、大容量化のためにはメモリチップの多積層化が要求されるが、パッケージ/チップコストを抑制し、チップ実装面積を縮小可能とするパッド配置位置が要求される。

そこで本発明では、複数プレーン配置及びプレーン分割数の増加に対応して、パッド部からセルデータ読み出し保持用のページバッファまでの配線長を最適に設計し、ＣＲ遅延を抑制し、併せてメモリチップ多積層化時のコスト上昇を抑制し、チップ実装面積を縮小可能とするパッド配置による不揮発性半導体記憶装置を提供することを目的とする。

本発明の一実施形態によれば、半導体基板と、前記半導体基板に形成された電気的に書き換え可能な複数のメモリセルを複数有し、マトリクス状に配置されたｎ（ｎ≧2）個のメモリセルアレイ又は、マトリクス状に配置された複数のメモリセルアレイを備える不揮発性半導体記憶装置であって、前記ｎ個のメモリセルアレイが接続される複数のパッドを有するパッド部は、前記ｎ個のメモリセルアレイのうち、少なくとも２つのメモリセルアレイの間に配置される不揮発性半導体記憶装置が提供される。

本発明によれば、不揮発性半導体記憶装置、特にＮＡＮＤ型フラッシュメモリの大容量化に伴う大容量データ入出力時間の高速化およびチップサイズの縮小化が可能となる。

以下、本発明に係る不揮発性半導体記憶装置の実施形態について、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の不揮発性半導体記憶装置の一例を示しており、本発明の不揮発性半導体記憶装置は、それら実施形態に限定されるわけではない。

図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の一例であるＮＡＮＤ型フラッシュメモリのチップ配置概略図である。本実施形態は、プレーン数が２個で、各プレーンが二分割された場合において、パッド部を概略基板の２つの長辺の中間点を結ぶ線上（「チップ長辺中央線上」という。以下同じ。）に配置し、センスアンプにシングルエンドセンスアンプ（シングルエンドＳ／Ａ）を使用した場合の実施形態である。

図1に示すＮＡＮＤ型フラッシュメモリにおいては、メモリチップ１００上に、複数の電気的に書き換え可能なメモリセルがマトリックス状に配置された２個のプレーン（セルアレイ）が左右に設置され、各プレーンはそれぞれ上下に２分割されプレーン１０１Ｕ、１０１Ｌ、１１１Ｕ及び１１１Ｌを構成する。パッド部１０５は、チップ長辺中央線上に配置され、これを挟んで周辺回路１０４ｂがその左右に配置される。また、これに交差する形で、概略基板の２つの短辺の中間点を結ぶ線上（「チップ短辺中央線上」という。以下に同じ。）に同じく周辺回路１０４ａが配置される。各プレーンには、それぞれに対応するシングルエンドセンスアンプ（シングルエンドＳ/Ａ）１０２Ｕ、１０２Ｌ、１１２Ｕ及び１１２Ｌとロウデコーダ１０３Ｕ、１０３Ｌ、１１３Ｕ及び１１３Ｌが配置される。チップ長辺中央線上に配置されたパッド部１０５に向かって、プレーン１０１Ｕ及び１０１Ｌからのセルデータ用書き換え／読み出し回路（以下ページバッファ）の出力情報を有するデータ出力配線１０６が配線される。同様にプレーン１１１Ｕ及び１１１Ｌのページバッファの出力情報を有するデータ出力配線１１６もパッド部１０５に向かって配線される。この場合、パッド部１０５がチップ長辺中央線上に配置されることにより、データ出力配線１０６と１１６の配線長を、ほぼ等しくすることができる。

なお、上記図１に示すＮＡＮＤ型フラッシュメモリのセルアレイは、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・ＢＬＯＣＫｉ、・・・ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図２に代表的に示すブロックＢＬＯＣＫｉのように、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施形態では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。

本実施形態では、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルＭＴｒからなるＮＡＮＤセルユニットをｋ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更すればよい。更に、本実施形態においては、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、本実施形態においては、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリの例について説明しているが、本発明のＮＡＮＤ型フラッシュメモリ１を、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（ＳｈａＲｅｄ Ｂｉｔ Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリに適用するようにしてもよい。

上記図２の一つのＮＡＮＤセルユニットのビット線に沿った断面を図３に示す。メモリセルは、ｎ型シリコン基板或いはｎ型ウェル３７０に形成された、ｐ型ウェル３７１に形成される。メモリセルは、隣接するもの同士でソース、ドレイン拡散層３７３を共有して、浮遊ゲート３７４と制御ゲート３７５の積層構造をもって構成される。制御ゲート３７５は、図の面に直行する方向の複数のメモリセルに共通するワード線ＷＬにパターニングされる。セルアレイは、層間絶縁膜３７６で覆われる。層間絶縁膜３７６内部に埋め込まれるブロック内の共通ソース線（ＣＥＬＳＲＣ）３７７は、一方の選択ゲートトランジスタＳ１のソース拡散層３７３ｂにコンタクトする。層間絶縁膜３７６上に形成されるビット線（ＢＬ）３７８は、他方の選択ゲートトランジスタＳ２のドレイン拡散層３７３ａにコンタクトする。これらのソース線３７７及びビット線３７８のコンタクトは、隣接するＮＡＮＤセルで共有される。

この様にＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤセルユニット内で隣接するメモリセルが拡散層を共有し、また隣接するＮＡＮＤセルユニットが配線コンタクトを共有する。詳細説明は省くが、図３の面に直交する方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれと直交するストライプパターンのワード線ＷＬの各交点にメモリセルが構成される。これらの構造的特徴から、ＮＡＮＤ型フラッシュメモリは高密度化、大容量化が容易であり、実効的単位セル面積５Ｆ^２（Ｆ：最小加工寸法）が実現できる。

図４に、本発明の一実施形態に係る不揮発性半導体記憶装置４５０の概略構成図を示す。不揮発性半導体記憶装置４５０は、メモリセルアレイ４５１、カラム制御回路（カラムデコーダ）４５９、ロウ制御回路（ロウデコーダ）４０３、ソース線制御回路４５４、Pウェル制御回路４５５、データ入出力バッファ４５６、コマンド・インターフェイス４５７、ステートマシン４５８、センスアンプ４０２、選択回路４６０を有している。本実施形態に係る本発明の不揮発性半導体記憶装置４５０は、外部I/Oパッド４６１とデータ及び制御信号（コマンド）の送受信を行う。

本発明の一実施形態に係る不揮発性半導体記憶装置４５０においては、外部I/Oパッド４６１から、データ及び制御信号がデータ入出力バッファ４５６を通してコマンド・インターフェイス４５７及びカラム制御回路４５９に入力される。ステートマシン４５８は、制御信号及びデータに基づき、カラム制御回路４５９、ロウ制御回路４０３、ソース線制御回路４５４及びPウェル制御回路４５５を制御する。ステートマシン４５８は、カラム制御回路４５９及びロウ制御回路４０３に対してメモリセルアレイ４５１のメモリセルに対するアクセス情報を出力する。カラム制御回路４５９及びロウ制御回路４０３は、当該アクセス情報及びデータに基づき、センスアンプ４０２及び選択回路４６０を制御し、メモリセルをアクティブにし、データの読み出し、書き込み、又は消去を行う。メモリセルアレイ４５１の各ビット線に接続されたセンスアンプ４０２は、ビット線へデータをロードし、またビット線の電位を検出しデータ・キャッシュで保持する。また、カラム制御回路４５９によって制御されたセンスアンプ４０２によりメモリセルから読み出したデータは、データ入出力バッファ４５６を通して外部I/Oパッド４６１へ出力される。選択回路４６０は、センスアンプを構成する複数のデータ・キャッシュのうち、ビット線に接続するデータ・キャッシュの選択を行う。

従来プレーン数が2個で分割されていない場合において、シングルエンドＳ/Ａを使用し、パッド部をチップ端に配置した場合、各プレーンのページバッファの出力情報を有するデータ出力配線の配線長は、ほぼ等しくすることができた。センスアンプにシェアードＳ／Ａを使用した場合であっても同様である。しかし、今後大容量化に対応して、分割セルアレイを採用する場合、従来と同様にパッド部をチップ端に配置することは、データ出力配線上問題が生じる。また、プレーン数が２個で分割されていない場合であっても、処理速度の向上を目的として今後実施が予想されるプレーン両側センスアンプ方式を採用する場合には、パッド部をチップ端に配置することは、データ出力配線上問題が生じる。

図３２は、チップ３２００上に図１と同様に２個のプレーンを左右に配置し、各プレーンがそれぞれ二分割されプレーン３２０１Ｕ、３２０１Ｌ、３２１１Ｕおよび３２１１Ｌを構成する例である。パッド部３２０５はチップ端に配置され、周辺回路３２０４ｂがパッド部に接して配置される。また、チップ長辺中央線上にも周辺回路３２０４ｂが配置され、これと交差する形で周辺回路３２０４ａがチップ短辺中央線上に配置される。各プレーンに対応するシングルエンドＳ/Ａ３２０２Ｕ、３２０２Ｌ、３２１２Ｕ及び３２１２Ｌとロウデコーダ３２０３Ｕ、３２０３Ｌ、３２１３Ｕ及び３２１３Ｌが各プレーンの周りに設置される。この場合のデータ出力配線の配線例として、プレーン３２１１Ｕ及び３２１１Ｌからのページバッファの出力情報を有するデータ出力配線３２１６を、コアを迂回して配線することが考えられる。しかしこのコア迂回配線によれば、データ出力配線３２１６の配線長は、プレーン３２０１Ｕ及び３２０１Ｌからのページバッファの出力情報を有するデータ出力配線３２０６に比して、配線長が２倍以上に長くなり、ＣＲ遅延時間が異なることからスキューの問題が生じ、高速化を妨げる要因となる。単純な配線のＣＲ遅延を計算すると、この迂回配線をした場合には、表１に示すように、１４ｎｓのシリアル系遅延を生じる。また、この場合チップ上に迂回配線するためのスペースが必要になり、チップサイズの拡大を招き、チップ実装面積の縮小の要請に反することになる。

また、チップ実装面積の縮小の要請に応えるべく、パッド部をチップ端に配置した場合に上記コア迂回配線を避ける手段として図３３に示すＰＢ貫通配線が考えられる。図３３において、チップ３３００上に配置されるプレーン３３０１Ｕ、３３０１Ｌ、３３１１Ｕ及び３３１１Ｌの構成、パッド部３３０５、周辺回路３３０４ａ、３３０４ｂ、シングルエンドＳ/Ａ３３０２Ｕ、３３０２Ｌ、３３１２Ｕ及び３３１２Ｌ、ロウデコーダ３３０３Ｕ、３３０３Ｌ、３３１３Ｕ及び３３１３Ｌの各配置は図３２と同様である。

ＰＢ貫通配線とは、プレーン３３１１Ｕ及び３３１１Ｌからのデータ出力配線３３１６の配線幅を広く保つために配線領域を一つの層に設けるだけでなく、多層間に設ける方法である。即ち、プレーン３３１１Ｕ及び３３１１Ｌからのページバッファの出力情報を有するデータ出力配線３３１６と、プレーン３３０１Ｕ及び３３０１Ｌからのページバッファの出力情報を有するデータ出力配線３３０６とを多層化する方法である。しかし、この配線によっても、データ出力配線３３１６は、データ出力配線３３０６の２倍以上の配線長となり、単純な配線のＣＲ遅延を計算すると、表１に示すとおり、４ｎｓシリアル系に遅延を生ずる。

これらの方法に対して、チップ長辺中央線上にパッド部を配置すれば、上記図１に示すとおり各プレーンからのページバッファの出力情報を有するデータ配線は、ほぼ等しく且つ、最短距離でパッド領域まで配線することが可能となる。

また、今後処理速度の向上を目的として実施が予想されるプレーン両側センスアンプ方式に対応する場合、プレーン数が２個で分割されていない場合であっても、チップ端にパッド部を配置することは、データ出力配線上問題となる。プレーン両側センスアンプ方式は、各プレーンの両側に２つのセンスアンプを配置することにより、各センスアンプがビットラインを分担することにより、処理速度を向上することができるため、今後注目される方法である。

図４０にチップ端パッド配置でプレーン両側センスアンプ方式を採用した場合を図示する。メモリチップ４０００のチップ長辺中央線上の左右にプレーン０（４００１）、プレーン１（４０１１）が配置され、各プレーンの上下にシングルエンドＳ／Ａ４００２a、４００２ｂ、４０１２a、４０１２ｂがそれぞれ配置される。周辺回路４００４はチップ長辺中央線上及びパッド部４００５に隣接して配置され、チップ長辺中央線上の周辺回路４００４を挟んでロウデコーダ４００３、４０１３が配置される。パッド部４００５はチップ端に配置されるため、プレーン０（４００１）からのデータ出力線４００６とプレーン１（４０１１）からのデータ出力線４０１６は配線長が異なることとなり、ＣＲ遅延が生じてしまう。

図５に、プレーン数が２個で、プレーン両側センスアンプ方式を採用し、チップ長辺中央線上にパッド部を配置した場合のデータ配線を図示する。メモリチップ５００のチップ長辺中央線上にパッド部５０５が配置され、パッド部を挟んで左右に周辺回路５０４、ロウデコーダ５０３、５１３が配置される。その両側にプレーン０（５０１）、プレーン１（５１１）が配置され、各プレーンの上下にはシングルエンドＳ／Ａ５０２a、5０２ｂ、５１２a、５１２ｂが配置される。この場合には、各プレーンからのデータ出力線５０６、５１６は、ほぼ等しく且つ最短距離でパッド配置領域まで配線することが可能となる。従って、プレーン両側センスアンプ方式を採用する場合、ＣＲ遅延を考慮すれば、チップ長辺中央線上又はチップ短辺中央線上にパッド部を配置することが有利である。

次に、本発明のチップ各部への電源配線にについて説明する。図６は、プレーン数２個で各プレーンが上下二分割された場合に、パッド部をチップ長辺中央線上に配置したＮＡＮＤ型フラッシュメモリのチップ各部への電源配置概略図である。チップ６００上に配置された２個のプレーンはそれぞれ分割されてプレーン６０１Ｕ、６０１Ｌ、６１１Ｕ及び６１１Ｌを構成する。電源パッドを含むパッド部６０５はチップ長辺中央線上に配置される。周辺回路６０４ｂがパッド部６０５の左右に配置され、これと交差する形で周辺回路６０４ａがチップ短辺中央線上に配置される。各プレーンの周りには、シングルエンドＳ／Ａ６０２Ｕ、６０２Ｌ、６１２Ｕ及び６１２Ｌとロウデコーダ６０３Ｕ、６０３Ｌ、６１３Ｕ及び６１３Ｌが配置される。各プレーンに電源を供給する電源線は、プレーン６０１Ｕ及び６０１Ｌに電力を供給する電源線６０７とプレーン６１１Ｕ及び６１１Ｌに電力を供給する電源線６１７が、電源パッドを含むパッド部６０５からチップ端に向けて配線される。この様にパッド部をチップ長辺中央線上に配置すれば、最短距離で電源配線６０７、６１７が分配可能となる。したがって、一定のＩＲドロップを想定した場合には、電源線幅を最小にすることが可能である。

従来、プレーン数が2個で分割されていない場合において、シングルエンドＳ/Ａを使用し、パッド部をチップ端に配置した場合には、チップ端に配置されたパッド部から各プレーンに対して電源線が最短で配線されるため、電源線幅を最小にすることができた。センスアンプにシェアードＳ／Ａを使用した場合であっても同様である。しかし、今後大容量化に対応して、分割セルアレイを採用する場合、従来のチップ端パッド配置では、データ出力配線上問題が生じる。

上記のプレーン数２個で各プレーンが上下に二分割された場合に、パッド部をチップ端に配置した場合の電源配置概略図が図３４である。メモリチップ３４００上に配置された２個のプレーンは、それぞれ上下に二分割されて、プレーン３４０１Ｕ、３４０１Ｌ、３４１１Ｕ及び３４１１Ｌを構成する。パッド部３４０５はチップ端に配置され、周辺回路３４０４ｂがパッド部に接して配置される。また、チップ長辺中央線上にも周辺回路３４０４ｂが配置され、これと交差する形で周辺回路３４０４ａがチップ短辺中央線上に配置される。各プレーンに対応するシングルエンドＳ/Ａ３４０２Ｕ、３４０２Ｌ、３４１２Ｕ及び３４１２Ｌとロウデコーダ３４０３Ｕ、３４０３Ｌ、３４１３Ｕ及び３４１３Ｌが各プレーンの周りに設置される。図３２及び図３３に示すように、この場合のデータ出力配線としてコア迂回配線やＰＢ貫通配線が考えられるが、電源配線については、チップ３４００の端に配置された電源パッドを含むパッド部３４０５からプレーン３４０１Ｕ、３４０１Ｌ、３４１１Ｕおよび３４１１Ｌに対してチップ短辺中央線上に一本の電源線３４０７を設置することになる。この場合、電源パッドが形成されているチップ端から反対側のチップ端まで配線することになり、配線距離が増大するため、一定のＩＲドロップおよび電源線の信頼性を保障するためには、電源線幅を拡大する必要が生ずる。必要電源線幅は、周辺回路用電源引き回しも必要となるため、パッド部をチップ長辺中央線上に配置した場合に比して２倍以上の電源線幅が必要となり、チップサイズの増大を引き起こす。

本発明によって、配線長が長くなればなるほど、配線幅が細くなればなるほど、大きくなる配線の比抵抗を、同じ配線幅なら最小限に抑制した不揮発性半導体記憶装置を提供できる。また、規定のＩＲドロップを想定した場合には、配線幅を最小限とした不揮発性半導体記憶装置を提供することができる。

次に、大容量化に対応するためにチップ積層パッケージを採用した場合の、本発明による不揮発性半導体記憶装置による積層チップの構成を図７により説明する。

図７において、基板もしくはリードフレーム７０９に、本発明によるチップ長辺中央線上にパッド部を設けた積層チップ（上側）７００ａと、同一の積層チップ（下側）７００ｂが背合せで張り合わされる構造となっている。パッド位置は基板の２つの短辺の中間点を結ぶ線上に対して対称な部分に配置されるため、チップを表裏張り合わせても互いのパッド部７０５aと７０５ｂの配置位置は、同一直線上になる。これにより表面も裏面も同様にボンディングすることが可能となり、上側にセットされるチップ７００aと下側にセットされるチップ７００ｂのパッド位置の変更が不要となり、パッケージ/チップコストを抑制できる。

これに対して、パッド部をチップ端に配置した不揮発性半導体記憶装置の積層の構成を図３５に示す。パッド部をチップ端に配置したチップ３５００aと３５００ｂを、２枚背合せで基板またはリードフレーム３５０９に張り合わせた場合、上側と下側でパッド位置がずれてしまう。このため、従来はパッド位置を揃えるため、上側にセットされるチップ３５００aと裏面にセットされるチップ３５００ｂとでパッド位置を変更することが必要であった。即ち、上側にセットされるチップのパッド位置♯１乃至♯１０と、下側にセットされるチップのパッド位置♯１１乃至♯２０をずらして二種類用意する必要があり、これがコスト上昇の一因となっている。

本発明によれば、上記チップ積層の際に表面にセットされるチップと裏面にセットされるチップとでパッド位置を変更する必要がなく、同一チップで張り合わせができるため、コスト上昇を抑制することが可能となる。

実施例１は、プレーン数が２個で、各プレーンが二分割された場合において、パッド部をチップ長辺中央線上に配置し、センスアンプにシェアードセンスアンプ（シェアードＳ／Ａ）を使用した場合の実施例である。図８は、図１と同様のプレーン配置でセンスアンプにシェアードセンスアンプ（シェアードＳ/Ａ）を用い、パッド部をチップ長辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。メモリチップ８００上に、２個のプレーン（セルアレイ）が左右に設置され、各プレーンはそれぞれ上下に２分割されプレーン８０１Ｕ、８０１Ｌ、８１１Ｕ及び８１１Ｌを構成する。パッド部８０５は、チップ長辺中央線上に配置され、これを挟んで周辺回路８０４がその左右に配置される。各プレーンには、それぞれに対応するシェアードセンスアンプ（シェアードＳ/Ａ）８０２及び８１２とロウデコーダ８０３Ｕ、８０３Ｌ、８１３Ｕ及び８１３Ｌが配置される。チップ長辺中央線上に配置されたパッド部８０５に向かって、プレーン８０１Ｕ及び８０１Ｌからのセルデータ用書き換え／読み出し回路（以下ページバッファ）の出力情報を有するデータ出力配線８０６が配線される。同様にプレーン８１１Ｕ及び８１１Ｌのページバッファの出力情報を有するデータ出力配線８１６もパッド部８０５に向かって配線される。この場合、パッド部８０５がチップ長辺中央線上に配置されることにより、データ出力配線８０６と８１６の配線長を、ほぼ等しくすることができる。

従来、プレーン数が2個で分割されていない場合において、シングルエンドＳ/Ａの替わりにセンスアンプにシェアードＳ／Ａを使用した場合であっても、パッド部をチップ端に配置した場合には、各プレーンのページバッファの出力情報を有するデータ出力配線の配線長は、ほぼ等しくすることができた。パッド部をチップ長辺部端に設置しても、チップ短辺部端に設置しても、設置方向にかかわらず各プレーンのページバッファの出力情報を有するデータ出力配線の配線長は、ほぼ等しくすることができた。しかし、今後大容量化に対応して、分割セルアレイを採用する場合、従来と同様にパッド部をチップ端に配置することは、データ出力配線上問題が生じる。

図３６及び図３７は、図３２と同様にパッド部をチップ端に配置し、シェアードＳ/Ａを使用した場合のコア迂回配線による配線例（図３６）並びにＰＢ貫通配線例（図３７）である。シングルエンドＳ/Ａに変えてシェアードＳ/Ａを用いても、データ出力配線が変わるわけではないため、図３２並びに図３３と同様に配線する必要があり、これらの方法によっては、データ出力線３６０６と３６１６及び３７０６と３７１６のデータ配線長をほぼ等しくすることはできない。従って、かかる方法によっては、データ配線長が異なるためＣＲ遅延によるスキューの問題を解決できず、表１に示すとおり、図３６の場合は１４ｎｓ、図３７の場合は４ｎｓＣＲ遅延が生じる。また、図３７のＰＢ貫通配線では、ＣＲ遅延を図３６のコア迂回配線に比して改善することができるものの、パッド部をチップ長辺中央線上に配置する場合に比して、規定のＩＲドロップを想定した場合に配線幅を広く確保する必要が生じるため、チップのダウンサイジングの要請に応えることができない。

これらの方法に対して、パッド部をチップ長辺中央線上に配置すれば、上記図８に示すとおり各プレーンからのページバッファの出力情報を有するデータ配線は、ほぼ等しく且つ、最短距離でパッド領域まで配線することが可能となる。

次に、図１と同様のプレーン配置でセンスアンプにシェアードセンスアンプ（シェアードＳ/Ａ）を用い、パッド部をチップ長辺中央線上に配置した、本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ各部への電源配線について、図９で説明する。電源パッドを含むパッド部９０５はチップ９００の長辺中央線上に配置される。各プレーンに電源を供給する電源線は、プレーン９０１Ｕ及び９０１Ｌに電力を供給する電源線９０７とプレーン９１１Ｕ及び９１１Ｌに電力を供給する電源線９１７が、電源パッドを含むパッド部９０５からチップ端に向けて配線される。この様にパッド部をチップ長辺中央線上に配置すれば、最短距離で電源配線９０７、９１７が分配可能となる。

一方、上記と同様のプレーン配置において、センスアンプにシェアードセンスアンプ（シェアードＳ/Ａ）を用い、パッド部をチップ端に配置した場合の電源配置概略図が図３８である。この場合もシングルエンドＳ／Ａを用いた図３４と同様に、データ配線にコア迂回配線やＰＢ貫通配線を用いた場合であっても電源配線は変わることがないため、電源パッドが形成されているチップ３８００の端から反対側のチップ端まで電源線３８０７を配線することになる。図９に比して配線距離が増大するため、一定のＩＲドロップおよび電源線の信頼性を保障するためには、電源線幅を拡大する必要が生ずる。必要電源線幅は、周辺回路用電源引き回しも必要となるため、パッド部をチップ長辺中央線上に配置した場合に比して２倍以上の電源線幅が必要となり、チップサイズの増大を引き起こす。

本発明によって、配線長が長くなればなるほど、配線幅が細くなればなるほど、大きくなる配線の比抵抗を、同じ配線幅なら最小限に抑制した不揮発性半導体記憶装置を提供できる。また、規定のＩＲドロップを想定した場合には、配線幅を最小限とした不揮発性半導体記憶装置を提供することができる。

また、センスアンプにシェアードセンスアンプ（シェアードＳ/Ａ）を用いた場合であっても、パッド部をチップ長辺中央線上に配置すれば、大容量化に対応するためにチップ積層パッケージを採用した場合の効果は、図７と同様である。

上記最良の形態、実施例１は、プレーン数が２個で、各プレーンがそれぞれ二分割されている場合の実施例であるが、さらに大容量化が進行し、プレーン数が４個で、それぞれのプレーンが上下または左右に二分割されている場合の本発明の実施例を以下に説明する。

実施例２は、プレーン数が４個で、各プレーンが上下に二分割された場合において、パッド部をチップ長辺中央線上に配置した場合の実施例である。図１０は、プレーン数が４個で、各プレーンが上下に分割され、シングルエンドＳ／Ａを用い、パッド部をチップ長辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。パッド部１００５は、チップ１０００の長辺中央線上に配置され、プレーン０のページバッファの出力情報を有するデータ配線１００６、プレーン１のページバッファの出力情報を有するデータ配線１０１６は、チップ長辺中央線上に配置されたパッド部１００５に対して、パッド部１００５を中心として同一直線状に左右対称に配置される。プレーン２、プレーン３それぞれのページバッファの出力情報を有するデータ配線１０２６、１０３６も同様に配置される。これにより各データ出力配線１００６、１０１６、１０２６および１０３６の配線長は同一となり、従ってデータ配線間でＣＲ遅延差が生じないため、本発明により大容量化およびプレーンの分割数の増加に有効に対応した不揮発性半導体記憶装置を提供することができる。図１１に示すように、同様のプレーン配置構成でセンスアンプにシェアードセンスアンプを用いた場合も、上記の効果は同様である。

上記図１０における電源配線図が、図１２である。チップ１２００のセンターに配置された、電源パッドを含むパッド部１２０５から各プレーンに対して、１２０７、１２１７、１２２７及び１２３７が配線される。各配線長はチップ端に向けて最短で配置され、配線長が長くなればなるほど、配線幅が細くなればなるほど、大きくなる配線の比抵抗を、同じ配線幅なら最小限に抑制できる。また、規定のＩＲドロップを想定した場合には、配線幅を最小限とすることができる。図１３に示すように、同様のプレーン配置構成でセンスアンプにシェアードＳ／Ａを用いた場合も、上記の効果は同様である。
なお、プレーン数が増加した場合であっても、パッド部をチップ端に配置した不揮発性半導体記憶装置に比較した、本発明による不揮発性半導体記憶装置のチップを積層パッケージする際の有利性は、図７に示すと同様に確保できる。

実施例３は、プレーン数が４個で、各プレーンが左右に二分割された場合において、パッド部をチップ短辺中央線上に配置した実施例である。図１４は、プレーン数が４個で、各プレーンがＲｉｇｈｔＨａｌｆ、ＬｅｆｔＨａｌｆに左右に二分割され、シングルエンドＳ／Ａを用い、パッド部をチップ短辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。今後、実装面積の縮小の要請により、チップ配置面積の都合上、各プレーンを左右に二分割するケースも想定されるが、この場合であってもパッド部をチップ短辺中央線上に配置することで対応可能である。図１４において、メモリチップ１４００上のチップ短辺中央線上に電源パッドを含むパッド部１４０５が配置されている。各プレーンからデータ出力配線１４０６Ｌ、１４０６Ｒ、１４１６Ｌ、１４１６Ｒ、１４２６Ｌ、１４２６Ｒ、１４３６Ｌ及び１４３６Ｒは、最短で配線され、各配線長は同一となるためスキューの問題が生じない。また、配線距離はチップ中央部から最短となり、規定のＩＲドロップを想定した場合には、配線幅を最小限とすることができる。図１５に示すようにシェアードＳ／Ａを用いた場合であっても、効果は同様である。

上記図１４における電源配線図が、図１６である。チップ１６００の短辺中央線上に配置された電源パッドを含むパッド部１６０５から各プレーンに対して、１６０６、１６１６、１６２６及び１６３６が配線される。各配線長はチップ端に向けて最短で配置され、配線長が長くなればなるほど、配線幅が細くなればなるほど、大きくなる配線の比抵抗を、同じ配線幅なら最小限に抑制できる。また、規定のＩＲドロップを想定した場合には、配線幅を最小限とすることができる。図１７に示すように、同様のプレーン配置構成でセンスアンプにシェアードセンスアンプを用いた場合も、上記の効果は同様である。
なお、プレーン数が増加した場合であっても、チップを積層する場合のパッド部をチップ端に配置した場合に対する本発明の有利性は、図７に示すとおり、同様に確保できる。

プレーン数が４個で、各プレーンを二分割して８プレーンとする場合において、プレーン分割をプレーンの短辺中央線上で上下に行う場合はパッド部をチップ長辺中央線上に配置し、一方プレーン分割をプレーンの長辺中央線上で左右に行う場合はパッド部をチップ短辺中央線上に配置することで、各データ配線長を最短とする配置が可能となる。

実施例４は、プレーン数が４個で、各プレーンが二分割された場合において、パッド部をチップ長辺中央線上に配置した実施例である。実施例２及び実施例３との相違点は、データ出力配線にＰＢ貫通配線を使用した点である。プレーン数が４個で、各プレーンを二分割して８プレーンとする場合には、プレーンの分割方向により実施例２又は実施例３で、各データ配線長を最短とできる。しかし、チップ実装の都合上、プレーン分割をプレーンの短辺中央線上で上下に行い、且つパッド部をチップ短辺中央線上に配置せざるを得ない場合、又は、プレーン分割をプレーンの長辺中央線上で左右に行い、且つパッド部をチップ長辺中央線上に配置せざるを得ない場合も生じる。これらの場合ＰＢ貫通配線の併用により、各データ配線を最短とする配置が可能となる。

図１８は、実施例２と同様にプレーン数が４個で、各プレーンが上下に二分割された場合における、パッド部をチップ短辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。この場合、実施例２と異なり、チップ１８００の短辺中央線上に配置されたパッド部１８０５に対して、パッド部１８０５に接していないプレーン１８０１Ｕ、１８１１Ｕ, １８２１Ｌ及び１８３１Ｌから最短でパッド部にデータ出力配線を配置するには、ＰＢ貫通配線を併用することが必要となる。即ち、この配置の場合、プレーン１８０１Ｕ及び１８０１Ｌからのデータ配線１８０６をパッド部１８０５に対して最短距離で配線するには、チップ長辺中央線上に配置された周辺回路１８０４ｂに平行して配線することが必要である。しかし、この配置の場合には、プレーン１８０１Ｕからの配線と、プレーン１８０１Ｌからの配線は位置が重なるため、ＰＢ貫通配線を併用することで最短距離での配線が可能となる。但し、配線長は異なることからＣＲ遅延が生じるが、上述のように最短距離で配線できるため、最小限に抑制できる配線となる。各プレーンからのデータ出力配線１８１６、１８２６及び１８３６も同様にＰＢ貫通配線がなされる。チップ全体としては、各配線１８０６、１８１６、１８２６及び１８３６は、同一の配線長となるためＣＲ遅延を最小限に抑制できる。同様のプレーン及びパッド部配置構成でセンスアンプにシェアードセンスアンプを用いた場合図１９の様になるが、この場合もＰＢ貫通配線の併用が必要となるが、効果は同様である。

図１８のプレーン及びパッド配置とした場合の、電源配線が図２０であるが、この場合、チップ端に対して最短距離で電源線２００７を配線できるため、規定のＩＲドロップを想定した場合、電源線幅を最小とすることが可能となる。センサアンプにシェアードＳ／Ａを用いた場合図２１のようになるが、効果は同様である。また、積層を考慮した場合のパッケージ／コストの有利性が確保できるのは、図７と同様である。

プレーン数が４個で、各プレーンを二分割して８プレーンとする場合、上記図１８乃至図２１のように、プレーン分割をプレーンの短辺中央線上で上下に行い、且つ、パッド部もチップ短辺中央線上に配置する以外に、プレーン分割をプレーンの長辺中央線上で左右に行い、パッド部もチップ長辺中央線上に配置する場合が考えられる。かかる場合のデータ配線図及び電源配線図を、図２２乃至図２５に示す。この場合も、各データ配線長を最短とするためにはＰＢ貫通配線を併用する必要があるが、かかる実施により、チップ端に最短で配線でき、スキューの問題を解消し、且つ配線幅を最小とすることが可能となる。チップ配置の制約や、積層の都合上、かかる配置とせざるを得ない場合に有効となる。

更に、パッド部をチップ長辺中央線上又はチップ短辺中央線上に配置し、且つ、ＰＢ貫通配線を併用することで、今後の大容量化に柔軟に対応することが可能となる。実施例５は、プレーン数が４個で、各プレーンが上下左右に４分割され、パッド部をチップ長辺中央線上又はチップ短辺中央線上に配置した、本発明の一実施形態の係る不揮発性半導体記憶装置の実施例である。図２６は、プレーン数４で、各プレーンがＵｐｐｅｒＬｅｆｔＨａｌｆ、ＵｐｐｅｒＲｉｇｈｔＨａｌｆ、ＬｏｗｅｒＬｅｆｔＨａｌｆ及びＬｏｗｅｒＲｉｇｈｔＨａｌｆに四分割され、シングルエンドＳ／Ａを用い、パッド部をチップ長辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。チップ２６００の長辺中央線上に配置されたパッド部２６０５に対して、プレーン０からのデータ出力配線２６０６はＰＢ貫通配線とすることで、４分割されたプレーン２６０１ＵＬ、２６０１ＵＲ、２６０１ＬＬ及び２６０１ＬＲから最短でパッド部に配線できる。但し、プレーン２６０１ＵＬ及び２６０１ＬＬとプレーン２６０１ＵＲ及び２６０１ＬＲの配線長は異なるため、ＣＲ遅延が生じるが、最小限に抑制できる。このことは、他プレーンからの配線２６１６、２６２６及び２６３６についても同様である。しかし、各データ出力配線２６０６、２６１６、２６２６及び２６３６は同一配線長となるため、チップ全体ではＣＲ遅延を最小限とし、スキューの問題を抑制できる。同様のプレーン配置構成でセンスアンプにシェアードＳ／Ａを用いた場合図２７のようになるが、この場合もＰＢ貫通配線の併用が必要となるが、効果は同様である。電源配線についても、図２８、図２９に示すとおり、チップセンターのパッド部から最短でチップ端まで配線できることから、電源線幅を最小に抑制できる。図示はしないが、同様のプレーン構成で、パッド部をチップ短辺中央線上に配置した場合、センスアンプにシングルエンドＳ／Ａ、シェアードＳ／Ａのいずれを用いても、ＰＢ貫通配線とすることで、ＣＲ遅延を最小に抑制できるデータ出力配線及び電源線幅を最小とする電源配線とすることができる。

パッド部をチップ長辺中央線上又はチップ短辺中央線上に配置すれば、ＰＢ貫通配線と併用することにより、更なる大容量化の要求にも応えることが可能な不揮発性半導体記憶装置を提供することができる。実施例６は、プレーン数が大量に増加した場合における本発明の一実施形態に係る不揮発性半導体記憶装置の実施例である。図３０は、縦にＭ個、横にＮ個分割プレーンを配置した場合において、センスアンプにシングルエンドＳ／Ａを用い、パッド部をチップ長辺中央線上に配置した本発明の一実施形態に係るＮＡＮＤ型フラッシュメモリのチップ配置概略図である。チップ３０００の長辺中央線上の位置にパッド部３００５が配置され、パッド部の左右のプレーンからＭ×２本のＰＢ貫通配線としたデータ出力線３００６がパッド部３００５に対して配線される。この場合、各々のプレーンからの配線が必要となるため、１本の大きな配線３００６内での配線は、線長の相違するＮ／２本が配置されることとなる。しかし、チップ全体では、チップ端からパッド部へのＭ×２本の大きな配線３００６はチップ端から最短距離で配線でき、ＣＲ遅延によるスキューの発生を最小限に抑制可能である。また、電源線もパッド部からチップ端に最短で分配できるため、同じチップ配置であれば、パッド部をチップ長辺中央線上に配置することにより電源線幅を最小に抑制できる。

上記実施例は、縦にＭ個、横にＮ個分割プレーンを配置し、Ｍ≦Ｎの場合であるが、Ｍ≧Ｎの場合には、パッド部をチップ短辺中央線上の位置に配置することにより、同様の効果が得られる。この点で、従来のパッド部をチップ端に配置した場合に対してパッド部をチップ長辺中央線上又はチップ短辺中央線上に配置する優位性が顕著となる。なお、いずれの場合にもパッド部に水平の位置に配置されるセルの個数Ｎ又はＭは偶数個数が必要であるが、パッド部に直角となる方向のセルの個数ＭまたはＮは、奇数個数であっても良い。また、Ｍ＝Ｎの場合には、パッド部は、チップ長辺中央線上又はチップ短辺中央線上のいずれであっても良く、チップ実装スペースに合わせて配置できる。

更に、さまざまな機能に対応した回路を個別のチップで用意しておき目的に応じてこれらを組み合わせて積層するＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）において、本発明によるパッド部をチップ長辺中央線上又はチップ短辺中央線上に配置したベア・チップの前記パッド部を貫いてスルーホールを開口し、Ｃｕ等の導電体で充填し、表面にバンプ状の導電体を同時に乃至後から形成して、前記チップを接着用の樹脂等で積層して、前記樹脂からバンプ状に突出した電極部分を電気的に接続することで前記複数のチップを貫いて形成される電極（以下、貫通電極という。）を併用することにより、積層できるチップ枚数を増大させることが可能となり、大容量化と実装面積や取り付け高さを抑制することも可能となる。実施例７は、パッド部をチップ長辺中央線上又はチップ短辺中央線上に配置した、本発明の一実施形態に係る不揮発性半導体記憶装置を、貫通電極を使用して積層する場合の実施例である。なお、貫通電極は、チップの接続領域下部に対応した半導体基板を下面まで貫通する貫通孔が形成され、その内部が導電体で充填されたものといえ、複数のチップを積層したうえで、一括でスルーホールを形成し、Ｃｕ等の金属や導電性を有する半導体物質により充填して前記複数のチップを貫いて形成されても良い。

図３９は、パッド部をチップ端に配置したＮＡＤＮ型フラッシュメモリを、メモリをワイヤ・ボンディングを用いて積層した例である。基板又はリード上（図示せず）に、電極を直接接合するための突起状接続電極バンプ３９４３が設けられ、その上にインターポーザ３９０８、メモリチップ３９００が積層される。この場合、メモリチップ３９００とインターポーザ３９０８の接続にワイヤ・ボンディング３９４１を使用するため、配線が湾曲してチップ上面を越えることとなりメモリチップ間にスペーサ・チップ３９４０を挿入することが不可欠となる。これが積層できるチップ枚数を制限する要因となっていた。

図３１に示すとおり、本発明の一実施形態に係るパッド部をチップ長辺中央線上又はチップ短辺中央線上に配置した不揮発性半導体記憶装置であれば、貫通電極と併用して積層パッケージすることで、チップ３１００中央部のパッド部３１０５に貫通電極３１４２を設置することが可能となり、このチップを積層パッケージすれば、スペーサ・チップは不要となる。即ち、基板又はリード上（図示せず）に、電極を直接接合するための突起状接続電極バンプ３１４３が設けられ、その上にインターポーザ３１０８、メモリチップ３１００が積層されるが、貫通電極３１４２を用いることによりスペーサ・チップが不要になる。パッケージの取り付け高さ１ｍｍを想定した場合、ＮＡＮＤ型フラッシュメモリの高さが７０μｍ、スペース・チップの高さが７０μｍであるため、インターポーザの高さ０．５ｍｍを考慮すると、従来のワイヤ・ボンディングを使用した場合には、フラッシュメモリ４個を積層可能である（ＮＡＮＤ型フラッシュメモリ７０μｍ×４個+スペース・チップ７０μｍ×３個＝０．４９ｍｍ）。一方、本発明によるパッド部配置と貫通電極を併用した場合には、同一の取り付け高さに約２倍の容量のメモリが封止可能となる（ＮＡＮＤ型フラッシュメモリ７０μｍ×８個＝０．５６ｍｍ）。

また、従来のワイヤ・ボンディングを使用した場合には、積層される各ＮＡＮＤ型フラッシュメモリからのパッケージ内配線引き回しが複雑となり、インターポーザの厚さが０．５ｍｍ弱必要となる。一方、本発明による不揮発性半導体記憶装置と貫通電極を併用した場合、チップ同士を直接繋ぐことが可能となり、パッケージ内の回線引き回しを簡素化できるため、インターポーザの厚さを０．１５ｍｍ乃至0.２ｍｍまで薄くすることが可能となる。従って、上記のスペース・チップが不要であることと相俟って、同一のパッケージの取り付け高さを想定した場合、２倍以上の容量のメモリが封止可能となる。更に、インターポーザにワイヤ・ボンディングのスペースが不要であるため、インターポーザの面積を、積層されるＮＡＮＤ型フラッシュメモリの面積と同一にすることが可能となり、実装面積の縮小化も可能となる。

は、本発明の一実施形態に係る不揮発性半導体記憶装置のデータ配線を示す平面図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置のブロック内構成図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置のブロック内構成の断面図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置でプレーン両側センスアンプ方式を採用した場合のデータ配線を示す平面図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置の電源配線を示す平面図である。 は、本発明の一実施形態に係る不揮発性半導体記憶装置のチップ積層三面図である。 は、本発明の実施例１に係る不揮発性半導体記憶装置のデータ配線を示す平面図である。 は、本発明の実施例１に係る不揮発性半導体記憶装置のデータ配線を示す平面図である。 は、本発明の実施例２に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例２に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例２に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例２に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードエンドＳ／Ａ使用の場合）。 は、本発明の実施例３に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例３に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例３に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例３に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例４に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例５に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例５に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例５に係る不揮発性半導体記憶装置の電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、本発明の実施例５に係る不揮発性半導体記憶装置のデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、本発明の実施例６に係る不揮発性半導体記憶装置のデータ配線を示す平面図である。 は、本発明の実施例７に係る不揮発性半導体記憶装置のチップ積層断面図。 は、パッド部をチップ端に配置した場合におけるコア迂回配線によるデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、パッド部をチップ端に配置した場合におけるＰＢ貫通配線によるデータ配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、パッド部をチップ端に配置した場合における電源配線を示す平面図である（シングルエンドＳ／Ａ使用の場合）。 は、パッド部をチップ端に配置した場合におけるチップ積層三面図である。 は、パッド部をチップ端に配置した場合におけるコア迂回配線によるデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、パッド部をチップ端に配置した場合におけるコア迂回配線によるデータ配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、パッド部をチップ端に配置した場合における電源配線を示す平面図である（シェアードＳ／Ａ使用の場合）。 は、ワイヤ・ボンディングによるチップ積層断面図である。 は、パッド部をチップ端に配置した場合でプレーン両側センスアンプ方式を採用した場合のデータ配線を示す平面図である。

符号の説明

メモリチップ：１００、２００、３００、４００、５００、６００、７００、７００ａ、７００ｂ、８００、９００、１０００、２０００、３０００、４０００
プレーン：０１、０１Ｕ、０１Ｌ、０１Ｒ、０１ＵＬ、０１ＵＲ、０１ＬＬ、０１ＬＲ、０１（０、０）乃至０１（ｍ−１、ｎ−１）、１１、１１Ｕ、１１Ｌ、１１Ｒ、１１ＵＬ、１１ＵＲ、１１ＬＬ、１１ＬＲ、２１、２１Ｕ、２１Ｌ、２１Ｒ、２１ＵＬ、２１ＵＲ、２１ＬＬ、２１ＬＲ、３１、３１Ｕ、３１Ｌ、３１Ｒ、３１ＵＬ、３１ＵＲ、３１ＬＬ、３１ＬＲ
センスアンプ：２、２a、２ｂ、２Ｕ、２Ｌ、２Ｒ、１２、１２a、１２ｂ、
１２Ｕ、１２Ｌ、１２Ｒ、２２、２２Ｕ、２２Ｌ、２２Ｒ、３２、３２Ｕ、３２Ｌ、３２Ｒ、５２
ロウデコーダ：３、３Ｕ、３Ｌ、３Ｒ、１３、１３Ｕ、１３Ｌ、１３Ｒ、２３、２３Ｕ、２３Ｌ、２３Ｒ、３３、３３Ｕ、３３Ｌ、３３Ｒ、５３
周辺回路：４、４ａ、４ｂ
パッド部：５、５ａ、５ｂ
データ出力線：６、６Ｌ、６Ｒ、１６、１６Ｌ、１６Ｒ、２６、２６Ｌ、
２６Ｒ、３６、３６Ｌ、３６Ｒ
電源線：７、１７、２７、３７
インターポーザ：８
基板：９
スペース・チップ：４０
ワイヤ・ボンディング：４１
貫通電極：４２
バンプ：４３
不揮発性半導体記憶装置：５０
メモリセルアレイ：５１
ソース線制御回路：５４
Ｐウェル制御回路：５５
データ入出力バッファ：５６
コマンド・インターフェイス：５７
ステートマシン：５８
カラム制御回路：５９
選択回路：６０
外部Ｉ/ＯＰａｄ：６１
ｎ型シリコン基板：７０
ｐ型ウェル：７１
ドレイン拡散層：７３、７３ａ、７３ｂ
浮遊ゲート：７４
制御ゲート：７５
層間絶縁膜：７６
共通ソース線：７７

Claims (7)

1. 半導体基板に形成された電気的に書き換え可能な複数のメモリセルを複数有し、マトリクス状に配置されたｎ（ｎ≧2）個のメモリセルアレイを備える不揮発性半導体記憶装置であって、
   前記ｎ個のメモリセルアレイが接続される複数のパッドを有するパッド部は、前記ｎ個のメモリセルアレイのうち、少なくとも２つのメモリセルアレイの間に配置される不揮発性半導体記憶装置。
2. 前記半導体基板は、長方形であり、
   前記パッド部は、概略前記基板の２つの長辺の中間点を結ぶ線上に配置される請求項１に記載の不揮発性半導体記憶装置。
3. 前記半導体基板は、長方形であり、
   前記パッド部は、概略前記基板の２つの短辺の中間点を結ぶ線上に配置される請求項１に記載の不揮発性半導体記憶装置。
4. 前記ｎ個のメモリセルアレイが接続されるパッドは、前記ｎ個のメモリセルアレイのうち、４つのメモリセルアレイの間に配置される請求項１に記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、前記複数のメモリセルが直列に接続されたメモリセルユニットを複数有する請求項１に記載の不揮発性半導体記憶装置。
6. 前記不揮発性半導体記憶装置は、前記パッド部を挟んで両側に、前記パッド部から順に周辺回路、ロウデコーダ、前記メモリセルアレイが配置される請求項１記載の不揮発性半導体記憶装置。
7. 長方形の半導体基板上に形成された電気的に書き換え可能な複数のメモリセルを複数有し、マトリクス状に配置されたｎ（ｎ≧2）個のメモリセルアレイを備えたチップであって、前記ｎ個のメモリセルアレイが接続される複数のパッドを有するパッド部が、前記ｎ個のメモリセルアレイのうち、少なくとも２つのメモリセルアレイの間であって、且つ、概略前記基板の２つの長辺の中間点を結ぶ線上又は概略前記基板の２つの短辺の中間点を結ぶ線上に配置され、互いに積層された複数のチップを有し、
   前記複数のチップは、前記パッド部を貫いて概略同軸上に重なったスルーホールを有し、導電性物質により前記スルーホールを充填した電極を有することを特徴とする不揮発性半導体記憶装置。
   

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