JP4843336B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明の第1の実施形態に係る不揮発性半導体記憶装置として、NAND型フラッシュメモリの例を図5及び図6に示す。図5は、シングルサイデッドセンスアンプを使用したNAND型フラッシュメモリの半導体チップ上の物理的な配置図(フロアプラン)である。図6は、シェアードセンスアンプを使用したNAND型フラッシュメモリの半導体チップ上のフロアプランである。
なお、図6に示すシェアードセンスアンプを用いても、半導体チップ100の端部にパッドを配置した場合におけるページバッファブロックからパッドまでのデータ線長に関する問題は、図5に示すシングルサイデッドセンスアンプを用いた場合と異ならない。
本発明の第2の実施形態に係る不揮発性半導体記憶装置のフロアプランを図8乃至図10に示す。図8は、図5と同様にシングルサイデッドセンスアンプを使用したNAND型フラッシュメモリの半導体チップ上の物理的な配置(フロアプラン)図である。
本発明の第3の実施形態に係る不揮発性半導体記憶装置のフロアプランを図11及び図12に示す。図11は、シングルサイデッドセンスアンプを使用したNAND型フラッシュメモリの半導体チップ上の物理的な配置(フロアプラン)図である。図12は、シェアードセンスアンプを使用したNAND型フラッシュメモリの半導体チップ上の物理的な配置(フロアプラン)図である。
次に、本発明の第4の実施形態について説明する。本発明の第4の実施形態は、上記第1乃至第3の実施形態とは異なり、半導体チップを積層して多層構造とするものである。
2 ロウデコーダ
3 センスアンプ回路
4 カラムデコーダ
5a ロウアドレスレジスタ
5b カラムアドレスレジスタ
6 ロジックコントローラ
7 シーケンスコントローラ
8 高電圧発生回路
9 I/O回路
100 半導体チップ
110 インターポーザ
120 貫通電極
500、501、502、503 プレーン
520 ロウデコーダ
530 周辺回路
540 パッド
550、551、552、553 ページバッファブロック
560、561、562、563 データ線
870 センスアンプ及びマルチプレクサ回路
BL ビット線
WL ワード線
Claims (5)
- 電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイと、
前記メモリセルアレイに対応して配置され、前記メモリセルアレイのページ単位で読み出しデータ又は書き込みデータを一時的に保持するページバッファと前記読み出しデータをセンスする第1のセンスアンプとを含むページバッファブロックと、
前記ページバッファブロックからの出力データをセンスする第2センスアンプと、
マルチプレクサ回路と、
前記ページバッファブロックから前記読み出しデータを出力するためのデータ線と、
I/O回路を含む周辺回路と
を備え、
前記ページバッファブロックは複数配置されて、
前記第2センスアンプ及び前記マルチプレクサ回路は複数の前記ページバッファブロックそれぞれからの距離が等距離となるように配置され、
前記各ページバッファブロックからそれぞれ前記第2センスアンプ及び前記マルチプレクサ回路に対して前記データ線を配線し、
前記第2センスアンプ及び前記マルチプレクサ回路で前記読み出しデータを集約すること
を特徴とする不揮発性半導体記憶装置。 - 互いに積層される複数のチップと、
前記チップに貫通形成された貫通電極と、
複数の前記チップのうち一つのチップを選択する手段と
を備え、
各チップ上にそれぞれ複数の前記メモリセルアレイが配置されること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 半導体基板の第1領域に形成され、電気的にデータの書き換えが可能であり、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第1メモリセルアレイと、
前記半導体基板の前記第1領域とは異なる第2領域に形成され、電気的にデータの書き換えが可能であり、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有し、前記第1メモリセルアレイと共に第1方向に沿って配置された第2メモリセルアレイと、
前記半導体基板の前記第1領域と前記第1方向に直交する第2方向に沿って隣接する第3領域に形成され、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第3メモリセルアレイと、
前記半導体基板の前記第2領域と前記第2方向に沿って隣接し、前記第3領域と前記第1方向に沿って隣接する第4領域に形成され、互いに直列に接続された複数の不揮発性メモリセルを各々含む複数のブロックを有する第4メモリセルアレイと、
前記第1方向に沿って前記第1領域に配置され、前記第1メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第1ページバッファと前記読み出しデータをセンスする第1センスアンプとを含む第1ページバッファブロックと、
前記第1方向に沿って前記第2領域に配置され、前記第2メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第2ページバッファと前記読み出しデータをセンスする第2センスアンプとを含む第2ページバッファブロックと、
前記第1方向に沿って前記第3領域に配置され、前記第3メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第3ページバッファと前記読み出しデータをセンスする第3センスアンプとを含む第3ページバッファブロックと、
前記第1方向に沿って前記第4領域に配置され、前記第4メモリセルアレイのページ単位で読み出し又は書き込みデータを一時的に保持する第4ページバッファと前記読み出しデータをセンスする第4センスアンプとを含む第4ページバッファブロックと、
I/O回路を含む周辺回路と、
前記第2方向に沿って前記半導体基板の端部に配置された複数のパッドを含み、前記第1メモリセルアレイ、前記第2メモリセルアレイ、前記第3メモリセルアレイ、及び前記第4メモリセルアレイへのデータを入力し、前記第1メモリセルアレイ、前記第2メモリセルアレイ、前記第3メモリセルアレイ、及び前記第4メモリセルアレイからのデータを出力するパッド部と、
前記第1方向に沿って前記第1ページバッファブロック内に配置され、前記第1メモリセルアレイからのデータを前記パッド部に伝達する第1データ線と、
前記第1方向に沿って前記第2ページバッファブロック内に配置され、前記第1ページバッファブロック内を貫通する、前記第2メモリセルアレイからのデータを前記パッド部に伝達する第2データ線と、
前記第1方向に沿って前記第3ページバッファブロック内に配置され、前記第3メモリセルアレイからのデータを前記パッド部に伝達する第3データ線と、
前記第1方向に沿って前記第4ページバッファブロック内に配置され、前記第3ページバッファブロック内を貫通する、前記第4メモリセルアレイからのデータを前記パッド部に伝達する第4データ線と、
を具備する不揮発性半導体記憶装置。 - 前記第1ページバッファブロック内において、前記第1データ線と前記第2データ線とは、絶縁膜を介して異なる電極層に配線され、
前記第3ページバッファブロック内において、前記第3データ線と前記第4データ線とは、絶縁膜を介して異なる電極層に配線されることを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記第1センスアンプは、第1シェアードセンスアンプを含み、
前記第2センスアンプは、第2シェアードセンスアンプを含み、
前記第3センスアンプは、前記第1シェアードセンスアンプを含み、
前記第4センスアンプは、前記第2シェアードセンスアンプを含むことを特徴とする請求項3に記載の不揮発性半導体記憶装置。
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