CN111725216B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供了一种实现存储单元的高密度布置的半导体存储装置。半导体存储装置包括：层叠在衬底上的第一导电层；第二导电层，层叠在衬底上并沿一个方向与第一导电层分开；第三导电层，层叠在衬底上并与第一和第二导电层电连接；第一绝缘层，布置成在所述方向上夹住第一导电层；第二绝缘层，布置成在所述方向上夹住第二导电层；狭缝区域，其将第三导电层夹在中间；和布置在第一和第二绝缘层上的存储柱。狭缝区域布置在第一绝缘层中的一个的端部和第二绝缘层中的一个的端部之间。

Description

半导体存储装置
相关申请的交叉引用
本申请基于并要求2019年3月20日提交的日本专利申请No.2019-052475的优先权，其通过引用全文并入本申请。
技术领域
本文记载的实施方式大体涉及一种半导体存储装置。
背景技术
提供一种存储单元三维排列的半导体存储装置。
发明内容
实施方式提供了一种实现存储单元的高密度布置的半导体存储装置。
总的来说，根据一个实施方式，提供了一种半导体存储装置。所述半导体存储装置包括：多个第一导电层，沿第一方向层叠在衬底上并沿与所述第一方向相交的第二方向延伸；多个第二导电层，沿所述第一方向层叠在衬底上并沿所述第二方向延伸，所述第二导电层沿与所述第二方向相交的第三方向与所述多个第一导电层分隔开；多个第三导电层，沿所述第一方向层叠在衬底上并且电连接到所述第一导电层和第二导电层；第一绝缘层和第二绝缘层，在所述第一方向和第二方向上延伸并沿着所述第三方向布置成夹住所述第一导电层；第三绝缘层和第四绝缘层，在所述第一方向和第二方向上延伸并沿着所述第三方向布置成夹住所述第二导电层；第一绝缘区域和第二绝缘区域，在所述第一方向上延伸并夹着所述第三导电层；和多个柱，布置在所述第一绝缘层、所述第二绝缘层、所述第三绝缘层和所述第四绝缘层上，并且沿所述第一方向延伸。
所述第一绝缘区域设置在所述第一绝缘层的端部和所述第三绝缘层的端部之间。所述第二绝缘区域设置在所述第二绝缘层的端部和所述第四绝缘层的端部之间。
附图说明
图1是示出根据实施方式的半导体存储装置的电路结构的框图；
图2是实施方式中存储单元阵列中的块的电路图；
图3示出了根据实施方式的半导体存储装置的布局的概要；
图4是示出实施方式中的存储器阵列区和联结(hook up)区的一部分的平面图；
图5是实施方式中沿Y方向截取的块的横截面图；
图6是实施方式中沿X方向截取的块的横截面图；
图7是实施方式中沿XY平面截取的存储柱的横截面图；
图8是实施方式中沿YZ平面截取的存储柱的横截面图；
图9是实施方式中的存储柱的等效电路图；
图10是根据第一实施方式的第一示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图11是根据第一实施方式的第二示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图12是根据第一实施方式的第三示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图13是根据第二实施方式的第一示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图14是根据第二实施方式的第二示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图15是根据第二实施方式的第三示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；
图16是根据第三实施方式的第一示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图；和
图17是根据第三实施方式的第二示例中的存储沟槽、存储柱、字线和狭缝区域的平面布局图。
具体实施方式
在下文中，将参考附图描述实施方式。在以下描述中，具有相同功能和配置的组件由相同的附图标记表示。下面将描述的实施方式记载了体现实施方式的技术思想的装置和方法，并没有将部件的材料、形状、结构、布置等指定为如下文那样。
每个功能块可以通过硬件和计算机软件之一或其组合来实现。如下文示例描述的那样，不必分离每个功能块。例如，一些功能可以由与示例性功能块不同的其他功能块实现。示例性功能块可以进一步划分为更小的功能子块。这里，将三维层叠的NAND闪速存储器描述为半导体存储装置的示例，在该存储器中存储单元晶体管层叠在半导体衬底上方。在本发明的实施方式中，存储单元晶体管可以被称为存储单元。
1.第一实施方式
下面将描述根据第一实施方式的半导体存储装置。
1.1.半导体存储装置的电路块构造
首先，将描述根据第一实施方式的半导体存储装置的电路块构造。根据第一实施方式的半导体存储装置是能够以非易失性方式储存数据的NAND闪速存储装置。
图1是示出根据第一实施方式的半导体存储装置的电路结构的框图。半导体存储装置1包括存储单元阵列10、行解码器11、驱动器12、读出放大器13、地址寄存器14、命令寄存器15、输入输出电路16、和定序器17。例如，外部设备(如主机设备或控制器，未示出)经由NAND总线从外部连接至半导体存储装置1。
1.1.1.块的构造
存储单元阵列10包括多个块，例如BLK0、BLK1、BLK2......和BLKn(n是大于等于0的整数)。多个块BLK0至BLKn中的每一个包括与行和列相对应的多个存储单元晶体管。每个存储单元晶体管可以以非易失性方式存储数据，并且可以电重写数据。为了控制施加到存储单元晶体管的电压，在存储单元阵列10中设置多个字线、多个位线和源极线。在下文中，块BLK0至BLKn可以统称为块BLK。下面将描述存储单元阵列10和块BLK的细节。
行解码器11从地址寄存器14接收行地址并解码行地址。行解码器11基于对行地址进行解码的结果选择块BLK中的一个并在所选择的块BLK中选择字线。行解码器11将写入操作、读取操作和擦除操作所需的多个电压传送到存储单元阵列10。
驱动器12经由行解码器11将多个电压提供给所选择的块BLK。
当读取数据时，读出放大器13检测并放大从存储单元晶体管读取到位线的数据。当写入数据时，读出放大器13将写入的数据DAT传送到位线。
地址寄存器14储存例如从外部设备接收的地址ADD。地址ADD包括指定要操作的块BLK的块地址、和指定要在指定的块中操作的字线的页地址。命令寄存器15存储从外部设备接收的命令CMD。命令CMD例如包括指示定序器17执行写入操作的写命令、和指示定序器17执行读取操作的读命令。
输入输出电路16经由多条输入输出线(DQ线)连接到外部设备上。输入输出电路16从外部设备接收命令CMD和地址ADD。输入输出电路16将接收到的命令CMD发送到命令寄存器15，并将接收到的地址ADD发送到地址寄存器14。输入输出电路16向外部设备发送数据DAT并从外部设备接收数据DAT。
定序器17从外部设备接收控制信号CNT。控制信号CNT包括芯片使能(enable)信号CEn、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、和读取使能信号REn等。这里，附加到信号名称的“n”表示该信号是低电平有效(low active)的。
定序器17基于储存在命令寄存器15中的命令CMD以及控制信号CNT来控制半导体存储装置1的操作。具体地，基于从命令寄存器15接收的写命令，定序器17控制行解码器11、驱动器12和读出放大器13，从而在由地址ADD指定的多个存储单元晶体管中写入数据。基于从命令寄存器15接收到的读取命令，定序器17控制行解码器11、驱动器12和读出放大器13，以从由地址ADD指定的多个存储单元晶体管读取数据。
1.1.2.存储单元阵列10的电路构成
接下来，将描述存储单元阵列10的电路结构。如上所述，存储单元阵列10包括多个块BLK0至BLKn。这里，描述一个块BLK的电路结构。应注意，其他块的电路结构也是相同的。
图2是存储单元阵列10中的一个块BLK的电路图。块BLK包括多个串单元(stringunit)。这里，将块BLK包括串单元SU0、SU1、SU2...和SU7的情形作为示例进行描述。例如，串单元SU0至SU7中的每一个对应于作为写入单元的一页。图2示出了串单元SU0至SU3。可以根据需要设置块BLK中的串单元的数量。在下文中，串单元SU0至SU7可以统称为串单元U。
串单元SU0至SU7包括偶数编号的串单元SU0、SU2、SU4和SU6，以及奇数编号的串单元SU1、SU3、SU5和SU7。在下文中，偶数编号的串单元SU0、SU2、SU4和SU6可以统称为SUe，奇数编号的串单元SU1、SU3、SU5和SU7可以统称为SUo。
偶数编号的串单元SUe包括多个NAND串NSe。奇数编号的串单元SUo包括多个NAND串NSo。没有区分NAND串NSe和NAND串NSo而统称的情况下，可以统称为NAND串NS。
NAND串NS例如包括八个存储单元晶体管MT0、MT1、MT2......和MT7以及选择晶体管T1和ST2。这里，NAND串NS包括八个存储单元晶体管的情况作为示例示出。然而，可以根据需要设置NAND串NS中存储单元晶体管的数量。
存储单元晶体管MT0至MT7中的每一个包括控制栅极和电荷存储层，并以非易失性方式存储数据。存储单元晶体管MT0至MT7串联连接在选择晶体管T1的源极和选择晶体管T2的漏极之间。存储单元晶体管MT可以是使用绝缘膜作为电荷存储层的金属氧化物氮化物氧化物硅(MONOS)类型，并且可以是使用导电层作为电荷存储层的浮动栅(FG)类型。在下文中，存储单元晶体管MT0至MT7可以被统称为存储单元晶体管MT。
串单元SU0至SU7中的选择晶体管T1的栅极分别连接到选择栅极线SGD0、SGD1、SGD2...和SGD7。选择栅极线SGD0至SGD7中的每个由行解码器11独立控制。
偶数编号的串单元SU0、SU2...和SU6中的每一个中的选择晶体管T2的栅极例如连接到选择栅极线SGSe。奇数编号的串单元SU1、SU3…和SU7中的每一个中的选择晶体管ST2的栅极例如连接到选择栅极线SGSo。譬如，选择栅极线SGSe和SGSo可以连接成一个配线或单独的配线。
同一块BLK中的串单元SUe中的存储单元晶体管MT0至MT7的控制栅极分别连接至字线WLe0、WLe1、WLe2…和WLe7。另一方面，串单元SUo中的存储单元晶体管MT0至MT7的控制栅极分别连接至字线WLo0、WLo1、WLo2…和WLo7。字线WLe0至WLe7中的每一个以及字线WLo0至WLo7中的每一个由行解码器11独立地控制。
块BLK例如是数据的擦除单位。换言之，储存在相同块BLK中的存储单元晶体管MT中的数据被一起擦除。可以以串单元SU为单位擦除数据，或者可以以小于串单元SU的单位擦除数据。
存储单元阵列10的同一列中的NAND串NS的选择晶体管ST1的漏极分别连接至位线BL0至BL(m-1)，其中m是大于等于1的自然数。也就是说，位线BL0至BL(m-1)共同连接多个串单元SU中的NAND串NS。多个选择晶体管ST2的源极连接到源极线SL。
也就是说，串单元SU包括多个NAND串NS。多个NAND串NS连接至不同的位线BL并连接至相同的选择栅极线SGD。块BLK包括共享字线WLe的多个串单元Sue、和共享字线WLo的多个串单元SUo。存储单元阵列10包括共享位线BL的多个块BLK。
在存储单元阵列10中，选择栅极线SGS、字线WL和选择栅极线SGD顺序层叠在半导体衬底上方，从而形成选择晶体管ST2、存储单元晶体管MT和选择晶体管ST1三维层叠的存储单元阵列10。
存储单元阵列10可以具有其他配置。也就是说，例如在2009年3月19日提交的名称为“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”(三维层叠的非易失性半导体存储器)的美国专利申请12/407,403中描述了存储单元阵列10的构造。此外，在以下申请中也描述了该构造：2010年3月18日提交的名称为“THREE DIMENSIONAL STACKEDNONVOLATILE SEMICONDUCTOR MEMORY”(三维层叠的非易失性半导体存储器)的美国专利申请12/406,524；2010年3月25日提交的名称为“NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE AND METHOD OF MANUFACTURING THE SAME”(非易失性半导体存储装置及其制造方法)的美国专利申请12/679,991；和2009年3月23日提交的名称为“SEMICONDUCTOR MEMORYAND METHOD FOR MANUFACTURING SAME”(半导体存储器及其制造方法)的美国专利申请12/532,030。这些专利申请的全部内容通过引用并入本申请。
1.2.半导体存储装置的布局和结构
接下来，将描述根据第一实施方式的半导体存储装置的布局和结构。
1.2.1.半导体存储装置的整体布局
图3示出了根据第一实施方式的半导体存储装置的布局。在包括图3的随后附图中，平行于半导体衬底表面并且彼此正交的两个方向被分别设定为X方向和Y方向，将与包括X方向和Y方向的平面(XY平面)正交的方向设定为Z方向(层叠方向)。
半导体存储装置1包括存储器阵列区100和联结区200e和200o。联结区200e和200o沿X方向布置在存储器阵列区100的两端，以将存储器阵列区100沿X方向夹在中间。也就是说，联结区200e在X方向上布置在存储器阵列区100的一端，联结区200o在X方向上布置在存储器阵列区100的另一端。
存储器阵列区100包括多个块BLK，这里仅示出块BLK0至BLK3。块BLK0至BLK3在Y方向上按顺序排列。
1.2.1.1.存储器阵列区和联结区的布局
接下来，将描述在半导体存储装置1中设置的存储器阵列区100、联结区200e和200o的一部分。
图4示出了图3中的块BLK的概要，并且示出了存储器阵列区100和联结区200e和200o的一部分。在图4中，为了描述布局的概要，省略了存储器阵列区100中设置的狭缝区域，并且以直线状形状简单示出了存储沟槽MST和选择栅极线SGD(或字线WL)的布局。后文将参考图10描述其详细布局。
如图4所示，设置了存储器阵列区100，并且联结区200e和200o分别设置在存储器阵列区100的一端和存储器阵列区100的另一端。在图4中，字线WLe0至WLe7中的字线WLe7和字线WLo0至WLo7中的字线WLo7分别作为示例被示出。
如上所述，块BLK包括串单元SU0至SU7。串联元SU0、SU2、SU4和SU6即串单元Sue的选择栅极线SGD0、SGD2、SGD4和SGD6、以及字线WLe7在联结区200e中被引出。接触插塞CP1e分别将选择栅极线SGD0、SGD2、SGD4和SGD6连接到上层配线(未示出)。字线WLe7设置在选择栅极线SGD0、SGD2、SGD4和SGD6下方。
串联元SU1、SU3、SU5和SU7，即串单元SUo，的选择栅极线SGD1、SGD3、SGD5和SGD7、以及字线WLo7在联结区200o中被引出。接触插塞CP1o分别将选择栅极线SGD1、SGD3、SGD5和SGD7连接至上层配线(未示出)。字线WLo7设置在选择栅极线SGD1、SGD3、SGD5和SGD7下方。
块BLK包括多个存储沟槽MST、多个存储柱MP、多个选择栅极线SGD和多个字线WL(未示出)。多个存储沟槽MST在Y方向上以预定间隔布置。存储沟槽MST为绝缘区域，并且例如包括氧化硅层。
多个存储柱MP沿X方向以预定间隔设置在存储沟槽MST上。在Y方向上相邻的三个存储沟槽MST分别被设置为第一存储沟槽、第二存储沟槽和第三存储沟槽。将设置在第一存储沟槽上的存储柱MP设定为第一存储柱MP，将设置在第二存储沟槽上的存储柱MP设定为第二存储柱MP，将设置在第三存储沟槽上的存储柱MP设定为第三存储柱MP。第一存储柱MP和第三存储柱MP在Y方向上设置在相同的位置。第二存储柱MP在Y方向上位于第一存储柱MP和第三存储柱MP之间，并且在X方向上位于与第一存储柱MP和第三存储柱MP不同的位置处。换句话说，多个存储柱MP在X方向和Y方向上以交错的方式布置在存储沟槽MST上。
导电层20设置在相邻的存储沟槽MST之间。导电层20包括后文将描述的导电层20-0至20-15。导电层20通过联结区200e或200o连接，并且与选择栅极线SGD相对应。字线WLe7和WLo7设置在选择栅极线SGD下方。
联结区200e、200o在存储沟槽MST上设有狭缝区域STH1。狭缝区域STH1交替地布置在沿Y方向设置的存储沟槽MST上。狭缝区域STH1是下面将描述的在导电层(字线和选择栅极线)的替换步骤中使用的孔中埋入绝缘材料的区域。狭缝区域STH1是绝缘层，并且例如包括氧化硅层。
狭缝区域STH2设置在联结区200e和200o中的存储沟槽MST和导电层20上。狭缝区域STH2在Y方向上以交错的方式布置。狭缝区域STH2是下面将描述的在导电层替换步骤中使用的孔中埋入绝缘材料的区域，并且是每隔一个导电层20与选择栅极线SGDe和SGDo绝缘并分离的区域。例如，在替换步骤中，去除存在于将作为字线WL和选择栅极线SGD的区域中的牺牲层(如绝缘层)，并且用导电层替换去除的区域。狭缝区域STH2为绝缘层，并且例如包括氧化硅层。
联结区200e和200o设有接触插塞，其分别连接至多个层叠的字线。但这里省略了接触插塞。
1.2.1.2.存储单元阵列的横截面结构
接下来，将描述存储单元阵列10中的块BLK的横截面结构。图5是块BLK沿Y方向的横截面图。省略了导电层之间的绝缘层、以及导电层上的绝缘层。
如图5所示，导电层22设置在半导体衬底(例如p型阱区)23上方。导电层22起到选择栅极线SGSe和SGSo的作用。八个导电层21沿Z方向层叠在导电层22上方。导电层21中的每一个包括导电层21-0至21-15，并且起到字线WLe0至WLe7或WLo0至WLo7的作用。
导电层20设置在导电层21上方。导电层20包括导电层20-0至20-15，并起到选择栅极线SGD0至SGD7的作用。
存储沟槽MST和存储柱MP在Y方向上交替布置，以从导电层20到达半导体衬底23。如上所述，存储沟槽MST为绝缘层。可以在存储沟槽MST中设置用于向布置在半导体衬底23中的区域施加电压的接触插塞。例如，可以设置用于将选择晶体管T2的源极连接到上层配线(未示出)的接触插塞。
导电层22横跨存储沟槽MST或存储柱MP布置，并且交替地起到选择栅极线SGSe或SGSo的作用。类似地，导电层21横跨存储沟槽MST或存储柱MP布置，并且交替地用作字线WLe或WLo。
存储沟槽MST也沿着Y方向布置在相邻块BLK之间。可以在存储沟槽MST中设置用于将电压施加到布置在半导体衬底23中的区域的接触插塞。
接触插塞24设置在存储柱MP上。导电层25沿Y方向设置在接触插塞24上。导电层25起到位线BL的作用。
下面将描述沿X方向截取的块BLK的横截面。
图6为沿X方向截取的块BLK的横截面图，并且作为示例示出了沿着图4中的选择栅极线SGD0并且穿过存储柱MP的区域的截面结构。省略了导电层之间的绝缘层、以及导电层上的绝缘层。
如图5所示，导电层22、21和20依次设置在半导体衬底23上方。存储器阵列区100如参考图5所述。
如图6所示，在联结区200e中，导电层20至22例如以阶梯方式被引出。也就是说，在联合区200e中，当在XY平面中观察时，导电层20至22中的每一个具有不与上导电层重叠的平台部分。接触插塞26设置在平台部分上。接触插塞26连接至导电层27。例如，接触插塞26和导电层27包含诸如钨(W)的金属。
起到偶数编号的选择栅极线SGD0、SGD2、SGD4和SGD6、偶数编号的字线WLe以及偶数编号的选择栅极线SGSe的作用的导电层20至22通过多个导电层27分别电连接至行解码器11。
另一方面，在联结区200o中，导电层20至22类似地以阶梯方式被引出。也就是说，在联合区200o中，当在XY平面中观察时，导电层20至22中的每一个具有不与上导电层重叠的平台部分。接触插塞28设置在平台部分上。接触插塞28连接至导电层29。例如，接触插塞28和导电层29包含诸如钨(W)的金属。
起到奇数编号的选择栅极线SGD1、SGD3、SGD5和SGD7、奇数编号的字线WLo以及奇数编号的选择栅极线SGSo的作用的导电层20至22通过多个导电层29分别电连接至行解码器11。
1.2.1.3.存储柱MP的横截面结构
接下来，将描述存储柱MP和存储单元晶体管MT的结构和等效电路。图7是沿XY平面截取的存储柱MP的横截面图。图8是沿YZ平面截取的存储柱MP的横截面图。图7和图8均特别示出了设置有两个存储单元晶体管MT的区域。
如图7和8所示，存储柱MP包括绝缘层30、半导体层31和绝缘层32至34。字线WLe或WLo包括导电层21。
绝缘层30、半导体层31、以及绝缘层32至34中的每一个沿Z方向延伸。绝缘层30例如为氧化硅层。半导体层31包围绝缘层30的侧表面。半导体层31起到其中形成有存储单元晶体管MT的沟道的区域的作用。半导体层31例如是多晶硅层。
绝缘层32包围半导体层31的侧表面。绝缘层32用作存储单元晶体管MT的栅极绝缘膜。绝缘层32例如包括氧化硅层和氮化硅层的层叠结构。绝缘层33包围绝缘层32的侧表面。绝缘层33起到存储单元晶体管MT的电荷存储层的作用。绝缘层33例如是氮化硅层。绝缘层34包围绝缘层33的侧表面。绝缘层34用作存储单元晶体管MT的阻挡绝缘膜。绝缘层34例如是氧化硅层。例如，在除存储柱MP之外的存储沟槽MST中，埋入了例如为氧化硅层的绝缘层。
利用上述构造，在每个导电层21中，两个存储单元晶体管MT沿Y方向设置在一个存储柱MP中。选择晶体管ST1和ST2具有相同的结构。
下面将描述存储柱MP的等效电路。图9是存储柱MP的等效电路图。如图所示，在一个存储柱MP中形成两个NAND串NSe、NSo。也就是说，在一个存储柱MP中设置的两个选择晶体管ST1分别连接至不同的选择栅极线，例如SGD0和SGD1。存储单元晶体管MTe0至MTe7和MTo0至MTo7分别连接至不同的字线WLo和WLe。选择晶体管ST2也分别连接至不同的选择栅极线SGSe和SGSo。
存储柱MP中的两个NAND串NSe和NSo的一端连接至相同的位线BL，并且其另一端连接至相同的源极线SL。两个NAND串NSe和NSo共享一个背栅(半导体层31)。
1.2.1.4.存储器阵列区的详细构造
接下来，将描述根据第一实施方式的存储器阵列区100中的存储沟槽MST、存储柱MP、选择栅极线SGDe和SGDo、字线WLe和WLo以及狭缝区域的布局结构。
如上所述，在块BLK中设置串单元SU0至SU7。串单元SU1至SU7具有相同的布局构造。在存储器阵列区100中，选择栅极线SGDe和SGDo以及字线WLe0和WLo0至WLe7和WLo7分别具有相同的布局构造。因此，在包括本实施方式的以下实施方式中，将串单元U0中的字线WLe7和WLo7作为实例进行描述。第一实施方式描述了存储沟槽MST的延伸方向与X方向平行的情况。
a.第一示例
图10为第一示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STHa和STHb的平面布局图。
如图10所示，沿X方向延伸的导电层20-0至20-3沿Y方向排列。导电层20-0和20-2沿X方向在一端彼此电连接，并且起到字线WLe7的一部分的作用。导电层20-1和20-3沿X方向在另一端彼此电连接，并且起到字线WLo7的一部分的作用。字线WLe7和WLo7经由联结区200e和200o中的接触插塞分别连接至上层配线(未示出)，并且还连接至行解码器11。
在Y方向上彼此相邻的导电层20由存储沟槽MST分开。存储沟槽MST例如是填充有绝缘材料的区域。该区域可以从半导体衬底表面延伸到布置有导电层20的层。
多个存储柱MP在存储沟槽MST中沿X方向和Y方向以交错方式布置。具体地，多个存储柱MP在X方向上以预定间隔布置在存储沟槽MST上，该存储沟槽MST位于在Y方向上相邻的导电层20之间。存储柱MP中的每个布置在两个导电层20之间的存储沟槽MST上。换言之，存储柱MP中的每个横跨将存储沟槽MST夹在中间的两个导电层20。
存储柱MP中的每个穿过存储沟槽MST和导电层20，并沿Z方向延伸。存储柱MP是包括存储单元晶体管MT和选择晶体管ST1和ST2的柱状体。下面将描述存储柱MP的细节。
如图10所示，导电层20-0从存储器阵列区100的一端到另一端包括由狭缝区域STHa和STHb划分的多个直线状导电层20-0a、20-0b和20-0c，并包括连接这些直线状导电层的导电层20Ma和20Mb。这里，示出了三个导电层20-0a至20-0c。然而，可以存在与狭缝区域以及连接这些直线状导电层的导电层的数量相对应的任何数量的直线状导电层。在下文中，狭缝区域STHa和STHb可以统称为狭缝区域STH。
导电层20-0a是从存储器阵列区100的一端至狭缝区域STHa的直线状部分。导电层20-0b是从狭缝区域STHa至狭缝区域STHb的直线状部分。导电层20-0c是从狭缝区域STHb至存储器阵列区100的另一端的直线状部分。
导电层20-0a和20-0b通过设置在导电层20-0a和导电层20-0b之间的导电层20Ma电连接。导电层20-0b和20-0c通过设置在导电层20-0b和导电层20-0c之间的导电层20Mb电连接。整体形成的导电层20-0包括导电层20-0a、20Ma、20-0b、20Mb和20-0c。
换句话说，导电层20-0a的边缘部分在狭缝区域STHa处沿Y方向弯曲，并且经由导电层20Ma连接到导电层20-0b。导电层20-0b的边缘部分在狭缝区域STHb处沿Y方向弯曲，并经由导电层20Mb连接到导电层20-0c。
如上所述，导电层20-1从存储器阵列区100的一端到另一端包括由缝区域STHa和STHb划分的多个直线状导电层20-1a、20-1b和20-1c，并包括连接这些直线状导电层的导电层20Ma和20Mb。导电层20-1a的边缘部分在狭缝区域STHa处沿Y方向弯曲，并经由导电层20Ma连接到导电层20-1b。导电层20-1b的边缘部分在狭缝区域STHb处沿Y方向弯曲，并经由导电层20Mb连接到导电层20-1c。
如上所述，导电层20-2从存储器阵列区100的一端到另一端还包括多个由狭缝区域STHa和STHb划分的直线状导电层20-2a、20-2b和20-2c，并包括连接这些直线状导电层的导电层20Ma和20Mb。导电层20-2a的边缘部分在狭缝区域STHa处沿Y方向弯曲，并经由导电层20Ma连接到导电层20-2b。导电层20-2b的边缘部分在狭缝区域STHb处沿Y方向弯曲，并经由导电层20Mb连接到导电层20-2c。
如上所述，导电层20-3从存储器阵列区100的一端到另一端还包括多个由狭缝区域STHa和STHb划分的直线状导电层20-3a、20-3b和20-3c，并包括连接这些直线状导电层的导电层20Ma和20Mb。导电层20-3a的边缘部分在狭缝区域STHa处沿Y方向弯曲，并经由导电层20Ma连接到导电层20-3b。导电层20-3b的边缘部分在狭缝区域STHb处沿Y方向弯曲，并经由导电层20Mb连接到导电层20-3c。
换句话说，导电层20-0至20-3中的每个以预定长度在X方向上延伸，并且在每个预定长度处沿着Y方向以阶梯方式弯曲。狭缝区域STHa或STHb设置在两个存储沟槽MST的在Y方向上彼此相邻的端部之间。
例如，狭缝区域STH具有卵形形状(或椭圆形)。狭缝区域STH的主轴方向(或长轴方向)是Y方向，即与第一示例中的存储沟槽MST的延伸方向基本正交的方向。
如上所述，在狭缝区域STH中，在字线WL和选择栅极线SGD的替换步骤中使用的孔填充有绝缘材料。在替换步骤中，去除在要形成字线WL和选择栅极线SGD的区域中形成的牺牲层，并用导电层代替该牺牲层。因此，在存储器阵列区100的一端和另一端之间，设置用于替换步骤的必要数量的狭缝区域STH。这里示出了两个狭缝区域STHa和STHb。应注意，存储器阵列区100中设置的狭缝区域STH的数量在设计中被设定为预定数量。
下文将描述图10所示的第一示例的构造。
第一示例的半导体存储装置1包括：半导体衬底23；第一存储沟槽MST，在垂直于半导体衬底23的表面的Z方向上以及在与Z方向相交的X方向上延伸；第二存储沟槽MST，沿Z方向和X方向延伸并且在与Z方向和X方向相交的Y方向上与第一存储沟槽MST分开设置；第三存储沟槽MST，沿Z方向和X方向延伸并且在Y方向上与第一存储沟槽MST分开设置；第四存储沟槽MST，沿Z方向和X方向延伸并且在Y方向上与第三存储沟槽MST分开设置，该第四存储沟槽MST与第一存储沟槽MST在Y方向上位于相同的位置；第一导电层20-0a，设置在第一存储沟槽MST和第二存储沟槽MST之间并沿着Z方向层叠，第一导电层20-0a沿X方向延伸；第二导电层20-0b，设置在第三存储沟槽MST和第四存储沟槽MST之间并沿着Z方向层叠，第二导电层20-0b沿X方向延伸；第三导电层20Ma，电连接至第一导电层20-0a和第二导电层20-0b；第一狭缝区域STHa，连接到第一存储沟槽MST的一端和第三存储沟槽MST的一端；第二狭缝区域STHa，连接到第二存储沟槽MST的一端和第四存储沟槽MST的一端；多个信号线(存储柱MP)，沿X方向布置在第一存储沟槽MST上并沿着Z方向延伸；和存储单元，其在第一导电层20-0a与多条信号线中的每条之间存储第一信息。
第二存储沟槽MST的一端从设置有第一狭缝区域STHa的位置沿着X方向突出。
b.第二示例
图11是第二示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在上述第一示例中，狭缝区域STH的主轴方向(或长轴方向)设置在与存储沟槽MST的延伸方向基本正交的方向上(即，Y方向)。然而，在第二示例中，狭缝区域STH的长轴方向倾斜于存储沟槽MST的延伸方向设置。换句话说，狭缝区域STH的长轴方向与Z方向相交并且不同于X方向和Y方向。狭缝区域STH的长轴方向与存储沟槽MST(如与导电层20-0a相邻的存储沟槽MST)形成的角度大于90度。例如，狭缝区域STH的长轴方向配置在从Y方向顺时针旋转约45度的位置。其他配置与第一示例的配置相同。
下文将描述图11所示的第二示例的构造。
第一狭缝区域STHa和第二狭缝区域STHa在Y方向上的宽度大于在X方向上的宽度。
第一狭缝区域STHa和第二狭缝区域STHa从X方向朝Y方向延伸。
c.第三示例
图12是第三示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在上述第一和第二示例中，狭缝区域STH的形状是椭圆形。然而，在第三示例中，狭缝区域STH的形状接近正圆。其他配置与第一示例的配置相同。
1.3.第一实施方式的效果
根据第一实施方式，能够提供一种允许存储单元的高密度布置的半导体存储装置。
在下文中，将描述作为比较例的半导体存储装置中的存储沟槽MST和狭缝区域STH的问题。比较例中的多个存储沟槽MST中的每一个沿X方向延伸并且沿Y方向布置。椭圆形狭缝区域STH布置成其长轴方向沿着X方向。在这样的配置中，存储沟槽MST在Y方向上布置的间距受到狭缝区域STH在短轴方向上的宽度的限制。因此，有这样的担心：不能减小相邻的存储沟槽MST之间的距离，并且不能增加可在存储单元阵列中设置的存储沟槽MST(或存储柱MP)的数量，即存储单元的数量不能增加。
因此，在根据第一实施方式的第一示例中，沿Y方向布置的多个存储沟槽MST分别设有椭圆形狭缝区域STH，以连接两个存储沟槽MST的端部，并且狭缝区域STH的长轴方向基本上与存储沟槽MST的延伸方向(或X方向)正交。在第三示例中，分别设置圆形的狭缝区域STH以连接两个存储沟槽MST的端部。
由此，可以减小存储沟槽MST沿Y方向布置的间距。也就是说，可以缩短相邻存储沟槽MST之间的距离。因而，能够增加可在存储单元阵列中设置的存储沟槽MST(或存储柱MP)的数量，能够以高密度布置存储单元，或者能提升存储单元阵列的储存容量。
在第二示例中，狭缝区域STH的长轴方向相对于存储沟槽MST的延伸方向倾斜。由此，能进一步减小存储沟槽MST沿Y方向布置的间距，狭缝区域STH之间的距离变长，并且能够增大狭缝区域STH在短轴方向上的宽度。因此，能够增加在存储单元阵列中设置的存储沟槽MST(或存储柱MP)的数量，能够高密度地布置存储单元，并且能提高在存储单元阵列中设置的存储单元的可靠性。
2.第二实施方式
接下来，将描述根据第二实施方式的半导体存储装置。第二实施方式是存储沟槽MST的延伸方向倾斜于X方向的实例。在第二实施方式中，将主要描述与第一实施方式的不同之处。未描述的其他构造与第一实施方式的构造相同。
2.1.存储器阵列区的详细构造
a.第一示例
图13是第一示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在上述第一实施方式中，存储沟槽MST的延伸方向与X方向平行。然而，在根据第二实施方式的第一示例中，存储沟槽MST的延伸方向相对于X方向倾斜。也就是说，存储沟槽MST的延伸方向是相对于X方向具有预定角度的方向(下文中称为X1方向)。
导电层20-0中的导电层20-0a、20-0b和20-0c的延伸方向类似于存储沟槽MST的延伸方向而相对于X方向倾斜，即在X1方向上。导电层20-1中的导电层20-1a、20-1b和20-1c的延伸方向、导电层20-2中的导电层20-2a、20-2b和20-2c的延伸方向、以及导电层20-3中的导电层20-3a、20-3b和20-3c的延伸方向也倾斜于X方向，即在X1方向上。
狭缝区域STHa和STHb的主轴方向(或长轴方向)基本上与存储沟槽MST的延伸方向正交。
联结区200e设有字线WLe7。字线WLe7分别连接置导电层20-0中的层20-0a和导电层20-2中的层20-2a。如上所述，存储沟槽MST的延伸方向相对于X方向倾斜。因此，字线WLe7平行于X方向，即沿X方向延伸。
联结区200o设有字线WLo7。字线WLo7连接至导电层20-1中的层20-1c和导电层20-3中的层20-3c。存储沟槽MST的延伸方向相对于X方向倾斜。因此，字线WLo7平行于X方向，即沿X方向延伸。
b.第二示例
图14是第二示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在上述第一示例中，狭缝区域STH的长轴方向设置在与存储沟槽MST的延伸方向基本正交的方向上。然而，在第二示例中，狭缝区域STH的长轴方向倾斜于存储沟槽MST的延伸方向设置。也就是说，狭缝区域STH的长轴方向在与存储沟槽MST的延伸方向具有预定角度的方向上。狭缝区域STH的长轴方向与存储沟槽MST(如与导电层20-0a相邻的存储沟槽MST)形成的角度大于90度。其他配置与根据第二实施方式的第一示例的配置相同。
c.第三示例
图15是第三示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在上述第一和第二示例中，狭缝区域STH的形状是椭圆形。然而，在第三示例中，狭缝区域STH的形状接近正圆。其他配置与上述第一示例的配置相同。
2.3.第二实施方式的效果
根据第二实施方式，能够提供允许存储单元的高密度布置的半导体存储装置，这与第一实施方式类似。
在第二实施方式中，存储沟槽MST的延伸方向相对于X方向倾斜。因此，能够避免存储沟槽MST之间的导电层20通过导电层20Ma和20Mb在Y方向上移动。其他效果与上述第一实施方式的效果相同。
3.第三实施方式
接下来，将描述根据第三实施方式的半导体存储装置。第三实施方式是存储沟槽MST的延伸方向平行于X方向，并且狭缝区域STH和存储沟槽的一部分在存储沟槽MST的端部之间交替布置的实例。在第三实施方式中，将主要描述与第一实施方式的不同之处。未描述的其他配置与第一实施方式的相同。
3.1.存储器阵列区的详细构造
a.第一示例
图16是第一示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在根据第三实施方式的第一示例中，存储沟槽MST的延伸方向与X方向平行，这类似于第一实施方式。多个存储沟槽MST沿Y方向排列。狭缝区域STH和存储沟槽MSTa(或MSTb)交替布置以连接两个存储沟槽MST的端部。狭缝区域STH的长轴方向和存储沟槽MSTa的纵向方向倾斜于存储沟槽MST的延伸方向。
换句话说，在图11中所示的布局中，布置在存储沟槽MST的端部之间的狭缝区域STH交替地被存储沟槽MSTa(或MSTb)代替。
狭缝区域STH(STHa或STHb)和存储沟槽MSTa(或MSTb)分别以交错的方式布置在多个在Y方向上倾斜的相邻排列中。例如，当夹着导电层20-0的两个存储沟槽MST分别被设定为第一存储沟槽和第二存储沟槽时，存储沟槽MSTa和狭缝区域STHb依次设置在第一存储沟槽中。另一方面，狭缝区域STHa和存储沟槽MSTb依次设置在第二存储沟槽中。
其他构造与根据上述第一实施方式的第二示例的构造相同。
b.第二示例
图17是第二示例的存储器阵列区100中的存储沟槽MST、存储柱MP、字线WLe7和WLo7以及狭缝区域STH的平面布局图。
在第二示例中，存储沟槽MST的延伸方向相对于X方向倾斜，这类似于第二实施方式。狭缝区域STH和存储沟槽MSTa(或MSTb)交替布置以连接存储沟槽MST的端部。狭缝区域STH的长轴方向和存储沟槽MSTa的纵向方向相对于存储沟槽MST的延伸方向倾斜。
换句话说，在图14所示的布局中，布置在存储沟槽MST的端部之间的狭缝区域STH交替地被存储沟槽MSTa(或MSTb)代替。
狭缝区域STH(STHa或STHb)和存储沟槽MSTa(或MSTb)分别以交错的方式布置在多个在Y方向上倾斜的相邻排列中。例如，当夹着导电层20-0的两个存储沟槽MST分别被设定为第一存储沟槽和第二存储沟槽时，存储沟槽MSTa和狭缝区域STHb依次设置在第一存储沟槽中。另一方面，狭缝区域STHa和存储沟槽MSTb依次设置在第二存储沟槽中。
其他构造与根据上述第二实施方式的第二示例的构造相同。
3.2.第三实施方式的效果
根据第三实施方式，能够提供一种允许存储单元的高密度布置的半导体存储装置，这类似于第一实施方式。
在第三实施方式中，狭缝区域STH和存储沟槽MSTa(或MSTb)交替地布置在连接两个存储沟槽MST的端部的绝缘区域中。因此，能够进一步缩小存储沟槽MST在Y方向上的排列间距，能增大狭缝区域STH和存储沟槽MSTa之间的距离，并且能增加狭缝区域STH的短轴的宽度。因此，能增加可设置在存储单元阵列中的存储沟槽MST(或存储柱MP)的数量，能够以高密度布置存储单元，并且能提升存储单元阵列中布置的存储单元的可靠性。
4.其他变型
在上述实施方式中，将NAND闪速存储器描述为半导体存储装置的实例。然而，本发明的实施方式不限于此。本发明的实施方式通常可以应用于其他半导体存储器，并且还可以应用于除半导体存储器之外的各种存储器件。
虽然描述了特定的实施方式，但这些实施方式仅作为示例呈现，并不旨在限制本发明的范围。实际上，本文描述的新颖实施方式可以以各种其他形式体现；并且，在不脱离本发明的精神的前提下，可以对本文所记载的实施方式的形式进行各种省略、替换和修改。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或变型。
附图标记说明：
1:半导体存储装置
10:存储单元阵列
11:行解码器
12:驱动器
13:读出放大器
14:地址寄存器
15:命令寄存器
16:输入输出电路
17:定序器
20、20-0～20-15:导电层
20-0a～20-0c:导电层
20-1a～20-1c:导电层
20-2a～20-2c:导电层
20-3a～20-3c:导电层
20Ma、20Mb:导电层
21、21-0～21-15:导电层
22:导电层
23:半导体衬底
24:接触插塞
25:导电层
26:接触插塞
27:导电层
28:接触插塞
29:导电层
30:绝缘层
31:半导体层
32～34:绝缘层
100:存储器阵列区
200e、200o:联结区
BL、BL0～BL(m-1):位线
BLK、BLK0～BLKn:块
MP:存储柱
MST:存储沟槽
MT、MTe0～MTe7、MTo0～MTo7:存储单元晶体管
SGD、SGD0～SGD7:选择栅极线
SGS、SGSe、SGSo:选择栅极线
SL:源极线
ST1、ST2:选择晶体管
STH、STH1、STH2、STHa、STHb:狭缝区域
SU、SU0～SU7:串单元
WL、WLe0～WLe7、WLo0～WLo7:字线

Claims (14)

1.一种半导体存储装置，包括：
多个第一导电层，沿第一方向层叠在衬底上并沿与所述第一方向相交的第二方向延伸；
多个第二导电层，沿所述第一方向层叠在所述衬底上并沿所述第二方向延伸，所述第二导电层沿着与所述第二方向相交的第三方向与所述多个第一导电层分隔开；
多个第三导电层，沿所述第一方向层叠在所述衬底上并且电连接至所述第一导电层的端部和所述第二导电层的端部；
第一绝缘层和第二绝缘层，在所述第一方向和所述第二方向上延伸并沿所述第三方向布置在所述第一导电层的两侧；
第三绝缘层和第四绝缘层，在所述第一方向和所述第二方向上延伸并沿所述第三方向布置在所述第二导电层的两侧；
第一绝缘区域和第二绝缘区域，在所述第一方向上延伸并位于所述第三导电层的两侧，分别具有椭圆形状；和
多个柱，布置成穿过所述第一绝缘层、所述第二绝缘层、所述第三绝缘层和所述第四绝缘层，并且沿所述第一方向延伸，其中
所述第一绝缘区域布置在所述第一绝缘层的端部和所述第三绝缘层的端部之间，
所述第二绝缘区域布置在所述第二绝缘层的端部和所述第四绝缘层的端部之间，
所述第一绝缘区域和所述第二绝缘区域的长轴方向分别与所述第二方向相交。
2.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域和所述第二绝缘区域中的每一个沿着所述第三方向布置。
3.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域和所述第二绝缘区域均布置在与所述第一方向相交、且不同于所述第二方向和所述第三方向的第四方向上。
4.根据权利要求3所述的半导体存储装置，其中，
所述第一绝缘区域与所述第一绝缘层之间的角度以及所述第二绝缘区域与所述第二绝缘层之间的角度不等于90度。
5.根据权利要求1所述的半导体存储装置，其中，
所述椭圆形状的长轴方向是所述第三方向。
6.根据权利要求1所述的半导体存储装置，其中，
所述第一绝缘区域的长轴方向相对于所述第一绝缘层倾斜，并且所述第二绝缘区域的长轴方向相对于所述第二绝缘层倾斜。
7.根据权利要求1所述的半导体存储装置，其中，
所述第一导电层和所述第二导电层相对于所述第三导电层倾斜。
8.根据权利要求1所述的半导体存储装置，其中，
所述柱的与所述第一导电层相交的部分被配置为存储单元晶体管。
9.一种半导体存储装置，在从与衬底表面正交的第一方向和平行于所述衬底表面的第二方向观察的布局中，所述半导体存储装置包括：
第一导电层，沿着与所述第二方向形成第一角度的第三方向延伸；
第二导电层，沿着所述第三方向延伸并且布置在与所述第三方向相交的第四方向上；
第三导电层，布置在所述第一导电层和所述第二导电层之间；
第一绝缘层和第二绝缘层，在所述第三方向上延伸并且布置成沿着所述第四方向将所述第一导电层夹在中间；
第三绝缘层和第四绝缘层，在所述第三方向上延伸并且布置成沿着所述第四方向将所述第二导电层夹在中间；
第一绝缘区域和第二绝缘区域，布置成将所述第三导电层夹在中间；和
多个柱，布置成穿过所述第一绝缘层、所述第二绝缘层、所述第三绝缘层和所述第四绝缘层，并且沿着所述第一方向延伸，其中，
所述第一绝缘区域布置在所述第一绝缘层的端部和所述第三绝缘层的端部之间，
所述第二绝缘区域布置在所述第二绝缘层的端部和所述第四绝缘层的端部之间，以及
所述第一导电层的一端与和所述第二方向平行的直线分隔开，而所述第一导电层的另一端连接至该直线。
10.一种半导体存储装置，包括：
衬底；
第一绝缘层，沿着垂直于所述衬底的表面的第一方向和与所述第一方向相交的第二方向延伸；
第二绝缘层，沿着所述第一方向和所述第二方向延伸，并且在与所述第一方向和所述第二方向相交的第三方向上布置成与所述第一绝缘层分隔开；
第三绝缘层，沿着所述第一方向和所述第二方向延伸，并且在所述第三方向上布置成与所述第一绝缘层分隔开；
第四绝缘层，沿着所述第一方向和所述第二方向延伸并且在所述第三方向上布置成与所述第三绝缘层分隔开，所述第四绝缘层在所述第三方向上与所述第一绝缘层对齐；
第一导电层，布置在所述第一绝缘层和所述第二绝缘层之间并且在所述第一方向上层叠，所述第一导电层沿所述第二方向延伸；
第二导电层，布置在所述第三绝缘层和所述第四绝缘层之间并且在所述第一方向上层叠，所述第二导电层沿所述第二方向延伸；
第三导电层，与所述第一导电层和所述第二导电层电连接；
第一绝缘部，连接至所述第一绝缘层的一端和所述第三绝缘层的一端；
第二绝缘部，连接至所述第二绝缘层的一端和所述第四绝缘层的一端；
多条信号线，沿所述第二方向布置在所述第一绝缘层上并且在所述第一方向上延伸；和
第一存储单元，形成在所述第一导电层与所述多条信号线中的每条信号线之间并且配置成存储信息。
11.根据权利要求10所述的半导体存储装置，其中，
所述第三导电层布置在所述第一绝缘部和所述第二绝缘部之间。
12.根据权利要求10所述的半导体存储装置，其中，
所述第二绝缘层的一端在所述第二方向上从所述第一绝缘部突出。
13.根据权利要求10所述的半导体存储装置，其中，
所述第一绝缘部和所述第二绝缘部在所述第三方向上的宽度大于在所述第二方向上的宽度。
14.根据权利要求10所述的半导体存储装置，其中，
所述第一绝缘部和所述第二绝缘部在从所述第二方向朝向所述第三方向的方向上延伸。
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